KR20020027363A - 집적회로의 변형방법 - Google Patents

Abstract

본 발명은 집적회로의 변형방법을 제공하고, 그 방법은 스케일링인자(72)를 선택하는 단계와, 상기 스케일링인자에 따라 회로를 스케일링하는 단계 및, 기능성 및 설계규칙 컴플라이언스(75∼78)를 위해 상기 회로를 조정하는 단계를 포함한다. 이 방법은 기능성을 잃어버리거나 혹은 회로의 체계를 파괴하는 일없이 스케일링하는 것을 가능하게 한다.

Description

집적회로의 변형방법 {METHOD OF MODIFYING AN INTEGRATED CIRCUIT}

프로세스 마이그레이션이라고 하는 것은, 집적회로가 다른 기하학적 사이즈 및 관계를 갖는 새로운 제조 프로세스에 의해 제조될 수 있도록 집적회로 설계를 변형하기 위한 기술이다. 집적회로의 물리적인 사이즈는 사용되는 제조 프로세스에 의해 제한된다. 제한인자는 생산되는 가장 작은 컴포넌트(component)의 사이즈로, 오늘날에는 대략 0.13미크론(micron)이다.

새로운 프로세스가 고안됨에 따라, 컴포넌트는 더 작은 사이즈로 제조될 수 있다. 그렇지만, 현재의 회로가 새로운 제조 프로세스를 이용하여 더 작은 스케일로 제작되기 전에, 회로 레이아웃을 재설계하지 않으면 안된다. 회로의 전체적인 평면은 거의 동일하지만, 회로의 다른 부분 및 컴포넌트가 인자를 달리 함으로써 스케일링되는 것을 필요로 한다. 이들 임계 치수를 제어하는 규칙이 있다. 어떤 것은 제조 제약조건, 예컨대 실행가능한 가장 작은 접속 사이즈에 의존하는 반면에, 다른 것은 캐패시턴스(정전용량) 및 저항 등의 전자적인 인자에 의존한다.

재설계할 때, 컴퓨터는 이들 설계 규칙에 따라 컴플라이언스(compliance)를 위해 회로를 점검할 수 있다.

다음과 같은 것을 포함하는 새로운 제조 프로세스로 절환하기 위한 여러 가지 이유가 있을 수 있다:

1) SPEED(속도): 더 작은 컴포넌트가 더 적은 전하 전달요구 및 더 작은 신호 거리에 의해 더 빠른 절환을 갖는다.

2) SIZE(사이즈): 단위 비용이 낮아질수록 실리콘 웨이퍼당 더 많은 칩을 만들 수 있다.

3) ECONOMIC PRODUCTION(경제적인 생산): 오래되고 덜 경제적인 생산라인이 폐쇄되도록 함으로써 하나의 생산라인에서 더 많은 제품을 만들 수 있다.

주요한 문제는 이 회로의 물리적인 설계를 어떻게 변형하는가 하는 것이다. 이것은 매우 어렵고 복잡한 문제일 수 있다.

칩을 재설계하기 위한 또 다른 이유는, 많은 회로가 현재 "칩상의시스템(system-on-chip)" 컴포넌트라 불리는 다른 제조자에 의해 공급되는 부품이나 컴포넌트를 이용하여 설계된다는 점이다. 그렇지만, 이들 컴포넌트는 다른 제조자에 의해 생산되고, 다른 설계규칙으로 만들어지며, 그것들 전부가 설계규칙이 동일한 집합에 따르도록 재설계되는 것을 필요로 한다.

따라서, 재설계하기 위한 이유는 다음과 같은 것을 포함해야 한다:

1) 특별한 설계규칙에 순응하여,

2) 최후의 제조 프로세스를 이용하기 위해,

3) 특정의 인자에 의해 컴포넌트의 사이즈를 축소하기 위해.

프로세스 마이그레이션의 현존하는 방법은 다음과 같다:

기호적인 마이그레이션(Symbolic Migration). 이 마이그레이션에 있어서, 각 트랜지스터 등의 각 컴포넌트는 요구되는 기술사양에 따라 재설계된다. 이 프로세스는 특별히 복잡한 회로에 대해서는 그다지 성공적이지 못하다.

간소화(Compaction). 이것은 예컨대 미국특허 제5,640,497호로서 알려진 것으로, 레이아웃을 재설계하는 방법을 제공하는 것이다. 이 방법에 있어서, 회로는 먼저 x방향으로, 그 후 y방향으로 모든 치수를 설계규칙에 의해 허용되는 가장 작은 값으로 끼워 넣음으로써 더 작게 만들어진다. 이 기술은 부분적으로는 성공적이지만, 회로를 단조롭게 한다. 즉, 이것은 빌딩 블록(building block)의 계층을 파괴한다. 이것은, 성취하기 위해 막대한 계산능력을 필요로 하고, 계층을 더 이상 식별할 수 없기 때문에, 차후의 변경을 극도로 어렵게 만든다.

스케일링(Scaling: 비례 축소). 스케일링은 정수인자에 의해 각 컴포넌트의사이즈를 축소하는 것을 의미한다. 이것은 컴포넌트의 사이즈를 축소시키지만, 일반적으로 결과 회로는 수많은 설계규칙을 깨뜨리는 것과 같이 실행할 수는 없다. 따라서, 이것이 가끔은 이상적인 해결책인 것처럼 보이지만, 이것은 미리 성취할 수 없다.

본 발명은 집적회로의 변형방법에 관한 것으로, 특히 일련의 스케일링(scaling: 비례 축소) 조작을 통한 집적회로의 변형방법에 관한 것이다.

특히, 배타적이지는 않지만, 본 발명은 집적회로나 서브회로(subcircuit)의 물리적인 설계나 레이아웃이 설계 및 제조규칙의 다른 집합을 만족하도록 변형될 때의 프로세스(process)에 관한 것이다. 이 방법은, 스케일링인자(scaling factor)를 결정하기 위해 현재의 집적회로의 데이터를 분석하는 단계와, 그 후 프로세스 마이그레이션 기술(process migration technique)에 따라, 데이터를 스케일링하고, 개별적인 데이터를 스케일링하며, 형상(shape)의 에지를 조정하고, 정의된 시퀀스를 통해 기하학적 구조(geometry) 및 셀을 교체함으로써 원래대로 그 형상을 변경하는 단계를 포함하고 있다.

도 1은 회로의 빌딩 블록이 더 한층 큰 블록으로 다시 배치될 수 있는 더 큰 블록으로 배치되는 경우의 회로 계층을 나타낸 도면,

도 2는 기하학적 구조(geometry)가 설정 거리 및 폭과 같거나 그보다 커야 하는 경우의 가변 규칙의 예를 나타낸 도면,

도 3은 기하학적 치수가 정의된 값과 같아야 하는 경우의 고정된 기하학적 값의 예를 나타낸 도면,

도 4는 상호접속 간격을 나타낸 도면,

도 5는 비아 기하학적 구조 및 어레이를 나타낸 도면,

도 6a 및 도 6b는 CMOS 트랜지스터의 기하학적 구조를 나타낸 도면,

도 6c는 횡형 트랜지스터의 간격에 대한 고찰을 나타낸 도면,

도 7a 및 도 7b는 일반적인 스케일링을 나타낸 도면,

도 8은 CMOS 트랜지스터 정의 및 트랜지스터 에지 조정을 나타낸 도면,

도 9는 단일의 확산 기하학적 구조 상에 형성된 복수의 트랜지스터의 게이트폭을 조정하는 예를 나타낸 도면,

도 10은 접속을 파괴하는 층 수축을 나타낸 도면,

도 11은 접속에 따라 수축되는 계층적인 층을 나타낸 도면,

도 12는 기하학적 폭에 의한 층 사이징(layer sizing)을 나타낸 도면,

도 13은 트랜지스터에 대한 에지 조정을 나타낸 도면,

도 14는 회로의 컴포넌트를 접속하기 위해 컨택트(contact)와 비아(via)를 사용하는 예를 나타낸 도면,

도 15는 컨택트 제거 및 대체를 나타낸 도면,

도 16은 층 중첩(layer overlap)을 나타낸 도면,

도 17은 존재하는 확산층 주위에 정의된 새로운 우물(well)을 나타낸 도면,

도 18은 층간에서 라우팅 데이터를 이동시키는 것을 나타낸 도면,

도 19는 오래된 것을 새로운 비아 셀로 교체하는 것을 나타낸 도면,

도 20은 마이그레이션 프로세스의 단계를 흐름도의 형태로 나타낸 도면,

도 21은 층 사이징 프로세스의 단계를 흐름도로서 나타낸 도면,

도 22a, 도 22b 및 도 22c는 트랜지스터, 저항기 및 캐패시터의 전면에 배치되는 노드를 나타낸 도면,

도 23은 저항기에 대한 사이즈 계산을 나타낸 도면,

도 24a 및 도 24b는 캐패시터에 대한 사이즈 계산을 나타낸 도면이다.

본 발명의 목적은, 상술한 문제의 적어도 몇 가지를 완화하는 집적회로의 변형방법을 제공하고자 하는 것이다.

본 발명에 따르면, 집적회로의 변형방법이 제공되고, 이 방법은 스케일링인자를 선택하는 단계와, 상기 스케일링인자에 따라 회로를 스케일링하는 단계 및, 기능성 및 설계규칙 컴플라이언스를 위해 상기 회로를 조정하는 단계를 포함한다.

이 방법은 기능성을 잃어버리거나 혹은 회로의 체계를 파괴하는 일없이 스케일링하는 것을 가능하게 만든다.

유리하게는, 스케일링인자는 복수의 소정 스케일링비율을 계산하고, 가장 큰 소정의 스케일링비율과 같거나 그보다 큰 스케일링인자를 선택함으로써 선택된다. 이것은, 회로가 근본적인 설계규칙을 위반하는 일없이 최대 등급으로 스케일링되는 것을 가능하게 한다. 유리하게는, 상기 소정의 스케일링비율은 상호접속 스케일링비율, 비아 사이즈(via size) 비율 및 전기적인 컴포넌트 기하학적 비율(geometry ratio)을 포함한다.

유리하게는, 상기 스케일링인자는 소정의 스케일링비율 중의 가장 큰 비율로부터 다음의 모든 격자점에 이르기까지 순회함으로써 선택된다. 이것은 회로의 컴포넌트가 설계 격자(design grid)에 정확하게 배치되는 것을 가능하게 한다.

유리하게는, 상기 스케일링인자에 따라 회로를 스케일링하는 단계는 회로 기하학적 구조의 좌표에 스케일링인자를 승산하는 단계를 포함한다.

유리하게는, 기능성 및 설계규칙 컴플라이언스를 위해 상기 회로를 조정하는 단계는 계층적인 층 스케일링 프로세스를 포함한다. 상기 계층적인 층 스케일링 프로세스는 소정의 층 스케일링 프로세스에 따라 층의 컴포넌트를 스케일링하는 단계를 포함하도록 해도 좋다. 이것은, 절대 스케일링(고정된 양을 각 컴포넌트의 사이즈에 가산하거나, 각 컴포넌트의 사이즈로부터 감산하는 스케일링), 또는 양자택일로 상대 스케일링(각 컴포넌트의 사이즈를 증가시키거나 감소시키기 위해 그 원래의 사이즈의 고정된 퍼센트를 승산하는 스케일링)에 의해 성취되도록 해도 좋다. 상기 계층적인 층 스케일링 프로세스는 그들 컴포넌트의 접속을 유지하도록 컴포넌트를 스케일링하는 단계를 포함하도록 해도 좋다. 또, 상기 계층적인 층 스케일링 프로세스는 소정의 폭 규정을 만족시키는 컴포넌트를 식별하는 단계와, 그들 규정을 만족시키지 않는 컴포넌트만을 스케일링하는 단계를 포함하도록 해도 좋다. 이와 같이 해서, 파워 컨넥터는 과열문제를 회피하기 위해 스케일링 프로세스를 배제할 수 있다.

유리하게는, 기능성 및 설계규칙 컴플라이언스를 위해 상기 회로를 조정하는 단계는 트랜지스터 에지 조정 프로세스를 포함한다. 트랜지스터 에지 조정 프로세스는 폴리실리콘층의 폭 및/또는 확산층의 길이를 조정하는 단계를 포함하도록 해도 좋다. 이것은 기능성을 보증하기 위해 트랜지스터를 구성하는 컴포넌트의 정확한 치수를 회복시킨다.

유리하게는, 상기 방법은 컨택트 및 비아를 갱신하는 단계를 포함한다. 상기 컨택트 및 비아를 갱신하는 단계는, 현재의 밀도를 낮추기 위해, 현재의 컨택트 및 비아를 제거하는 단계와, 그것들을 새로운 컨택트 및 비아로 교체하는 단계를 포함하도록 해도 좋다.

유리하게는, 상기 방법은 기술의 변화에 순응하기 위해 층을 부가 및/또는 삭제하는 단계를 포함한다.

유리하게는, 상기 방법은 설계규칙에 따라 컴플라이언스를 보증하기 위해 레이아웃 확인 프로세스를 이용하여 상기 회로를 점검하는 단계를 포함한다.

유리하게는, 상기 방법은 마이그레이션 프로세스를 완료하는데 필요한 시간을 줄이기 위해 상기 회로 데이터를 분석 및 변경하는 예비단계를 포함한다.

유리하게는, 상기 방법은 그들 장치에 관해 쉽게 엑세스하도록 하기 위해 설계 파라미터를 포함하고 있는 노드를 회로내의 장치에 부가하는 단계를 포함한다.

본 발명의 다른 목적은, 어떤 현존하는 집적회로의 레이아웃의 컴퓨터 모델에 적용할 수 있는 "복잡한 스케일링(complex scaling)"으로서 기술되는 다른 프로세스 마이그레이션 기술을 제공하고자 하는 것이다. 이 기술을 이용함으로써, 칩의 레이아웃을 어떤 새로운 프로세스로 새로운 설계규칙을 만족하는 어떤 스케일로 제조되도록 변경할 수 있다.

이 방법은 평평한 칩 레이아웃에 적용할 수 있고, 그것들은 서브셀의 더 높은 레벨의 회로로의 배치로서 정의되는 설계 계층(design hierarchy)을 포함하고있으며, 이들은 교대로 다시 배치된다. 마이그레이트(migrate: 이주)된 칩의 계층은 원래의 계층과 정합(match)한다.

본 발명의 다른 측면에 따르면, 레이아웃이 스케일링되어야 하는 양을 결정하기 위해 현재의 레이아웃을 시험하는 단계와, 가변 기하학적 값, 절대 기하학적 값 및 설계 격자를 결정하는 것을 포함하는 단계 및, 게이트 폭 및 길이 조정, 층 스케일링, 다각형 에지 조정, 컨택트 대체, 조정 중첩(overlap), 층의 부가 및 제거, 셀 교체 및 확인의 하나 이상을 수행하는 단계를 구비하여 이루어진 집적회로의 변형방법이 제공된다.

전형적인 회로 계층(circuit hierarchy)이 도 1에 도시되어 있다. 회로의 빌딩 블록(buliding block; 1)은 더 한층 큰 블록으로 다시 배치될 수 있는 더 큰 블록으로 배치된다.

셀 마이그레이션 프로세스는,

1) 이상적인 스케일링인자(scaling factor)를 계산하는 단계와,

2) 계산된 인자를 이용하여 전 회로를 스케일링(scaling: 비례 축소)하는 단계 및,

3) 회로내에서의 어떤 에러를 고정하는 단계

의 별개의 3단계로 이루어진다.

이들 단계는 이하에 좀더 상세히 설명한다.

첫 번째 단계에서는, 도 2 내지 도 6을 참조하여 더 상세히 후술되는 방정식의 적어도 3개의 집합을 이용하여 이상적인 스케일링인자가 계산된다. 이들 각각의 방정식을 풀 때, 사용되는 스케일링인자는 모든 방정식에 의해 허용되는 가장 작은 값이다. 바꾸어 말하면, 마지막 회로는 모든 방정식에 의해 허용되는 것보다 더 작지 않다.

두 번째 단계에서는, 전 회로가 계산된 인자를 이용하여 스케일링된다. 이것은, 모든 치수(dimension)에 빌딩 블록의 위치, 컨넥터의 위치 및 치수, 빌딩 블록내의 컴포넌트의 위치 및 이들 컴포넌트의 기하학적 구조를 포함하는 동일한 인자를 승산함으로써 행하여진다.

도 7에 도시된 바와 같이, 마지막 결과는 원래의 회로의 스케일 복사(scale copy)이다. 그렇지만, 많은 설계규칙이 위반될 것이고, 컴포넌트 값은 부정확하며, 예컨대 저속 동작이나 비동작시에 주어지는 트랜지스터의 폭 및 길이가 너무 크거나 너무 작거나 할 수 있다. 또한, 저항기 및 캐패시터도 부정확한 값을 가질 수 있다.

세 번째 단계는 에러를 고정하는 것에 관한 것이다. 고정 동작에는 다음과 같은 여러 단계가 있다:

1) 어떤 특정 층에서의 모든 기하학적 구조의 사이즈는 그 층 사이즈를 조정함으로써 조정될 수 있다. 예컨대, 폴리실리콘층의 형상(shape)의 좌표를 조정할 수 있다. 이것은 "층 사이징(layer sizing: 층을 어떤 치수(크기)로 만드는 것)"으로서 알려져 있다. 예컨대, 트랜지스터를 구성하는 확산층 전면의 폴리실리콘의 영역은 최소 치수를 달성하거나 최소 분리(minimum separation)를 제공하도록 증가되거나 감소될 수 있다. 이것은 도 10 및 도 11에 도시되어 있다. 치수는 원래의 형상의 퍼센트라기보다 고정된 양(예컨대, 0.2미크론)만큼 변화된다.

2) 몇몇 컴포넌트의 몇몇 부분은 변경되지 않고 그대로 둘 수도 있다. 특히, 파워 컨넥터는 이것이 회로에서의 전류흐름에 영향을 미치기 때문에 그 사이즈를 축소시키지 않는다. 파워 컨넥터는 흔히 다른 컨넥터보다도 큰 그들의 사이즈나 그들의 신호 이름에 의해 식별된다. 따라서, 제어 로직은 변경되지 않는 특별한 사이즈의 컴포넌트를 보호하고, 어떤 한계이하로 떨어지는 컴포넌트의 사이즈만을 축소시킨다. 이것이 도 12에 도시되어 있다.

3) 에지 조정(Edge Adjustment). 컴포넌트의 영역이 너무 크거나, 혹은 한 에지가 층 사이징이나 스케일링을 추구하는 다른 컴포넌트에 너무 가까우면, 전체 컴포넌트의 사이즈를 변경하기보다 그 컴포넌트의 한 에지를 이동시킴으로써 조정할 수 있다. 이것이 도 13에 도시되어 있다. 예컨대, 트랜지스터의 사이즈는 이와 같이 해서 변경할 수 있다.

스케일링 프로세스는 세 단계로 이루어진다:

1) 고정된 인자의 종합적인 스케일링,

2) 3개의 분리된 단계까지 포함할 수 있는 컴포넌트의 고정된 스케일링(층 스케일링) 및,

3) 에지 조정.

게다가, 이들 프로세스는 바람직한 것이지만 근본적인 것은 아닌 다음과 같은 특징을 포함할 수 있다.

1) 컨택트(contact) 제거 및 대체(도 15 참조). 각 컴포넌트에 가능한 한 많은 전기적인 컨택트를 제공함으로써, 그들 컨택트를 통한 전류밀도를 줄이는 것이 바람직하다. 컨택트를 다시 설계하는 대신에, 단순히 그것들을 제거하고, 새로운 설계규칙에 따라 이용가능한 공간에 가능한 한 많은 컨택트를 삽입하는 것이 더 좋다.

2) 층의 부가 및 제거(도 17 참조). 몇몇 제조 프로세스는 이전의 것보다 더 많은 층을 필요로 하고, 몇몇은 그만큼 많은 층을 필요로 하지 않는다. 예컨대, 새로운 프로세스가 트랜지스터를 만들기 위해 가외의 층을 필요로 한다면, 컴퓨터는 (예컨대 확산층 전면의 폴리실리콘층을 인식함으로써) 각 트랜지스터를 식별하고, 그 후 필요에 따라 가외의 층을 부가하도록 배열될 수 있다.

다음에는 프로세스 및 이들 프로세스를 구성하는 단계에 대해 좀더 상세히 설명하기로 한다. 회로를 변형하기 위한 기술은, 데이터를 스케일링하고, 완성된 칩의 생산을 위해 제조 프로세스를 제어하는 설계규칙의 집합에 따르도록 그 내부에 내포된 형상을 변형하는 일련의 단계를 포함하고 있다.

이 프로세스에 포함된 기술은 모든 컴포넌트와 MOSFET 및 바이폴라 트랜지스터, 저항기(resistor), 캐패시터(capacitor) 및 다이오드를 포함하는 칩상의 접속 기하학적 구조를 위한 작업일 수 있지만, MOSFET 및 바이폴라 트랜지스터, 저항기, 캐패시터 및 다이오드로 제한되지 않는다.

프로세스 마이그레이션(process migration)을 위한 입력 데이터는 어떤 현존하는 칩이나 IC의 레이아웃 혹은 GDSII나 CIF 등의 산업 표준형식으로 그 안에 포함된 지적인 특성일 수 있다. 이들의 파일은 그 칩을 구성하는 데이터를 내포하게 될 것이고, 직사각형(rectangle), 다각형(polygon), 경로(path), 실례(instance), 어레이 및 라벨을 포함하도록 해도 좋다.

변형 시퀀스(modification sequence)는 다음의 단계 중의 몇가지 또는 전부를 포함할 수 있다:

설계 분석 및 스케일링 계산,

일반적인 스케일링,

게이트 폭 및 길이 조정,

층 스케일링(layer scaling),

다각형 에지 조정,

컨택트 대체,

조정 중첩(overlap),

층의 부가 또는 제거,

셀 교체(cell swapping),

확인(verification).

인자(factor)를 일반적인 스케일링 계산에 적용하기 위해서는, 레이아웃이 스케일링되어야 하는 양을 결정하기 위해 현재의 레이아웃을 시험할 필요가 있다. 이 프로세스에서는 고려해야 할 3가지의 인자가 있다:

1. 가변 기하학적 값,

2. 절대 기하학적 값,

3. 설계 격자(design grid).

이들 중 첫 번째 것, 즉 가변 기하학적 값을 얻기 위해서는, 집적회로 제조 프로세스에서의 많은 설계규칙이 최소값으로서 주어지고, 회로를 설계할 때 만족되거나 초과해야 한다. 이것의 일례로서는, 제조중에 2개의 기하학적 구조가 서로 병합되지 않는 것을 보증하도록 강요되는 동일 층의 2개의 기하학적 구조간의 간격(spacing)을 결정하는 규칙을 들 수 있다. 이 간격 규칙은 주어진 최소값이 위반되지 않는 한 초과될 수 있다.

가변 기하학적 값의 예는 층의 폭, 간격 및 엔클로저(enclosure)를 포함한다.

도 2는 다른 기하학적 구조의 간격(4), 중첩(5) 및 폭(6)이 같거나 또는 설정한 거리보다 커져야 하는 가변 규칙의 예를 나타내고 있다.

두 번째 인자는 절대 기하학적 값에 관한 것이다. 집적회로 설계규칙은 보통 만족되어야 하고 초과될 수 없는 어떤 기하학적 구조에 대해 고정된 값을 갖는다. 이것들은 보통 라우팅 회로(routing circuitry)를 접속하는 컨택트(contact) 및 비아 홀(via hole)에 적용되고, 이 값은 이들 형상의 각각의 발생을 위해 만족되지 않으면 안된다. 게다가, 트랜지스터 사이즈는 회로 넷 리스트(net list)로 한정되고, 이것이 레이아웃에 정합되어야 한다. 이들 값을 만족시키는 고장은 회로 개략도나 넷 리스트에 대한 레이아웃을 점검할 때의 에러로 될 것이다.

도 3에 도시된 바와 같이, 고정된 값의 예는 컨택트 및 비아 사이즈(7), 트랜지스터 사이즈(8), 저항기 사이즈 및 캐패시터 사이즈를 포함한다. 기하학적 치수가 정의된 값과 같아야 하는 고정된 기하학적 값의 예가 나타나 있다.

마지막으로, 모든 집적회로가 미리 정의된 복수의 격자로서 각 형상의 좌표를 갖도록 설계되어 있다. 스케일링 인자는 새로운 설계 격자를 고려에 넣어야 하고, 이것은 2가지 방법, 즉 스케일링된 레이아웃에서의 모든 형상의 좌표가 격자상에 떨어지는 것을 보증하기 위해 스케일링 인자를 계산함으로써, 혹은 그들이 스케일링됨에 따라 좌표를 격자에 찍음으로써 이루어질 수 있다. 최종 칩의 모든 격자는 정의된 설계 격자 상에 위치되어야 한다.

어떤 프로세스 마이그레이션을 위한 스케일링 인자는 새로운 제조 프로세스사양에서의 규칙과 원래의 장치를 위해 사용되는 규칙간의 비율로부터 계산된다. 설계를 스케일링할 때의 제한 인자일 수 있는 칩의 3개의 독특한 부분이 있고, 각각의 비율이 계산되어야 한다. 3개의 비율 중 가장 큰 비율이 그 칩을 스케일링할 때의 제한 인자로서 정의된다.

1. 상호접속 스케일링 비율(interconnect scaling ratio)

각 라우팅 층에 대한 폭 및 간격은,

상호접속 스케일링 비율 = (새로운 폭 + 새로운 간격) / (오래된 폭 + 오래된 간격)

에 의해 정의되는 비율로서 계산되어야 한다. 도 4는 상호접속 간격(10) 및 폭(11)을 나타내고 있다.

2. 비아 사이즈 비율 및 엔클로저

비아 사이즈는 라우팅 층간에 비아 홀을 구성하는 고정된 직사각형의 사이즈로서,

비아 사이즈 비율 = Max((새로운 비아 1 / 오래된 비아 1), (새로운 비아 2 / 오래된 비아 2), …)

이다. 도 5는 제1층(13), 비아(14) 및 제2층(15)를 포함하는 비아 기하학적 구조(12), 및 비아 기하학적 구조의 3×2 어레이(16)를 나타내고 있다.

3. 트랜지스터 기하학적 비율

트랜지스터 기하학적 비율은 확산층의 분리된 조각에서의 2개의 트랜지스터간의 거리를 이루는 형상의 상대적인 수축(relative shrink)으로서,

트랜지스터 기하학적 비율 = 새로운 (2a + 2b + 2c + 2d + e) / 오래된 (2a + 2b + 2c + 2d + e)

이다. 도 6a 및 도 6b는 L = 트랜지스터 길이, W = 트랜지스터 폭인 경우의 여러 가지 CMOS 트랜지스터 기하학적 구조를 나타내고 있다.

이들 계산으로부터 유도되는 최대값은 스케일링 인자를 결정하게 될 것이다. 이 스케일링 인자는 다음의 모든 격자점, 즉 mod(스케일 격자) = 0에 이르기까지 순회(일주)된다.

고려할 필요가 있는 네 번째 인자는 저항기 및 캐패시터를 포함하는 회로에 관련된 것이다. 이것들은 2개의 제조 프로세스로 그것들을 구성하는데 사용되는 재료의 값에 따라 스케일링되는 것이 필요하다. 저항기 및 캐패시터는 그들의 구성에 사용되는 재료의 평방(square)단위당의 값에 의해 한정된다. 이들 회로 컴포넌트에 대한 스케일링 인자를 계산하기 위해 오래된 제조 프로세스 및 새로운 제조 프로세스에서의 이들 값의 비율을 사용한다. 이것에 대해서는 도 23 및 도 24를 참조하여 후에 상세히 설명하기로 한다.

일단 스케일링 인자가 결정되면, 모든 칩의 각 셀 및 기하학적 구조에 적용된다. 완전한 칩의 기하학적 구조 및 계층을 유지하는 동안 각 좌표가 스케일링 인자에 승산되어 사이즈면에서 칩을 축소시킨다. 이 단계에서, 새로운 칩은 스케일링 이외의 모든 면에서 오래된 칩과 동일할 것이다.

기하학적 구조 및 셀의 스케일링은 좌표 스케일링(coordinate scaling)으로서 정의할 수 있다. 각 스칼라값(scalar value)은,

(x좌표 * 스케일)(y좌표 * 스케일)

에 의해 조정된다.

도 7a 및 도 7b는 일반적인 스케일링을 나타낸다. 일반적인 스케일링 프로세스에 있어서, 원래의 칩(18a)은 새로운 칩(18b)을 생성하기 위해 비율에 따라 축소되고, 원래의 칩에서의 각 형상(19a, 19b, 19c)은 비율에 따라 축소된 형상(20a, 20b, 20c)에 의해 대체된다. 각 경우에, 새로운 치수(new dimension)는 스케일링 인자가 곱해진 오래된 치수(old dimension)와 같다. 레이아웃내의 각 형상은 칩의 축의 원점, 즉 x=0, y=0에 비례하여 조정될 것이다.

회로내의 CMOS 트랜지스터는, 2가지 재료, 즉 확산층으로서 알려진 도프된 실리콘과, 폴리실리콘 또는 이따금 금속의 중첩에 의해 결정된다. 트랜지스터의 폭 및 길이를 스케일링할 때, 항시 레이아웃을 통한 모든 확산층 및 폴리실리콘층의 형상에 대해 절대값을 적용하는 것이 가능한 것은 아니다. 대신에, 트랜지스터의 폭 및 길이를 구성하는 확산층 및 폴리실리콘층은 트랜지스터 사이즈의 퍼센트에 의해 변경되어야 하고, 각각 교대로 스케일링되어야 하며, 그 현재의 사이즈의 배수로서 조정되어야 한다. 이것은, 트랜지스터의 폭 및 길이를 구성하는 확산층 및 폴리실리콘층의 에지를 식별하고, 필요로 되는 컴포넌트 값을 만족시키도록 그들을 이동시키는 에지 조정방법의 사용을 수반한다. 각 조정은 스케일링과는 성질이 다른 것으로 간주될 수 있다. 도 8은 CMOS 트랜지스터 정의 및 값 정의(value definition)를 나타낸다.

개개의 트랜지스터는, 폴리실리콘층(21)이 확산층(22)을 가로지르는 경우에마커 형상(marker shape)을 어떤 영역의 전면에 위치시키는 부울 연산(Boolean operation)으로 식별된다. 이들의 형상은 CMOS 트랜지스터를 포함하고 있는 회로의 트랜지스터 사이징 연산의 나머지 부분에 대한 기초를 형성할 것이다.

트랜지스터를 구성하는 확산층 및 폴리실리콘층 에지가 선택되고, 트랜지스터의 값을 조정하기 위해 게이트 폭 또는 길이의 퍼센트에 의해 이동된다. 한 조각의 확산층이 수개의 트랜지스터를 구성하고, 그에 따라 그 트랜지스터의 전부에 대해 정확한 값을 달성하기 위해 스케일링 루틴이 교대로 각 에지를 처리하도록 해도 좋다. 도 8 및 도 9는 CMOS 트랜지스터 에지 조정을 나타낸다.

도 8에 도시된 바와 같이, 트랜지스터의 게이트길이(L)는 게이트를 형성하는 폴리실리콘층(21)의 에지(23)를 조정함으로써 변경될 수 있다. 폭(W)은 폴리실리콘층(21)을 가로지르는 확산층(22)의 에지(24)를 이동시킴으로써 조정된다. 이들 에지(23, 24)를 조정함으로써, 트랜지스터의 파라미터를 변경할 수 있고, 따라서 전체적인 회로에 대한 그들의 영향을 변경할 수 있다.

도 9에 도시된 바와 같이, 한 조각의 확산재료(25)의 밖에 많은 트랜지스터가 구성되도록 하고, 하나의 트랜지스터를 구성하는 에지를 조정함으로써 다른 것에 영향을 미치도록 해도 좋다. 확산층의 각 에지를 시험함으로써, 모든 트랜지스터가 필요로 되는 파라미터를 만족시키는 것을 보증하도록 해도 좋다. 예컨대, 정확하게 변화시키기 위해 에지(26, 27)가 "X"로 표시된 점에서 분할되도록 해도 좋다.

몇몇 제조 프로세스는 그들의 원래의 사이즈 또는 회로에서의 기능에 따라트랜지스터 사이즈를 차이량(differing amount)만큼 변화시키는 것을 필요로 하고, 그에 따라 이들 제한을 만족시키도록 스케일링 프로세스를 조정하기 위해 등가 테이블과 같이 그것들을 제한하는 방법을 사용하도록 해도 좋다.

일단 전체적인 레이아웃이 스케일링되면, 설계를 구성하는 각 층은 새로운 제조 프로세스의 설계규칙을 만족시키기 위해 성장되거나 혹은 축소되어야 한다. 이것은, 셀간의 접속을 유지하는 동안 회로의 형상을 성장시키거나 혹은 축소시킬 수 있는 계층적인 층 스케일링이라 불리는 기술에 따라 이루어진다.

층 상의 모든 형상은, 형상간의 과도한 중첩을 제거하고 동일 층의 형상간의 접속을 유지하기 위해 스케일링 전에 부울 함수로 서로 합병되도록 해도 좋다. 회로의 전기적인 보전(electrical integrity)을 유지하기 위해서는, 이들의 형상이 계층의 다른 레벨에서 발생하더라도 여러 층의 형상간의 접속을 유지해야만 한다. 그것들이 분리되면, 회로는 기능하지 않게 되고, 따라서 층 스칼라가 이것을 고려하는 것은 필요 불가결한 것이다.

층 접속(layer connectivity)의 문제는 문제의 층이 수축될 때 발생할 뿐이고, 데이터는 계층을 포함한다. 형상의 모든 에지를 안쪽으로 이동시킴으로써, 그것들은 서브셀(sub-cell)의 형상에서 분리될 것이고, 이것이 회로의 전기적인 접속을 파괴하게 될 것이다.

도 10은 접속을 파괴하는 층 수축(layer shrinking)의 실례를 나타낸 것이다. 회로는 상부 셀(30) 및 다수의 서브셀(31a, 31b, 31c)을 포함하고 있다. 서브셀(31a)의 형상(32a)은 상부 셀의 형상(32)에 접하고 있다. 모든 형상(32a,32b, 32c)이 수축되면, 도 10d에 도시된 바와 같이 그것들이 서로 분리되게 될 것이다.

이것을 고치기 위해, 서브셀의 형상을 상부 레벨에 복사하고, 수축되기 전에 그 레벨에서 데이터를 병합한다. 일단 수축 프로세스가 완료되면, 어떤 과도한 재료를 제거하기 위해 서브셀로부터의 형상을 템플렛(template)으로서 적용한다.

또한, 층 데이터를 셀의 데이터의 경계 박스나 경계를 나타내는 형상에 의해 규정되는 셀의 에지에 유지하는 것이 가능하다. 층 데이터는 스케일링 접속을 보호하기 위해 셀의 경계에 유지되도록 해도 좋다.

도 11은 접속에 따른 계층적인 층 수축을 나타낸다. 이 예에서는, 모두 3개의 형상(32a, 32b, 32c)이 수축되지만, 그것들은 그들 사이의 접속을 계속 유지한다. 접속되지 않은 에지만이 수축된다. 그 작동을 주어진 사이즈 규칙, 즉 그것들이 주어진 치수보다도 더 작거나 크다는 규칙과 정합(match)하는 형상으로 제한하기 위해 그 이상의 규칙이 층 스케일에 적용되도록 해도 좋다. 이것은 동일 층의 데이터가 차이량에 의해 스케일링되도록 한다.

도 12는 기하학적 폭에 의한 층 사이징을 나타내는 것으로, 원래의 형상(33a)이 변형된 형상(33b)에 의해 대체되고 있다. 이 예에서, 형상의 세그먼트(34a, 34b, 34c)는 그것들이 사이즈 규정을 만족한다면 수축될 수 있다. 수축된 세그먼트(34a, 34c)는 큰 세그먼트(35)에 부착된 채로 있다.

이주(migrate)된 칩에 대한 모든 설계규칙을 만족시키기 위해서는, 전체로서의 형상이라기보다 칩을 구성하는 형상의 부분에 조정을 가하는 것이 필요하다.이것은, 형상의 각 정점(vertex)을 시험하고 이것을 레이아웃의 다른 형상에 비례한 그 위치에 따라 조정하는 "다각형 에지 조정(polygon edge adjustment)"이라고 말할 수 있다.

조정되어야 할 에지는, 개개의 층에 관한 형상에 의해 제한되거나, 혹은 회로내에서 그들의 기능을 제한하도록 부울논리에 의한 변형을 위해 식별되도록 해도 좋다. 일단 이것이 결정되면, 에지는 그들의 현재의 위치로부터의 절대값에 의해 조정되거나, 혹은 동일 또는 다른 층의 다른 에지에 비례하여 조정될 수 있다. 또한, 그것들은 동일 또는 다른 층의 다른 에지에 대하여 그들의 거리의 퍼센트에 의해 조정되도록 해도 좋다. 도 13은 트랜지스터에 대한 에지 조정을 나타낸다. 트랜지스터를 규정하는 제1에지(36) 또는 트랜지스터나 컨택트의 최소 중첩을 위한 제2에지(37)를 조정하는 것이 가능하다.

집적회로 레이아웃은 라우팅 층이 회로의 컴포넌트를 접속하도록 하기 위해 유전층의 컨택트 및 비아 홀을 사용한다. 전형적으로, 이것들은 생산기술의 설계규칙으로 규정된 사이즈 및 간격을 갖는 정방형 형상이다. 재료의 넓은 트랙간의 접속은 더 큰 컨택트 영역을 필요로 한다. 이것은 하나의 큰 컨택트 또는 더욱 일반적으로 균일한 컨택트 형상의 어레이에 의해 정의되도록 해도 좋다.

컨택트 및 비아 형상은 상술한 바와 같이 스케일링되도록 해도 좋다. 또한, 현존하는 컨택트 및 비아는 제거되거나, 새로운 설계규칙에 따른 새로운 형상의 어레이로 대체되도록 해도 좋다. 이들은 단일 어레이의 형상으로서 컨택트를 구성하는 셀이거나, 혹은 접속되는 영역을 덮는 일련의 직사각형이도록 해도 좋다. 이영역은 접속되는 영역을 분리하는 부울 함수의 시퀀스를 통해 규정된다. 새로운 형상은 스케일링이라기보다 구조에 의한 새로운 설계규칙에 따른다.

금속과 폴리실리콘 등의 다른 재료간의 컨택트는 동일한 기술을 이용하여 갱신되도록 해도 좋다. 도 14a 및 도 14b에 도시된 바와 같이, 컨택트 및 비아(40)는 컴포넌트내의 실리콘(41)을 회로를 접속하는 금속 와이어(42)에 결합하기 위해 사용된다. 또한, 그것들은 복잡한 배선을 고려하기 위해 금속이 다른 층을 함께 접속하는데도 사용된다. 대부분의 집적회로는 컴포넌트를 접속하는 복수 층의 배선을 갖게 될 것이다. 이들 컨택트 및 비아는 실제로 다른 층을 서로 분리하는 유전재료(43)내의 구멍(hole)이다.

금속으로부터 실리콘으로의 컨택트 형상은 종종 실례라기보다 간단한 다각형으로서 생성되고, 이들의 각각은 새로운 설계규칙을 만족하는 새로운 형상으로 대체된다. 각 컨택트는 제거되고 정확한 치수를 갖는 새로운 형상으로 대체된다.

많은 경우에, 각 컨택트를 통한 전류밀도를 줄이기 위해 층간에 가능한 한 많은 컨택트를 부가하는 것이 바람직하다. 이것은 일련의 부울 함수를 통해 컨택트를 포함하고 있는 영역을 식별함으로써 이루어질 수 있고, 이 영역은 알맞을 만큼 많은 컨택트에 의해 채워질 수 있다. 예컨대, 도 15a 및 도 15b에 도시된 바와 같이, 금속(42)이 실리콘(41)과 중첩하는 곳에 위치되는 오래된 생산기술의 2개의 큰 컨택트 홀(contact hole; 44)은 8개의 더 작은 컨택트 홀(45)에 의한 새로운 생산기술로 대체될 수 있다.

집적회로의 레이아웃에서의 어떤 층은 설계규칙으로 규정된 양만큼 다른 층과 중첩하는 것을 필요로 한다. 이들 층은 강제로 상술한 바와 같은 부울 논리를 통하거나 에지 조정을 통한 설계규칙에 따르게 했다.

층 중첩의 공통의 예는 게이트의 폴리실리콘층 중첩과 컨택트의 금속 중첩을 포함한다. 도 16은 층 중첩을 나타낸다. 폴리실리콘층(48)은 최소 고정거리(50)만큼 확산층(49)과 중첩해야 한다.

집적회로 제조 프로세스간의 변동은, 원래의 칩의 몇몇 층을 제거하고 다른 층을 부가하는 것이 필요하다는 것을 의미한다. 이것의 예로서는 주입층(implant layer)이나 격리 우물(isolation well)을 들 수 있다.

가외의 층의 모든 형상은, 그 층의 각 형상을 식별하고 이것을 삭제함으로써 계층적으로 제거된다.

새로운 층은, 예컨대 확산층의 주위이지만 폴리실리콘에 의해 교차되는 부분에만 트랜지스터를 만드는 우물을 배치시킴으로써, 현존하는 층에 관하여, 어쩌면 다른 층에 관련하여 정의되도록 해도 좋다. 예컨대, 도 17a는 트랜지스터(53)내의 확산(52) 및 트랜지스터 바깥의 확산(54)을 나타낸다. 도 17b에 도시된 바와 같이, 새로운 층은 트랜지스터(53)의 부분인 확산의 주위에 부가될 뿐이다.

데이터는 또한 과도한 라우팅 층 등의 새로운 층으로 진행될 수 있다. 라우팅 정보는 현존하는 층으로부터 새로운 층에 이르기까지 진행되도록 해도 좋다. 이것은, 레이아웃을 이들 형상이 이동될 때 생성되는 갭을 이용하여 압축되도록 할 수 있다. 도 18a 및 도 18b는 층간에서 이동하는 라우팅 데이터를 나타낸다. 도 18a에 나타낸 오래된 구성에 있어서, 제1금속 라우팅(56)은 금속1-금속2 비아(58)를 통해 제2금속 라우팅(57)에 접속된다. 도 18b에 나타낸 새로운 구성에 있어서는, 제1금속 라우팅(56)으로부터의 라우팅 정보는 제3금속 라우팅(59)으로 진행되고, 따라서 비아(58a)가 변화된다.

도 19a 및 도 19b는 오래된 것을 새로운 비아 셀로 교체하는 것을 나타낸다. 비아 셀(60)은 2개의 금속층, 제1금속(61)과 제2금속(62)을 접속하기 위한 형상을 포함하는 오래된 생산기술에 의해 규정된다. 이것은, 새로운 생산기술로 금속층을 접속하기 위한 형상을 포함하는 새로운 비아 셀(60b)로 교체된다. 대부분의 비아는 이것을 구성하기 위해 사용되는 3개의 형상, 즉 2개의 금속층과 하나의 비아층을 포함하는 서브셀의 실례로서 배치된다. 이들은 동일한 3개의 층을 포함하는 새로운 비아 셀로 간단히 대체되거나, 혹은 새로운 설계규칙으로 사이즈가 바뀐다. 몇몇 비아는 최소 사이즈보다도 크고, 2개의 금속층을 접속하는 다수의 비아 홀을 갖도록 해도 좋다. 이들을 새로운 비아 셀로 교체할 때, 새로운 셀이 오래된 셀의 다수의 비아 형상과 정합하도록 사이징된다(어떤 치수(크기)로 만들어진다). 이와 같이 각 비아 셀을 교체함으로써, 이 회로의 비아가 새로운 생산기술의 제약조건을 만족시키도록 갱신된다.

일단 전체 회로나 그 일부가 이주되면, 산업 표준 설계기구를 이용하여 이것이 확인된다. 이들은, 설계규칙 점검(design rule checking: DRC) 시스템과 레이아웃 대 개략 시스템(layout-versus-schematic system: LVS)을 포함할 것이다. 이들은 새로 이주된 칩이 새로운 설계규칙에 따르고 그 회로내에서 접속의 보전을 계속 유지하게 된다는 것을 보증한다.

게다가, 새로운 제조 프로세스로 정확히 수행하게 될 레이아웃을 점검하기 위해 임의의 시간에 상호접속 타이밍 분석기를 적용하도록 해도 좋다. 이것은, 새로운 설계규칙에는 따르지 않지만, 새로운 프로세스에서의 회로의 성능에 대한 대강의 가이드로서 일반적인 스케일링으로서 적용될 수 있다. 일단 마이그레이션 프로세스가 완료되면 더 정확한 시뮬레이션(simulation)이 가능하게 된다.

레이아웃 마이그레이션이 완료되고 새로운 칩이 확인과정을 통과했을 때, 이것은 GDSII 또는 CIF 등의 산업 표준형식으로 인도된다.

다음에는 도 20에 나타낸 흐름도를 참조하여 마이그레이션 프로세스의 단계에 대해 설명하기로 한다.

제1의 단계(70)는 원래의 데이터를 입력하는 것에 관한 것이다. 원래의 데이터는 GDSII 또는 CIF 등의 산업 표준형식으로 공급된다. 데이터베이스는 회로의 레이아웃을 구성하는 형상을 포함하게 될 것이고, 직사각형, 다각형, 경로, 실례, 어레이 및 텍스트 등의 회로소자를 포함하게 될 것이다. 또한, 접속정보는 데이터베이스내에 포함되도록 해도 좋지만, 마이그레이션 기구는 기능하기 위해 이 정보를 필요로 하지 않는다.

제2의 단계(71)는, 데이터를 분석 및 소제(clean)하는 것에 관한 것이다. 데이터를 이주시키는데 걸린 시간은 메인 마이그레이션 루틴을 개시하기 전에 수개의 데이터를 변형함으로써 개선될 수 있다. 이것은 분리된 중첩 형상을 합병하거나, 혹은 다각형으로부터 경로로 상호접속 소자를 변환하는 것을 포함할 수 있다. 또한, 회로의 계층에서의 변화는 접속 셀의 경우에 층간의 접속을 구성하는 개개의형상을 변환하는 등과 같이 유용할 것이다.

이들 기술이 마이그레이션 프로세스를 향상시킬 수 있지만, 그들 기술은 마이그레이션 프로세스를 완료하는데 필수적인 것은 아니다.

제3의 단계(72)는 스케일링 인자를 계산하는 것에 관한 것이다. 프로세스 마이그레이션에서의 스케일링 인자는 오래된 제조 프로세스의 규칙과 새로운 제조 프로세스에서의 규칙의 비율에 의해 결정될 것이다. 이들 규칙의 예는 상기에 주어졌다.

제4의 단계(73)는 장치 데이터를 격납하는 것에 관한 것이다. 원래의 데이터베이스에 포함된 정보는 마이그레이션 프로세스동안 프로그램에 의해 참조될 수 있고, 따라서 이것은 이 데이터를 쉽게 참조할 수 있도록 하는데 유용하다. 도 22를 참조하여 후에 더 상세히 설명할 하나의 기술은, 레이아웃내의 각 장치에 설계 파라미터를 포함하고 있는 노드를 부가하고자 하는 것이다. 이들 노드는 도시한 층의 사이즈나 이름 등과 같은 장치에 관한 정보를 저장하는데 사용될 수 있다.

제5의 단계(74)는 설계를 스케일링하는 것에 관한 것이다. 일단 스케일링 인자가 결정되면, 설계에서의 각 좌표에는 사이즈에 의한 모든 것에 원래와 동일한 설계를 제공하는 스케일링 인자가 승산된다.

각 소자에 대한 데이터는 다음과 같이 스케일링된다:

직사각형: 하부 좌측(X)*스케일

하부 좌측(Y)*스케일

상부 우측(X)*스케일

상부 우측(Y)*스케일

다각형: 좌표(X)*스케일

좌표(Y)*스케일

경로: 좌표(X)*스케일

좌표(Y)*스케일

폭*스케일

텍스트: 좌표(X)*스케일

좌표(Y)*스케일

폰트 사이즈*스케일

실례: 좌표(X)*스케일

좌표(Y)*스케일

확대*스케일

어레이: 좌표(X)*스케일

좌표(Y)*스케일

확대*스케일

델타(X)*스케일

델타(Y)*스케일

제6의 단계(75)는 층을 사이징(어떤 치수(크기)로 만드는 것)하는 것에 관한 것이다. 일단 데이터가 스케일링되면, 각 층은 설계규칙으로 규정된 최소폭 값을 만족시키도록 사이징될 것이다. 이것은, 각 층의 데이터가 간격에 대한 규칙을 만족시키고, 또한 각 층의 정전용량(capacitance)을 줄이며 회로 성능을 향상시키는 이점을 갖는다는 것을 보증하도록 행해질 수 있다. 전체적인 스케일링 계산은 설계를 위한 최초의 스케일링 인자를 결정할 때 층의 사이즈의 후속의 조정을 고려하게 될 것이다.

층은 절대값에 의해 스케일링되거나 층 사이즈의 퍼센트에 의해 스케일링될 수 있다. 층을 절대값에 의해 스케일링하기 위해, 다음과 같은 계산이 적용된다:

직사각형: 하부 좌측(X) + 값

하부 좌측(Y) + 값

상부 우측(X) - 값

상부 우측(Y) - 값

다각형: 좌표(X) + 또는 - 스케일^*

좌표(Y) + 또는 - 스케일

경로: 폭*스케일

^*스케일 수(scale number)의 가산 또는 감산은 형상의 외피(hull)상의 좌표위치에 따르게 될 것이다. 이것이 형상의 바닥 또는 좌측 에지에 있는 경우에는 스케일 수가 좌표에 가산되게 될 것이고, 이것이 형상의 꼭대기 또는 우측 에지에 있는 경우에는 스케일 수를 감산하게 될 것이다.

상대적인 스케일링은, 좌표를 조정하기 위해 형상의 각 좌표에 동일한 스케일링 인자를 승산하는 것을 포함한다.

각 소자에 대한 데이터는 다음과 같이 스케일링된다:

직사각형: 하부 좌측(X)*스케일

하부 좌측(Y)*스케일

상부 우측(X)*스케일

상부 우측(Y)*스케일

다각형: 좌표(X)*스케일

좌표(Y)*스케일

경로: 좌표(X)*스케일

좌표(Y)*스케일

폭*스케일

이 기술은 형상의 사이즈를 바꾸게 되지만, 또한 회로의 나머지 부분의 형상에 비례한 그들의 위치로부터 그들을 오프셋시키게 될 것이다. 그것들을 그들의 원래의 위치로 복귀시키기 위해서, 각 형상의 중심점을 계산할 수 있고, 새로 형성된 것을 오래된 것의 중심 위치로 거꾸로 이동시키게 된다. 이 중심점은 형상의 직사각형 볼록 외피의 중앙을 취함으로써 정의된다.

제7의 단계(76)는 CMOS 트랜지스터를 사이징하는 것에 관한 것이다. 트랜지스터를 구성하는 형상은 일반적인 스케일링이 수행될 때의 레이아웃에서의 모든 다른 형상에 따라 사이징될 것이다. 이들 층이 트랜지스터의 일부, 즉 확산층 또는 폴리실리콘층인 경우에, 개개의 층이 스케일링될 때 그 이상의 사이징이 발생할 수도 있다. 그렇지만, 트랜지스터는 회로 타이밍 및 구동 능력 등의 다른 인자를 설명하기 위해 스케일링될 필요가 있다. 트랜지스터 스케일링 프로세스는 앞에서 도 8 및 도 9를 참조하여 상세히 설명했다. 게다가, 도 23 및 도 24를 참조하여 후에 더 상세히 설명하는 바와 같이 저항기 및 캐패시터도 또한 조정될 수 있다.

제8의 단계(77)는 컨택트(contact)를 갱신하는 것에 관한 것이다. 이 프로세스는 도 15를 참조하여 앞에서 상세히 설명했다.

제9의 단계(78)는 층을 부가 및/또는 삭제하는 것에 관한 것이다. 다른 제조 기술은 칩을 구성하는 다수의 다른 층을 가질 수 있다. 이것의 예는 주입 및우물층(well layer)을 포함한다.

이들 새로운 층은 현재의 층의 주위에 생성되게 되는데, 이것은 각 형상을 규정한 층에 복사하고, 이것을 오버사이징(oversizing: 너무 크게 만드는 것)한 후, 이것을 새로운 층으로 이동시킴으로써 달성될 수 있다. 이 새로운 층의 형상간의 소정의 갭(gap)은, 이들 갭이 설계규칙에서 특정된 최소거리보다도 작은 경우에는, 동일한 재료로 채워져야 한다.

오래된 레이아웃이 새로운 제조 프로세스를 위해 필요로 되지 않는 형상을 포함하고 있으면, 이들 형상은 각각 데이터베이스로부터 삭제될 수 있다.

제10의 단계(79)는 설계를 점검하는 것에 관한 것이다. 일단 마이그레이션 프로세스가 완료되면, 표준 레이아웃 확인 방법을 이용하여 설계를 점검할 수 있다. 이들은 설계규칙 점검(design rule checking: DRC) 및 레이아웃 대 개략 점검(layout-versus-schematic checking: LVS)을 포함한다. 이것은 또한 오래된 레이아웃과 새로운 레이아웃(LVL)간의 비교를 수행하는데 유용한 것이다. 이들 점검기술은 모두 다양한 공급자(vendor)로부터 이용할 수 있는 이들 점검을 수행하기 위해 전자산업 및 소프트웨어분야에서 고려되는 표준이다.

트랜지스터는 그것을 구성하는데 사용되는 형상의 치수를 변경함으로써 조정된다. 이것은 바이폴라(NPN 및 PNP) 장치 및 MOS(field effect: 전계 효과) 장치에 대해 틀림없는 사실이다. 바이폴라 트랜지스터는 보통 이산 컴포넌트(discrete component)로서 간주될 수 있으나, MOS 장치는 종종 회로의 공간을 절약(save)하기 위해 결합된다. 바이폴라 장치에 대한 스케일링 계산은, 최소 폭, 간격, 중첩 및엔클로저(enclosure)를 포함하는 그 장치를 구성하는 규칙에 의해 제어된다.

오래된 설계규칙 사양과 새로운 설계규칙 사양에서의 이들 규칙의 각각의 비율은 스케일링 계산으로 설명해야 한다. CMOS 트랜지스터에 대한 사이즈는 확산층과 중첩하는 폴리실리콘층의 공통 영역에 의해 한정된다. 중첩의 폭 및 길이는 트랜지스터의 값을 정의하고, 두 형상의 에지를 조정함으로써 그 값을 변경한다.

다음에는 도 21을 참조하여 층 스케일링 프로세스에 대해 좀더 상세히 설명한다.

새로운 설계규칙의 사양을 만족시키기 위해, 일반적인 스케일링이 완료된 후에 개개의 층을 비율에 따라 늘이거나 줄이는 것이 필요하게 될 수도 있다. 이것은, 데이터가 새로운 제조 프로세스의 필요조건을 만족시키고, 금속 접속층이 회로의 정전용량을 줄이기 위해 그들의 최소폭으로 축소된다는 것을 보증할 것이다. 층 스케일링은 흔히 상호접속층과 CMOS 트랜지스터를 구성하는 확산층 및 폴리실리콘층에 적용된다.

제1의 단계는 원래의 데이터(81)를 취하여 스케일링 인자(82)를 계산하는 것에 관한 것이다. 각 층에 대한 스케일링 인자는 일반적인 스케일링 인자가 인가된 후에 계산되어 절대값으로서 또는 퍼센트로서 인가될 수 있다. 이것들은 다음과 같이 계산된다:

절대값: {(오래된 층 폭*일반적인 스케일) - 새로운 층 폭} / 2

퍼센트값: 새로운 층 폭 / (오래된 층 폭*일반적인 스케일)

유도된 사이징 값은 형상의 각 측면으로부터 얻어지고, 따라서 그 값을 2로 나눌 필요가 있다.

지금대로 그 밖의 것을 유지하는 동안, 어떤 형상의 사이즈를 변경하는 것만이 필요할 수도 있다. 이것의 예로서는, 일반적인 상호접속 형상으로서 동일 층에 있는 넓은 전력공급 금속(power supply metal)을 들 수 있다. 이 경우, 어떤 값보다도 좁은 형상만이 언더사이징(undersizing: 너무 작게 만드는 것) 및 오버사이징되게 된다. 이 프로세스는 스케일링되어야만 하는 형상(83)을 선택하는 단계 및 그 선택에 스케일링 인자(84)를 적용하는 단계를 포함한다.

층의 다각형 형상이 언더사이징될 때, 그것들은 서로 분리될 것이고, 따라서 회로의 전기적인 보전을 파괴하게 된다. 이것은 사이징 절차후에도 회로가 기능한다는 것을 보증하기 위해 방지되어야만 한다. 이것은, 부착의 문제가 형상이 위치되는 곳에 의존하게 됨에 따라 형상이 회로의 계층의 다른 레벨에서 다른 형상에 부착되는 경우에 더 복잡하게 된다. 문제의 형상이 오버사이징되면, 그것들은 아직 서로 중첩될 것이고, 따라서 이 문제는 일어나지 않게 될 것이다. 이 프로세스는 언더사이징된 형상(85)을 선택하는 단계 및 그것들로부터 접속(86)을 유지하는데 필요한 형상을 선택하는 단계를 포함한다.

접속된 셀내의 모든 형상을 유지하는 방법의 하나로서, 그것들을 사이징하기 전에 그 형상들을 함께 병합하는 것이 있다. 이것은, 접속된 형상이 서로로부터 분리되는 일이 없고, 따라서 사이징 프로세스를 통해 분리되지 않게 된다는 것을 의미한다.

계층의 다른 레벨에서의 형상간의 접속은, 데이터 층을 언더사이징하기 전에 원래의 층을 임시의 층에 복사함으로써 유지될 수 있다. 적소에 원래의 형상의 윤곽을 버리는 동안, 각 서브셀의 데이터는 교대로 언더사이징될 수 있다. 셀의 층 데이터가 서브셀의 임시의 층에 접촉할 때, 접속 형상(87)을 선택하고 상부 셀과 서브셀간의 갭(88)을 채워 전기적인 보전을 유지하기 위해 부울 연산의 시퀀스를 이용하여 접속을 유지할 수 있다.

일단 사이즈 값 및 접속 정보가 정의되면, 필요에 따라 형상(91)을 오프셋시킴으로써 생성되는 형상은 절대값(89) 또는 퍼센트(90)에 의해 사이징할 수 있다.

층 사이징을 위해 유용한 후처리 기능(post processing function)은, 작은 노치(92)와 프로그램의 사이즈를 바꿈으로써 생성될 수 있는 층의 형상의 각각의 범프(bump)를 제거하는 것을 포함한다. 이들은 설계규칙 점검단계에서 보고되는 에러로 될 것이기 때문에 제거되어야 한다.

다음에는 도 22a, 도 22b 및 도 22c를 참조하여 노드 특성의 오래된 설계값을 저장하기 위한 방법에 대해 설명한다. 집적회로의 레이아웃이 변형되기 전에, 변형 프로세스동안 참조를 위한 몇 가지 방법을 통해 현재의 레이아웃에 관한 정보를 저장하는 것이 편리하다. 저장되는 정보는, 트랜지스터의 폭 및 길이 등과 같이 회로를 구성하는 컴포넌트의 사이즈 또는 저항기 및 캐패시터의 값을 포함할 수 있다. 설계를 변형하기 전에 이 정보를 저장함으로써, 스케일링 프로세스가 그 데이터에 어떻게 영향을 미치는가에 상관없이 후속의 변형 루틴은 초기 값에 대해 그들의 값을 점검할 수 있다.

이 데이터를 저장하는 방법의 하나는 이 데이터를 ASCII 파일로 격납하고 참조를 위해 이것을 사용하는 것이지만, 이것은 레이아웃을 포함하고 있는 데이터베이스로부터 분리되는 단점 및 이것을 몹시 장황하게 만드는 각 컴포넌트의 위치에 관한 상세한 정보를 가져야 할 필요를 갖는다.

보다 나은 방법은, 이 정보를 회로의 각 컴포넌트에 저장하는 것을 포함한다. 이들 컴포넌트에 신호를 보내는 것은, 비교를 위해 원래의 회로로부터 유도되는 정보를 컴포넌트의 새로운 값으로 복귀시키게 될 것이다. 예컨대, 그 시스템은 개개의 컴포넌트를 위해 정보를 전달하는 데이터베이스에 단순한 "노드" 객체를 부가하도록 해도 좋다. 이들 노드는 스케일링 프로세스에 의해 영향을 받지 않고, 관련된 정보를 특성으로서 전달할 수 있다.

예컨대, 도 22a, 도 22b 및 도 22c는 원래의 W/L값을 포함하고 있는 CMOS 트랜지스터의 위에 위치되는 노드, 그 타입, 치수 및 값을 포함하고 있는 저항기의 위에 위치되는 노드, 및 그 타입, 치수 및 값을 포함하고 있는 캐패시터의 위에 위치되는 노드를 각각 나타낸다.

다음에는 도 23을 참조하여 저항기 계산에 대해 상세히 설명한다.

저항기는 두 노드간에 반도전 재료(semi-conducting material)의 조각을 배치함으로써 만들어진다. 저항기의 값을 규정하는 두 인자는 요구되는 저항과 인출되는 전류이다.

저항기의 저항값은 그 폭(W) 대 그 길이(L)의 비 및 이것이 만들어지는 재료의 "면적저항률(sheet resistivity)"에 의해 제어된다. 도 24에 나타낸 예에서는,저항기는 다음과 같은 값을 갖는다:

P-확산 저항 저항률 = 100 ohms/square

전류밀도 = 100 ㎂/square

값 = 8.5 squares * 100 ohms/square = 850 ohms(Ω)

전류 = 0.5squares * 100 ㎂/square = 50 ㎂

스케일링 인자를 저항기에 적용할 때, 오래된 저항기 재료와 새로운 저항기 재료의 면적저항률과 전류밀도의 비율은 새로운 저항기에서 동일한 값을 얻도록 고려되어야 한다. 저항기의 폭 및 길이가 균일하게 영향을 미치게 됨에 따라, 저항기를 스케일링함으로써 평방(square)의 동일한 수 및 동일한 값으로 될 것이다. 그렇지만, 새로운 프로세스의 면적저항률은 다를 수도 있고, 그 값을 계산하기 위해 이것을 고려에 넣게 될 것이다. 이것은 다음의 방정식을 이용하여 얻어진다:

평방의 새로운 수=(오래된 저항률/새로운 저항률)*평방의 오래된 수

이것이 스케일링된 후에 저항기의 폭도 또한 저항기가 전달할 수 있는 최대 전류에 영향을 미치게 될 것이다. 내포되는 전류는 저항기 주위의 회로에 의해 지시될 것이고, 그 때문에 이 값은 회로성능을 시험하는 것을 통해서만 얻어질 수 있다. 더 높은 전류에 순응하기 위해 저항기 폭을 증가시킬 필요가 있는 경우에는, 동일한 저항값을 유지하기 위해 그 길이를 동일한 인자에 의해 스케일링하지 않으면 안된다.

다음에는 도 24a 및 도 24b를 참조하여 캐패시터 계산에 대해 상세히 설명한다. 집적회로내의 캐패시터는 서로에 걸쳐 도전 또는 비도전 재료(95, 96)의 시트(sheet)를 위치시키고, 그들 사이에 유전층을 형성하는 제3의 재료(97)를 위치시킴으로써 형성된다. 사용될 수도 있는 층의 타입은 각 제조 프로세스에 대한 설계규칙으로 규정되고, 이들은 또한 평방당 패러드(Farad/square)의 수로서 캐패시터의 값을 지정할 것이다. 패러드는 큰 단위이기 때문에, 이들은 전형적으로 피코-패러드(pico-farad) 또는 펨토-패러드(femto-farad)로 규정하게 된다.

캐패시터의 값은,

폭 * 길이 * 단위면적당 nF

로 주어진다.

캐패시터의 값은 그 표면영역에 의해 거의 완전히 한정되고, 스케일링 인자는 이 값을 항시 변경시키게 될 것이다. 이 경우라면, 캐패시터의 치수는 캐패시터의 값을 유지하기 위해 스케일링 프로세스가 완료된 후에 조정될 필요가 있을 것이다.

Claims (17)

1. 스케일링인자를 선택하는 단계와,

   상기 스케일링인자에 따라 회로를 스케일링하는 단계 및,

   기능성 및 설계규칙 컴플라이언스를 위해 상기 회로를 조정하는 단계를 포함하고 있는 것을 특징으로 하는 집적회로의 변형방법.
2. 제1항에 있어서, 상기 스케일링인자가 복수의 소정 스케일링비율을 계산하고, 가장 큰 소정의 스케일링비율과 같거나 그보다 큰 스케일링인자를 선택함으로써 선택되는 것을 특징으로 하는 집적회로의 변형방법.
3. 제2항에 있어서, 상기 소정의 스케일링비율이 상호접속 스케일링비율, 비아 사이즈 비율 및 전기적인 컴포넌트 기하학적 비율을 포함하는 것을 특징으로 하는 집적회로의 변형방법.
4. 제2항 또는 제3항에 있어서, 상기 스케일링인자가 소정의 스케일링비율 중의 가장 큰 비율로부터 다음의 모든 격자점에 이르기까지 순회함으로써 선택되는 것을 특징으로 하는 집적회로의 변형방법.
5. 상기의 항 중 어느 한 항에 있어서, 상기 스케일링인자에 따라 회로를 스케일링하는 단계가 회로 기하학적 구조의 좌표에 스케일링인자를 승산하는 단계를 포함하는 것을 특징으로 하는 집적회로의 변형방법.
6. 상기의 항 중 어느 한 항에 있어서, 기능성 및 설계규칙 컴플라이언스를 위해 상기 회로를 조정하는 단계가 계층적인 층 스케일링 프로세스를 포함하는 것을 특징으로 하는 집적회로의 변형방법.
7. 제6항에 있어서, 상기 계층적인 층 스케일링 프로세스가 소정의 층 스케일링 프로세스에 따라 층의 컴포넌트를 스케일링하는 단계를 포함하는 것을 특징으로 하는 집적회로의 변형방법.
8. 제7항에 있어서, 상기 계층적인 층 스케일링 프로세스가 그들 컴포넌트의 접속을 유지하도록 컴포넌트를 스케일링하는 단계를 포함하는 것을 특징으로 하는 집적회로의 변형방법.
9. 제7항 또는 제8항에 있어서, 상기 계층적인 층 스케일링 프로세스가 소정의 폭 규정을 만족시키는 컴포넌트를 식별하는 단계와, 그들 규정을 만족시키지 않는 컴포넌트만을 스케일링하는 단계를 포함하는 것을 특징으로 하는 집적회로의 변형방법.
10. 상기의 항 중 어느 한 항에 있어서, 기능성 및 설계규칙 컴플라이언스를 위해 상기 회로를 조정하는 단계가 트랜지스터 에지 조정 프로세스를 포함하는 것을 특징으로 하는 집적회로의 변형방법.
11. 제10항에 있어서, 상기 트랜지스터 에지 조정 프로세스가 다결정실리콘층의 폭 및/또는 확산층의 길이를 조정하는 단계를 포함하는 것을 특징으로 하는 집적회로의 변형방법.
12. 상기의 항 중 어느 한 항에 있어서, 컨택트 및 비아를 갱신하는 단계를 포함하는 것을 특징으로 하는 집적회로의 변형방법.
13. 제12항에 있어서, 상기 컨택트 및 비아를 갱신하는 단계가 현재의 컨택트 및 비아를 제거하는 단계와, 그것들을 새로운 컨택트 및 비아로 대체하는 단계를 포함하는 것을 특징으로 하는 집적회로의 변형방법.
14. 상기의 항 중 어느 한 항에 있어서, 층을 부가 및/또는 삭제하는 단계를 포함하는 것을 특징으로 하는 집적회로의 변형방법.
15. 상기의 항 중 어느 한 항에 있어서, 레이아웃 확인 프로세스를 이용하여 상기 회로를 점검하는 단계를 포함하는 것을 특징으로 하는 집적회로의 변형방법.
16. 상기의 항 중 어느 한 항에 있어서, 상기 회로 데이터를 분석 및 변경하는 예비단계를 포함하는 것을 특징으로 하는 집적회로의 변형방법.
17. 상기의 항 중 어느 한 항에 있어서, 설계 파라미터를 포함하고 있는 노드를 회로내의 장치에 부가하는 단계를 포함하는 것을 특징으로 하는 집적회로의 변형방법.