CN220584681U - 集成电路结构 - Google Patents

Abstract

集成电路结构包括第一区块，包括多个第一单元，第一单元中的每一者具有第一单元高度；及第二区块，包括多个第二单元，第二单元中的每一者具有第二单元高度。第一区块以等于零或小于第一或第二单元高度中的任一者的间距设置在第二区块旁边。

Description

集成电路结构

技术领域

本揭露是关于一种集成电路结构。

背景技术

通常，电子设计自动化(electronic design automation，EDA)工具帮助半导体设计者对期望的电路进行行为描述，且努力制作准备制造的电路的完成布局。该工艺通常将电路的行为描述转化为功能描述，然后将其分解为若干布林函数，且使用标准单元程序库映射至相应的单元列中。在某些情况下，根据所需的密度、性能等，可能有不止一个单元可用于执行给定的功能。标准单元可为设计者的智慧财产权，或与EDA工具相关联，且可称作智慧财产权区块(IP区块)或功能区块。

含有IP区块的单元列映射至半导体装置的地理区域，诸如硅晶圆(可细分为多个半导体晶片)。IP区块的置放可能会影响装置的最终性能。例如，将各种高功率IP区块置放在非常接近的位置可能会在操作期间导致半导体晶片上的局部热点。此外，各种置放可能会影响各种功率及时脉信号的选路，因此可能会影响半导体装置的可制造性或性能。尽管使用复杂的策略来判定各种IP区块的置放及选择，但仍需要进一步提高现有技术。

实用新型内容

于一些实施方式中，集成电路结构包括：包括多个第一单元的第一区块，第一单元中的每一者具有第一单元高度；及包括多个第二单元的第二区块，每一第二单元具有第二单元高度。第一区块以等于零或小于第一或第二单元高度中的任一者的间距设置在第二区块旁边。

于一些实施方式中，集成电路结构包括第一区块，该第一区块包括多个第一单元，第一单元中的每一者具有第一单元高度；及沿第一区块的第一边缘设置的多个第一边缘单元，第一边缘单元中的每一者具有第一单元高度。集成电路布局亦包括紧邻第一区块设置且包括多个第二单元的第二区块，第二单元中的每一者具有大于第一单元高度的第二单元高度，及沿第二区块的第二单元设置的多个第二边缘单元，第二边缘单元中的每一者具有第二单元高度。第一边缘及第二边缘彼此面对。

于一些实施方式中，集成电路结构包括第一区块、第二区块、多个第一虚设单元以及多个第二虚设单元。第一区块包含多个第一单元，第一单元中的每一者具有第一单元高度。第二区块包含多个第二单元，第二单元中的每一者具有第二单元高度，其中第一区块以等于零或小于第一或第二单元高度中的任一者的一间距设置在第二区块旁边。多个第一虚设单元介于第一区块与第二区块之间，且具有第一虚设单元高度。多个第二虚设单元介于第一区块与第二区块之间，且具有第二虚设单元高度。第一虚设单元高度等于第一单元高度及第二单元高度的一公因数，第二虚设单元高度大于第一虚设单元高度，且等于公因数的倍数。

附图说明

结合附图，根据以下详细描述可以最好地理解本揭示内容的各态样。注意，根据行业中的标准实务，各种特征未按比例绘制。实际上，为了讨论清楚起见，各种特征的尺寸可任意增加或减小。

图1A说明根据一些实施例的例示性集成电路布局的单元(cell)的示意图；

图1B说明根据一些实施例的例示性集成电路布局的另一单元的示意图；

图2说明根据一些实施例的例示性集成电路布局的单元区块的示意图；

图3A说明根据一些实施例的集成电路布局的虚设单元的示意图；

图3B说明根据一些实施例的集成电路布局的另一虚设单元的示意图；

图4说明根据一些实施例的例示性集成电路布局的单元区块的另一示意图；

图5A说明根据一些实施例的一对邻接的相同类型单元；

图5B说明根据一些实施例的一对非邻接的相同类型单元；

图6A说明根据一些实施例的一对邻接的不同类型单元；

图6B说明根据一些实施例的一对非邻接的不同类型单元；

图7A为根据一些实施例的用于制造半导体装置的方法的例示性流程图；

图7B为根据一些实施例的用于制造半导体装置的方法的另一例示性流程图；

图8为根据一些实施例的用于制造半导体装置的方法的又一例示性流程图；

图9说明根据一些实施例的例示性信息处理系统(information handlingsystem，IHS)的方块图。

【符号说明】

100:单元

102:宽度

104:总高度

105:底部边缘单元

107:底部边缘单元高度

110:顶部边缘单元

112:顶部边缘单元高度

115:主动区域

116:p阱

118:n阱

120:附加单元区

150:单元

152:宽度

154:总高度

155:底部边缘单元

157:底部边缘单元高度

160:顶部边缘单元

162:顶部边缘单元高度

170:第一附加区

175:主动区域

180:第二附加区

202:第一区块

204:第二区块

205:第一区

206:第一单元

207:第二区

208:第二单元

209、211、213:区

210:第三单元

212:第四单元

214:第五单元

215:第六区

216:边界

217:第七区

218:第六单元

219:第八区

220:第七单元

221:第九区

222:第八单元

223:第十区

224:第九单元

225:第十一区

226:第十单元

227:第十二区

228:第十一单元

229:第十三区

300:第一虚设单元

305:第一区域

310:第二区域

315:第三区域

350:第二虚设单元

401:第一区块

405A、405B:第一对单元

410A:第一虚设单元

410B:第二虚设单元

410C:第三虚设单元

410D:第四虚设单元

410E:第五虚设单元

410F:第六虚设单元

410G:第七虚设单元

415A、415B:第二对单元

416:边界

420:第八虚设单元

451:第二区块

510:第一单元

515:邻接边缘

520:第二单元

530:第一单元

540:第二单元

550:缝隙

610:第一单元

615:邻接边缘

620:第二单元

630:第一单元

640:第二单元

650:缝隙

700:方法

702、704、706、708、710、712、714、716:操作

750:方法

752、754、756、758、760、762、764、766、768、770:操作

800:方法

810、820、830:操作

900:信息处理系统

910:处理单元

912:输入/输出组件

914:显示器

916:网络

920:中央处理单元

922:记忆体

924:大容量储存装置

926:视频配接器

928:I/O接口

930:总线

940:网络接口

具体实施方式

以下揭示内容提供用于实现提供的标的的不同特征的许多不同的实施例或实例。以下描述组件及布置的特定实例用以简化本揭示内容。当然，这些仅为实例，并不旨在进行限制。例如，在下面的描述中在第二特征上方或之上形成第一特征可包括其中第一及第二特征直接接触形成的实施例，且亦可包括其中在第一特征与第二特征之间形成附加特征的实施例，以使得第一特征及第二特征可以不直接接触。此外，本揭示内容可以在各个实例中重复元件符号及/或字母。此重复是出于简单及清楚的目的，其本身并不指定所讨论的各种实施例或组态之间的关系。

此外，为便于描述，本文中可使用诸如“在……下方”、“在……下”、“下方”、“在……上方”、“上方”之类的空间相对术语，来描述如附图中说明的一个元件或特征与另一元件或特征的关系。除附图中描绘的定向之外，空间相对术语意在涵盖装置在使用或操作中的不同定向。设备可以其他方式定向(旋转90度或以其他定向)，并且在此使用的空间相对描述语亦可被相应地解释。

通常，可以自标准单元(cell)程序库构建半导体装置。标准单元程序库可以包括不同高度的单元。例如，包括不同密度、驱动强度及功能的组件。一些不同的单元(例如，不同高度的单元)可具有与所需密度不兼容的设计规则。例如，一些不同的单元对电源电压(诸如VDD及VSS)有不同的选路或布局要求。因此，根据设计规则，一些不同的单元之间可能需要相当大的间距，因此设计规则核对(design rule check，DRC)可以在没有此间距的情况下标记问题。包含具有不同高度的单元、具有共同边缘单元的标准单元程序库可允许不同的单元彼此邻接，此举可增加半导体装置的密度。此外，可将间隔(亦即，虚设)单元引入列以对齐多个列之间的IP区块的边缘，以使这些列邻接诸如半导体晶粒或另一IP区块的边界等的共同特征。

集成电路布局包括多种单元(cell)类型。例如，某些单元类型可以特定于某个功能，诸如某些记忆体区块。其他单元类型用于通用逻辑。例如，单元类型可以包括n阱或p阱区或区域，且可以在单元内或单元之间的阱之间形成各种连接，以形成各种晶体管、二极管、正反器、多工器、处理器等。单元可布置成列及行，以模块化设计、简化设计验证等。这些列及行可具有一或多个共同边界。例如，半导体晶粒的边缘，或诸如处理器核心或记忆体区块的IP区块的边缘可为相邻单元的边界。边界可为实体的，诸如隔离沟槽，亦可为逻辑的，诸如与相邻区块隔离的IP区块的边缘，以加快验证、模块化或区块中的一或两个区块的重用。

可自单元程序库选择各种单元。单元程序库为计算系统可存取的用于置放在一或多个集成电路内的多个单元。单元程序库可以包括子程序库。例如，单元程序库可以包括不同标准化尺寸(例如，宽度或高度)的单元。尺寸可为磁轨宽度的整数倍，这可能与最小特征尺寸有关(例如，基于罩幕限制、选路要求或设计决策)。例如，单元程序库可含有7个磁轨程序库、10个磁轨程序库及12个磁轨程序库。例如，磁轨可以指代金属化层的厚度。该厚度可包括实体磁轨的厚度，诸如用于选路、制造所需的附加空间(例如，用于制造公差、附加工艺等)及避免磁轨之间干扰所需的距离。磁轨尺寸的标准化可允许将各种供应商或类型的IP区块包括在半导体装置中。

每一单元可以连接至一或多个信号，诸如数据、时脉及电源。例如，每一单元可包含一对边缘单元(例如，沿顶部边缘及底部边缘设置)以接收包括一或多个电力轨VDD及一或多个接地轨VSS的电源电压。可以共用两个邻接单元的接合点。例如，可在两个邻接单元之间共用VDD或VSS轨。例如，第一及第二邻接单元可具有15.5个单位的边缘单元，且31个单位的电力轨可以沿其接合点处穿过。根据各种单元程序库，边缘单元可为单元的一部分，有利地可包括程序库的各个单元中的边缘单元连接。在一些实施例中，边缘单元可为附加至单元边缘的不同单元，或沿单元边缘对齐而在单元程序库中没有界定的边缘单元。

单位可以根据单元程序库而变化。例如，每一单位可以对应于纳米或其一部分。本文所描绘的实施例并非旨在基于单元的特定尺寸来限制本揭示内容。例如，单位亦可指埃或微米，或其分数单位。单元程序库中各个尺寸的协调可简化各种单元的置放。例如，具有单一宽度的单元程序库可导致相对于具有多个宽度的单元程序库的简化置放。相反，具有多个宽度的程序库可包括附加单元类型或优化可用的晶粒面积。此处描述的系统及方法可以应用于单元的宽度及单元的高度(例如，应用于本文描述的各列之间的界面)。

边缘单元的高度可基于单元类型而变化。一些单元组具有与边缘高度大致成比例的功率要求，因此可含有与整个单元高度成比例的边缘单元。例如，7T、10T及12T单元中的一些单元可以具有为总单元高度的约20％的边缘单元。一些单元可能需要更多或更少部分的单元用于边缘单元。此外，第一及第二IP供应商可设计相同高度或具有相似因素的高度的单元(例如，具有6T、60个单位的高单元的第一供应商及具有9T、90个单位的高单元的第二供应商可使用10个单位的磁轨)。

具有不同尺寸的边缘单元的两种单元类型可或可不兼容邻接。例如，若第一单元需要20个单位的电力轨及10个单位的边缘单元，且第二单元需要10个单位的电力轨及5个单位的边缘单元，则两个单元的邻接可能导致第一单元的功率不足。此外，可能存在对这两个单元的其他阻障。例如，第一单元类型及第二单元类型可具有不兼容的选路要求、不兼容的介电层等。第二单元的设计可以调整为具有10个单位的边缘单元，此举可使单元能够邻接第二单元，以及相同类型的其他单元。例如，可如此改变所有第二单元，此举可有利地增加邻接能力且简化单元置放。

或者，第二单元的一部分可不增加其边缘单元的尺寸。有利地，这些单元可将其大部分保留用于氧化物稀薄区、鳍片、栅极等的主动区域，此举可相对于具有可用于主动区域的较少空间的单元提高性能或密度。例如，第一单元可减小各自的边缘单元的尺寸，以与附加第一单元或与第二单元兼容。在一些实施例中，第一单元的功率需求可以基于单元尺寸(例如，基于由具有第一单元尺寸的单元使用的最大功率)。具有第一单元的尺寸的一或多个单元可以采用减小的电力轨尺寸，或包括电力轨或其一部分，作为单元的主动区域内的附加区。因此，可以保持或减小功率容量，且具有减小的功率容量的单元可为较低功率的单元，置放在电力输送网络的终端附近，或者以其他方式与减小的边缘单元尺寸兼容。

列可以包括一或多个单元(亦即，区块)，这些单元共同小于列的高度。例如，1000个单位高的列可能含有单元或多个单元，总高度为950个单位。设计规则可能要求列由单元完全描述(例如，因为单元描述可包括对半导体晶粒表面及设置在其上的附加层的描述)。因此可置放一或多个虚设单元以完成(例如，在两个单元之间或在单元与边界之间的)单元高度。虚设单元可为或包含共同单元边缘，这些共同单元边缘可使一或多个虚设单元能够邻接一或多个非虚设单元(例如，具有共同或非共同边缘单元的非虚设单元)。

图1A说明根据一些实施例的例示性集成电路布局的单元的示意图。然而，并非所有说明的组件为必需的，且本揭示内容的一些实施例可包括图1A中未展示的附加组件。在不脱离如本文所述的本揭示内容的范围的情况下，可对组件的布置及类型进行改变。根据一些实施例，可包括附加、不同的或更少的组件。

参看图1A，揭示单元100。单元100可以为单元程序库的标准单元，该单元程序库含有具有各种相关联的功能、性能、高度、密度等的多个单元。单元100具有一百个单位的宽度102。宽度102可与一或多种附加单元类型共用。例如，宽度102可为单元程序库的标准宽度，此举可简化这些单元的置放。单元可包括各种主动区域，这些主动区域可用于氧化物扩散或另一工艺(例如，调节区域内的电子或空穴的迁移率)。在一些单元中，宽度102可指两个区域(例如，n区域及p区域)彼此并排设置的尺寸，使得宽度102可与区域之间的许多可用连接或单一连接的通道宽度102相关联，进而可与最大驱动强度相关联。该距离亦可与每一单元的栅极数相关联。单元100具有45个单位的总高度104。总高度104可为整数个磁轨n(例如，可为5、6、7、8、9、10、11、12或13个磁轨)。例如，单元100可为五磁轨单元，其中每一磁轨为9个单位高。通常，单元可由n整除，且具有基于磁轨数量或多个单元的高度的其他公因数的高度(例如，可为p×n个单位高)。

单元100包括底部边缘单元105。底部边缘单元可以基于旨在用于半导体晶粒的表面特征来界定。例如，底部边缘单元可为来自衬垫的置放区域，以将来自金属化层的信号连接至晶粒，或为允许金属层迹线(诸如底部边缘单元105上方的电力轨)穿过。底部边缘单元105可以容纳诸如VSS的电源电压。金属化层的导电元件可以沿底部边缘单元105选路。在一些实施例中，可定位相邻的单元(未描绘)，使得底部边缘单元的电源电压亦穿过相邻单元的相邻边缘单元(亦可称为底部边缘，为方便起见基于程序库，可采用基于电源电压位置的约定，或称为基于半导体装置上的置放的顶部边缘)。

底部边缘单元105具有关联的底部边缘单元高度107，诸如一个磁轨、一半磁轨或另一高度(例如，两个磁轨或分数值)。沿单元的相对边缘，描绘亦可容纳电源电压(例如，VDD)的顶部边缘单元110。顶部边缘单元110可与底部边缘单元对称(例如，以承载相等的VDD及VSS电流)。底部边缘单元105的底部边缘单元高度107及顶部边缘单元110的顶部边缘单元高度112可基于单元100的功率，该功率可与单元100的面积成比例。例如，单元100的约百分之十的面积可专用于底部边缘单元105，且约百分之十可专用于顶部边缘单元110。专用于顶部边缘单元110或底部边缘单元105的单元100的一部分可根据单元100的类型或用途而变化。例如，单元100可针对性能(例如，最高频率)、密度或功率使用进行优化，且因此可通过增加导电组件之间的距离、增加尺寸(亦即，截面积)来寻求最小化导电组件之间的电容，以降低电阻或减小其间的尺寸或距离。因此，一些单元100类型可为底部边缘单元105及顶部边缘单元110分配更大或更小部分的单元。

所描绘的单元亦包括为诸如掺杂多晶硅、介电层、导电或导热部分等的半导体装置界定掺杂区域的主动区域115。在一些实施例中，主动区域可包括一或多个氧化物扩散区域(例如，平面区域、鳍片等)。氧化物扩散区域可包括p阱116及n阱118，可组合形成各种二极管或晶体管，这些二极管或晶体管进而可(例如，在单一单元100内或通过单元100的组合)形成更大的装置，诸如多工器、正反器、处理器等。

所描绘的单元100包括附加单元区120。单元区可涉及半导体装置的表面，或可涉及与半导体装置相关联的一或多个金属化层。例如，附加单元区120可为用于连接至主动区域115的附加电源电压衬垫，或可将诸如数据或时脉线的另一信号传送至主动区域。在一些实施例中，附加单元区120可为同属禁止区域，且选路工具可根据特定电路的选路来填充附加单元区120，或可使附加单元区120不填充。附加单元区120亦可为相对于单元的OD的禁止区域。例如，附加单元区120可设置在n阱118与p阱116之间，使得若置放在附加单元区120中，金属层与晶片连接的置放可能违反设计规则。或者或另外，附加单元区120可以容纳诸如栅极、鳍片等的诸如衬垫的选定组件的置放(例如，可为非选定组件的禁止区域)。

附加单元区120可以包括辅助供电轨。例如，单元可以包括不对称的顶部单元及底部单元(例如，与具有第一边缘单元高度的第一相邻单元及具有第二边缘单元高度的第二相邻单元介接)，且附加区可辅助两个电压轨中的较小者(例如，通过向单元传递附加电流，或使附加电流穿过作为向半导体装置的附加单元供电的PDN的一部分的单元)。

这些实例不旨在进行限制。例如，在一些实施例中，单元的总高度可与两个主动区域彼此并排设置的长度相关联。在一些实施例中，单元程序库含有各种宽度(亦即，更宽或更窄)的单元。例如，各种组件(例如，天线、功率传输晶体管及电感器)可能超过标准宽度。对于包括电源电压、时脉树或其他信号的金属化层，宽度102可基于或可关联于相关的磁轨宽度。

图1B说明根据一些实施例的例示性集成电路布局的另一单元150的示意图。单元150含在与图1A的单元100相同的单元程序库中。例如，各种单元可具有各种宽度152及总高度154。所描绘的单元具有一百个单位的宽度152(亦即，与另一单元(诸如，图1A的单元100)共用的宽度)。单元150具有三十六个单位的总高度154(亦即，不与诸如图1A的单元100的至少一个其他单元共用的高度)。

单元150包括具有等于单元程序库的另一单元的底部边缘单元高度157的底部边缘单元155。例如，所描绘的单元150具有等于图1A的单元100的底部边缘单元105的高度107的高度157。单元150亦包括具有与图1A的单元100相似的顶部边缘单元高度162的顶部边缘单元160。第二单元150的一或多个边缘单元可为与图1A的单元100的一或多个边缘单元邻接的共同边缘单元。例如，单元150的尺寸可允许十个单位的电力轨在邻接时沿单元的边界穿过。单元亦可含有与邻接胞相关的金属及介电层的设计规则。

主动区域175设置在底部边缘单元155与顶部边缘单元160之间。主动区域175可含有OD区域，且接收耦合至其的栅极。主动区域175可含有附加区。例如，第一附加区170及第二附加区180可以提供附加信号，诸如附加功率或逻辑信号，或界定单元的附加属性，诸如阱边界。

单元程序库可以包括本文未具体描述的其他单元。例如，单元程序库可含有具有与图1B的单元150相似高度及总单元高度与图1A的单元100的底部边缘单元105或顶部边缘单元110的单元高度中的至少一者之间的相似比的单元(例如，可具有约36个单位的总单元高度、约3.5个单位的底部及顶部单元高度及约31个单位的主动区域)。因此，该单元可具有与图1B的单元150相似的总尺寸，且可含有比图1B的单元150更大的主动区域，但若与图1A所描绘的单元的实例邻接时，可减小组合尺寸(例如，减少至7.5，而非10)，此举可能导致电容增加、电源电压尺寸减小、违反DRC等。顶部边缘单元及底部边缘单元的尺寸不一。例如，单元程序库的一个单元可包括具有3.5个单位的顶部边缘单元及5个单位的下边缘单元的36个单位的单元。

单元程序库的单元可关于栅极、连接、鳍片等进一步界定。例如，可包含在单元内的各种连接及栅极可预先填充在单元程序库中，且各种单元之间的连接可通过选择其中具有所需连接的预填充单元之一来实现。因此，图1A及图1B所描绘的单元可为包含许多种类的单元的属，其中每一种类含有各种连接(例如，在OD区域、电力轨与附加区之间)。

图2说明根据一些实施例的例示性集成电路布局的单元区块的示意图。描绘第一区块202及第二区块204，每一区块由多个单元组成。所描绘的单元可彼此并排设置，或可沿邻接共用边界216的不同区域设置。在一些实施例中，单元之间的各个区可对应于电源电压轨且(例如，在半导体装置或其区域内)通常可为线性的。例如，区域(或单元的其他组件，例如鳍片)通常可为水平的，因此可包含附加有效边界。

第一区块包括第一单元206、第二单元208、第三单元210、第四单元212、第五单元214。第一单元206与对应于第一单元206的顶部边缘单元或底部边缘单元中的一者的第一区205及对应于第一单元206的顶部边缘单元或底部边缘单元中的另一者以及第二单元208的顶部边缘单元或底部边缘单元的第二区207相关联。例如，第一区块202的单元可对应于图1A的单元，其中顶部边缘单元及底部边缘单元中的每一者具有相等的高度(亦即，5个单位)，且邻接第一区块202的单元206、208、210、212及214的区205、207、209、211及213可为其高度的约两倍(亦即，10个单位)。

第六区215部分对应于第五单元214的顶部或底部边缘单元之一，且部分对应于边界216。边界216可为例如附加IP区块或半导体装置的边缘，且可包括与第六区215相关联的对应边缘单元。

第二区块204含有具有相似总尺寸的第六单元218、第七单元220、第八单元222、第九单元224及第十单元226。例如，这些单元218、220、222、224及226可具有对应于图1B的单元的总尺寸。第二区块亦包括第十一单元228，该第十一单元228的总尺寸与第二区块204的其他单元不同，且可对应于图1A的单元的总尺寸。

第六单元218与对应于第六单元218的顶部边缘单元或底部边缘单元之一的第七区217及对应于第六单元218的顶部边缘单元或底部边缘单元中的另一者以及第七单元220的顶部边缘单元或底部边缘单元的第八区219相关联。第九区221、第十区223、第十一区225及第十二区227覆盖第二区块204的剩余单元222、224、226及228的交叉点。第十三区229覆盖第十一单元228及边界216的交叉点。

第十一单元228可为图1A的具有5个单位的顶部及底部边缘单元的单元，而第十二区227及第十三区229中的每一者为10个单位宽。第十单元226可以为具有邻接第十一单元的最小高度为5个单位的至少一个边缘单元的单元。例如，第十单元可为图1B的单元。第六单元218至第九单元224亦可为图1B的单元，或可为另一单元。例如，第六单元218至第九单元224可具有更大的主动区域及尺寸减小的边缘单元。基于单元邻接具有诸如第九单元224的相对小的边缘单元及诸如第十一单元228的相对大的边缘单元的单元的能力，第十单元可称为共同边缘单元。在一些实施例中，第十单元可具有与第六单元218至第九单元224相似的边缘单元，且第十一单元可为共同边缘单元。第十一单元可具有不对称的边缘单元，其中一个边缘单元用以邻接具有相似尺寸的另一单元，或如所描绘的边界，且另一边缘单元用以邻接第十单元226，其中第十单元。

图3A描绘具有第一区域305的第一虚设单元300。第一区域可含有至相邻单元的一或多个界面。例如，虚设单元可包括相关联的金属化层，可确保与诸如另一虚设单元或非虚设单元的相邻单元的连续性(例如，机械支撑、兼容介电质或选路间距)。第一区域可为虚设单元300及另一单元的整数因数的整数倍。例如，虚设单元的高度可为65个单位，且第一区域的高度可为13或26个单位。

虚设单元亦具有第二区域310。例如，所描绘单元的第二区域可为OD区域。第二区域可以符合DRC要求且不可操作，或可以保留以供使用(例如，回应于设计改变，可通过重新选路金属化层以包括第二区域作为功能电路的组件来改变半导体装置的电路)。主动区域可为或包含n阱、p阱或另一掺杂的介电质。在一些实施例中，主动区域可包括未掺杂的介电质，诸如氧化硅。在一些实施例中，主动区域可为用于选路的保留区域，诸如具有导热或导电材料。主动区域的高度可为第一虚设单元300的倍数的整数。例如，虚设单元可具有65个单位的高度，且主动区域可具有13、26或39个单位的高度。

虚设单元含有可与第一区域305类似的第三区域315。例如，第三区域可具有与第一区域305类似的成分或类似目的。第三区域亦可具有与第一区域相似的尺寸。第三区域的高度可为单元高度的整数因数的整数倍。继续前面的65个单位的高单元的实例，第一单元及第三单元中的每一者的高度可为13或26个单位。此外，第一及第三区域可为整数因数的整数倍，诸如高度为13或39个单位。例如，第一及第三区域中的每一者的高度可为6.5个单位或19.5个单位，或者第一及第三区域中的一者的高度可为6.5、13、19.5等单位，而剩余的单位可为其余的高度。

图3B描绘第二虚设单元350。第二虚设单元可包括一或多个子元件，这些子元件可有利地使虚设单元能够邻接另一单元。例如，若邻接单元具有金属化间距要求或主动表面，则第二虚设单元可继承与邻接单元的间距要求。对介电材料、机械、电气或热连接的要求亦可自邻接单元继承。实际上，这些要求可由本文描述的各种虚设单元的任何区域继承，可有利地允许虚设单元邻接各种附加单元而不违反各种DRC核对。

第二虚设单元可为第一虚设单元的整数因数。例如，第一虚设单元的高度可为65个单位，而第二虚设单元的高度可为13个单位。在一些实施例中，第一虚设单元、第二虚设单元或附加单元中的任一者可限制至最大跨度(例如，以允许必要的选路、鳍片通道等)。在一些实施例中，第一虚设单元及第二虚设单元中的较大者可含有附加支撑，因此可与更大的最大间距相关联。例如，第一虚设单元可具有约130个单位(约2个单位)的最大跨度，而第二虚设单元可具有约52个单位(约4个单位)的最大跨度。第一虚设单元的高度可为违反跨度限制的第二虚设单元的最小整数倍，或为违反跨度限制的第二虚设单元的最小整数倍的约一半(例如，其中较大的虚设单元旨在设置在较小的虚设单元之间)。

图4描绘包含第一对单元405的第一区块401，该第一对单元405由第一虚设组件隔开，该第一虚设组件包含第一虚设单元410A、第二虚设单元410B及第三虚设单元410C。在非限制性实例中，第一虚设组件的每一虚设单元为图3A及图3B的第一或第二虚设单元。第一对单元具有相似的类型，可包含功能、尺寸、材料等。例如，第一对单元405具有相似尺寸且包含相似氧化物扩散区域。单元可含有相同的、互补的、不相关的等连接。该对单元中的至少一个单元邻接边界416。例如，第一对单元之间的间距可以由第一对单元405B的邻接边界的上单元与第一对单元405A的邻接另一边界(未描绘)的下单元的邻接来界定。

除单元之间的介接之外，虚设单元亦可(例如，通过增加热质量及相邻单元之间的距离)实现附加选路且减轻热热点。虚设单元可通过增加间距及减小各种线之间的电容来增加信号完整性，或者通过产生可用于增加供电轨尺寸的间距来减少电阻性功率损耗。

第二对单元415由第二虚设组件隔开，该第二虚设组件包含第四虚设单元410D、第五虚设单元410E、第六虚设单元410F、第七虚设单元410G及第八虚设单元420。(例如，出于可制造性目的)可布置虚设单元以最小化缺少或包括某些特征的单元的跨度。例如，第八虚设单元可包含一或多个氧化物扩散区域或与相关选路要求相关联，且可设置在第六虚设单元410F及第七虚设单元410G上方。

在一些实施例中，附加单元可存在于每一列中。例如，第一区块401或第二区块451可包含若干(例如，数十、数百或数千)个单元。虚设单元可置放在整个区块中。例如，第一虚设组件可沿边界、沿定界边界的单元或其他地方置放。附加虚设组件亦可设置在整个区块中。附加虚设组件的位置可基于边缘单元类型、选路需要、热需要等。

图5A描绘第一单元510及与其邻接的第二单元520。第一单元510及第二单元520具有相似类型。例如，第一及第二单元可具有相似的总尺寸，且可包含具有相似尺寸的一或多个边缘单元(例如，沿着邻接边缘515的边缘单元)。边缘单元可为用以邻接不同尺寸(亦即，类型)的一或多种单元类型的共同边缘单元，或可为旨在邻接类似类型的单元的边缘单元。

图5B描绘第一单元530及第二单元540，其间具有缝隙550。所描绘的缝隙550的尺寸可小于第一单元530及第二单元540的高度。第一单元530及第二单元540可具有一或多个共同边缘单元，用以邻接不同尺寸的一或多种单元类型(亦即，类型)，或可为用于邻接类似类型的单元的边缘单元。例如，共同边缘单元可经协调以邻接复数种单元类型。一或多个虚设单元可为兼容类型，且可置放在缝隙中以形成连续界定的列，包括第一单元530、高度等于缝隙550的一或多个虚设单元(未描绘)及第二单元540。

图6A描绘第一单元610及与其邻接的第二单元620。第一单元为第一类型，可包括单元的总尺寸。第二单元为第二类型，可包括与第一类型不同的单元的总尺寸。第一单元610及第二单元620中的每一者可包含沿邻接边缘615的共同边缘单元，使得这些单元可邻接以形成功能列(例如，不违反DRC规则的列)。第一单元610或第二单元620中的任一者亦可包含沿附加边缘的共同边缘单元。例如，第一单元610及第二单元620可含有沿上界限及下界限的共同边缘单元，该共同边缘单元可与包括虚设单元在内的相同或不同类型的附加单元介接。

图6B描绘第一单元630及第二单元640，其间具有缝隙650。单元具有不同的类型(例如，不同的尺寸)。在一些实施例中，第一单元630及第二单元640的边缘单元可用以直接邻接，且单元之间的缝隙可为对齐第一单元630、第二单元640或该列的另一单元，或最小化包含第一单元630或第二单元640的元件的电路的电阻或电容。在一些实施例中，第一单元630及第二单元640的边缘单元可能与直接邻接不兼容，且缝隙可用于能够与第一单元630及第二单元640邻接的虚设单元组件。例如，缝隙可包含用以与第一单元630的边缘单元及第二单元640的边缘单元邻接的多个虚设单元。虚设单元可为或包含共同边缘单元。

图7A说明根据本揭示内容的一些实施例的产生包括一或多个共同单元边缘及/或一或多个虚设单元的集成电路布局的例示性方法700的流程图。在一些实施例中，方法700可统称为EDA。方法700的操作由图9所说明的各个组件执行。出于讨论的目的，将结合图9描述方法700的以下实施例。方法700的所说明实施例仅为实例。因此，应理解，在保持在本揭示内容的范围内的同时，可省略、重新排序及/或添加任何多种操作。

在操作702，提供输入网络连线表。输入网络连线表可为经由合成工艺提供的功能等效的逻辑栅极位准电路描述。合成工艺通过将一或多个行为及/或功能与一组单元程序库中的(标准)单元进行匹配来形成功能等效的逻辑栅极位准电路描述。行为及/或功能基于施加至集成电路的整体设计的输入的各种信号或刺激来指定，且可用合适的语言编写，诸如硬体描述语言(hardware description language，HDL)。输入网络连线表可经由I/O接口928(图9)上载至处理单元910，诸如由使用者在EDA执行时创建文件。或者，可将输入网络连线表上载及/或保存在记忆体922或大容量储存装置924上，或输入网络连线表可经由网络接口940自远端使用者上载(图9)。CPU 920可以在执行EDA期间存取或介接输入网络连线表。

在操作704处提供设计限制。设计限制限制输入网络连线表的实体布局的整体设计。在一些实施例中，可例如经由I/O接口928、经由网络接口940下载等来输入设计限制。设计限制可指定输入网络连线表一旦实体形成为集成电路必须遵守的时序、工艺参数及其他合适的限制。

根据一些实施例，方法700在操作706识别电路模块。基于输入网络连线表及/或设计限制，所揭示的系统可以辨别、识别或以其他方式判定由使用者指定的一或多个电路模块，例如，由可邻接的单元构成，所述多个单元含有相同类型的单元、共同边缘单元、虚设单元等。例如，系统可回应指定第一电路模块为应由高单元组成的性能导向电路模块的输入网络连线表识别第一电路模块。在另一实例中，系统可回应于指定第二电路模块为应由短单元组成的功率导向电路模块的输入网络连线表来识别第二电路模块。替代地或附加地，系统可以通过判定对应于电路模块的时序限制、性能限制或功率限制中的至少一者来识别电路模块。系统可以存取、通讯或以其他方式与设计限制介接以判定这种时序/性能/功率限制。

方法700进行至操作708以根据一些实施例布置单元。回应于识别应由高单元或短单元组成的一或多个电路模块(例如，在操作706中)，系统可布置相应列的高单元或短单元，或其他类似类型的单元且可以邻接。

根据一些实施例，在操作710，置放及选路单元。除选择单元来实现网络连线表之外，系统可对单元进行置放及选路，以产生整个集成电路的实体设计。操作710用以通过自单元程序库中获取所选择的单元且将这些单元置放至相应的单元列中来形成实体设计。含有不能直接邻接的单元的列可由具有共同边缘单元的那些单元的可邻接版本替代，或者可以将可与单元邻接的一或多个虚设单元置放在单元之间。一些虚设单元可在没有间距或邻接要求的情况下置放，诸如为后续选路修改提供多余的容量。单元列内的每一单元的置放及每一单元列相对于其他单元行的置放可由成本函数指导，以便最小化所得集成电路的布线长度及面积要求。该置放可经由操作710自动完成，或者可替代地经由手动工艺部分地执行，由此使用者可手动地将一或多个单元插入单元列中。

根据一些实施例，方法700然后进行至操作712以判定整个集成电路的实体设计是否匹配设计要求。回应于产生整个集成电路的实际实体设计(在操作710中)，系统可以通过执行一系列DRC来核对、监控或以其他方式判定设计要求是否匹配。DRC可包含通过执行使用电路模拟器的一或多个模拟，例如，模拟程序与集成电路重点(Simulation Programwith Integrated Circuit Emphasis，SPICE)核对，诸如，整体集成电路的实际实体设计的时序质量、整体集成电路的实际实体设计的功率质量、是否存在局部拥塞问题等。

系统可以执行操作716以在判定操作712中找出导致未能满足设计要求的原因。各种原因可能导致失败。基于这些原因，方法700可重新执行相应的操作。例如，当原因为由于单元列的不正确布置时，方法700可进行至操作(例如，操作704)以重新评估其中指定的限制。当原因为由于无法合成功能等效的逻辑栅极位准电路描述时，方法700可进行至操作(例如，操作704)以重新评估其中指定的限制。当原因为由于无法产生实际实体设计时，方法700可进行至操作(例如操作710)以重新置放及/或重新选路。

在操作714，系统可以产生制造工具以产生例如可用于实体制造实体设计的微影罩幕。实体设计可经由LAN/WAN 916发送至制造工具。

图7B说明根据本揭示内容的一些实施例的产生包括一或多个共同单元边缘及/或一或多个虚设单元的集成电路布局的例示性方法750的流程图。在一些实施例中，方法750可统称为EDA。方法750的操作由图9所说明的各个组件执行。出于讨论的目的，将结合图9描述方法750的以下实施例。方法750的所说明实施例仅为实例。因此，应理解，在保持在本揭示内容的范围内的同时，可省略、重新排序及/或添加任何多种操作。

在操作752，行为/功能设计基于施加至集成电路的整体设计的输入的各种信号或刺激来指定集成电路的期望行为或功能，且可用合适的语言编写，诸如硬体描述语言(hardware description language，HDL)。行为/功能设计可经由I/O接口928(图9)上载至处理单元910，诸如由使用者在EDA执行时创建文件。或者，行为/功能设计可上载及/或保存在记忆体922或大容量储存装置924上，或者行为/功能设计可经由网络接口940自远端使用者上载(图9)。在这些情况下，CPU 920将在EDA的执行期间存取行为/功能设计952。设计限制的操作754与操作704基本相似，在此不再赘述。

根据一些实施例，方法750在操作752识别电路模块。基于行为/功能设计及/或设计限制，所揭示的系统可以辨别、识别或以其他方式判定使用者指定或预定义的一或多个电路模块，例如，由高单元或短单元组成。例如，系统可回应于指定第一电路模块为应由高单元组成的性能导向电路模块的行为/功能设计来识别第一电路模块。在另一实例中，系统可回应于指定第二电路模块为应由短单元组成的电力导向电路模块的行为/功能设计来识别第二电路模块。替代地或附加地，系统可以通过判定对应于电路模块的共同时序限制、共同性能限制或共同功率限制中的至少一者来识别电路模块。系统可以存取、通讯或以其他方式与设计限制介接以判定这种时序/性能/功率限制。在一些实施例中，系统可以基于行为/功能设计识别不应仅由一种类型的高单元或短单元组成的一或多个电路模块。方法750可包括第三类型的单元，或者可包括提供各种共同边缘单元或虚设单元。

根据一些实施例，在操作758，方法750进行合成操作。回应于识别电路模块(操作756)，系统可以将行为/功能设计所需的行为及/或功能与来自一或多个单元程序库的(标准)单元进行匹配，且满足由设计限制指定的限制及由识别的电路模块指定的单元高度(操作756)以创建功能等效的逻辑栅极位准电路描述，诸如网络连线表(操作760)。在操作758中，系统可以通过为已识别为由高单元或短单元组成的每一电路模块布置一致的高或短列来形成网络连线表。在布置一致的高或短列的同时，系统可为每一电路模块布置一或多个区域，所述多个区域已识别为由高单元及短单元的混合构成，这可能包括置放附加虚设单元以完全界定列、提供冗余或以其他方式满足一或多个DRC。操作758有时可称为“实体感知”合成。

在一些实施例中，在产生网络连线表的同时，系统可以可选地产生参考布局(操作762)。参考布局可包括多个区域，每一区域布置成包含或邻接边界。每一区域可包括置放在其中的相应单元。这种参考布局可用作后续操作(例如，操作764)的初始值或猜测，这可有利地减少计算(例如，收敛)时间。

方法750的其余操作与关于图7A讨论的操作基本相似。例如，根据一些实施例，操作764、766、768及770分别基本上类似于操作710、712、714及716。这些操作的讨论在此不再赘述。

图8说明根据本揭示内容的一些实施例的产生包括一或多个共同单元边缘及/或一或多个虚设单元的集成电路布局的例示性方法800的流程图。在一些实施例中，方法800可统称为EDA。方法800的所说明实施例仅为实例。因此，应理解，在保持在本揭示内容的范围内的同时，可以省略、重新排序及/或添加任何多种操作。

在操作810，布置第一区块中的多个第一单元，每一第一单元具有第一单元高度。例如，单元可布置成邻接边界。具有第一高度的这些单元可具有不同的图案，诸如栅极、连接、功能等。例如，这些第一单元可与多个边缘单元相关联(例如，可包含共同边缘单元、另一类型的边缘单元)。

操作810可包含布置沿第一区块的第一边缘设置的多个第一边缘单元。例如，每一单元可含有一或多个边缘单元。边缘单元可与边界对齐。将边缘单元与边缘对齐的步骤可以包括以下步骤：判定单元的主动区域与边缘之间的距离。例如，允许电力轨穿过或连接至边缘单元的最小距离。对齐边缘单元的步骤可包含以下步骤：在边缘与边缘单元之间插入附加单元(诸如虚设单元)以允许违反DRC(例如，针对最小电力轨选路区的设计规则进行核对)。

在操作820，布置第二区块中的多个第二单元，每一第二单元具有第二高度。例如，单元可布置成邻接边界。具有第二高度的这些单元可具有不同的图案，诸如栅极、连接、功能等。例如，这些第二单元可与多个边缘单元相关联(例如，可包含共同边缘单元、不同类型的边缘单元)。操作820可包含以下步骤：沿第二区块的第二边缘布置多个第二边缘单元。该布置可类似于操作810的布置，或者根据本文所呈现的实例及变体而与其不同。

在操作830，将第一及第二区块置放在具有等于零或小于第一或第二单元高度中的任一者的间距的列中。例如，与这些第一及第二单元中的相应单元相关联的共同边缘单元可彼此邻接。在一些实施例中，这些第一及第二单元可完全界定列。替代地或附加地，另外的单元(例如，具有第三高度)可包括在列中。另外的单元可为功能单元或虚设单元。例如，超过小于第一或第二单元高度中的任一者的高度的任何列高可由第一或第二单元填充，这可能对附加单元为冗余的(例如，以实现稍后的重新选路操作)。在间距不为零的实施例中，虚设单元可设置在第一区块于第二区块之间。虚设单元以及第一区块及第二区块可完全界定列，或者附加单元可包括在列中。

现参看图9，提供根据一些实施例的信息处理系统(information handlingsystem，IHS)900的方块图。IHS 900可为用于实现本文讨论的任何或所有工艺以设计集成电路的计算机平台。IHS 900可包含处理单元910，例如桌上型计算机、工作站、膝上型计算机或为特定应用定制的专用单元。IHS 900可配备有显示器914及一或多个输入/输出(input/output，I/O)组件912，诸如鼠标、键盘或列印机。处理单元910可包括中央处理单元(central processing unit，CPU)920、记忆体922、大容量储存装置924、视频配接器926及连接至总线930的I/O接口928。

总线930可为包括记忆体总线或记忆体控制器、周边总线或视频总线的任何类型的若干总线架构中的一或多者。CPU 920可包含任何类型的电子数据处理器，且记忆体922可包含任何类型的系统记忆体，包括其临时及非临时实施例，诸如静态随机存取记忆体(static random access memory，SRAM)、动态随机存取记忆体(dynamic random accessmemory，DRAM)、或只读记忆体(read-only memory，ROM)。

大容量储存装置924可包含用以存储数据、程序及其他信息且使数据、程序及其他信息可由总线930存取的任何类型的储存装置。大容量储存装置924可包含，例如，固体状态驱动机、硬磁盘驱动机、磁盘驱动器、光盘驱动机等中的一或多者。

视频配接器926及接口928提供接口以将外部输入及输出装置耦合至处理单元910。如图9所说明，输入及输出装置的实例包括耦合至视频配接器926的显示器914及耦合至I/O接口928的I/O组件912，诸如鼠标、键盘、列印机等。其他装置可耦合至处理单元910，且可使用更多或更少的接口卡。例如，可使用串行接口卡(未图示)为列印机提供串行接口。处理单元910亦可包括网络接口940，该网络接口940可为至区域网络(local areanetwork，LAN)或广域网络(wide area network，WAN)916的有线链路及/或无线链路。

应注意，IHS 900可包括其他组件/装置。例如，IHS 900可包括电源、电缆、母板、可移式储存媒体、外壳等。这些其他组件/装置尽管未显示，但视为IHS 900的一部分。

在本揭示内容的一些实施例中，EDA为由CPU 920执行以分析使用者文件以获得集成电路(例如，上述集成电路)的布局的程序码。此外，在EDA的执行期间，EDA可分析布局的功能组件，如本领域已知。程序码可由CPU 920可藉助于总线930自记忆体922、大容量储存装置924等或经由网络接口940远端存取。

在本揭示内容的一个态样，揭示一种集成电路布局。集成电路布局包括：包括多个第一单元的第一区块，每一第一单元具有第一单元高度；及包括多个第二单元的第二区块，每一第二单元具有第二单元高度。第一区块以等于零或小于第一或第二单元高度中的任一者的间距设置在第二区块旁边。于一些实施方式中，该第一单元高度等于该第二单元高度。于一些实施方式中，该第一单元高度不同于该第二单元高度。于一些实施方式中，该第一区块包括沿该第一区块的一第一边缘设置的至少一第一边缘单元，且该第二区块包括沿该第二区块的一第二边缘设置的至少一第二边缘单元，且其中该第一边缘面向该第二边缘。于一些实施方式中，第一边缘单元及第二边缘单元具有等于第一单元高度及第二单元高度中的较小者的一共同单元高度。于一些实施方式中，间距等于p×n，其中p为第一单元高度及第二单元高度的一公因数，且n为一正整数。于一些实施方式中，集成电路布局，进一步包含介于第一区块与第二区块之间的多个第一虚设单元及多个第二虚设单元。于一些实施方式中，多个第一虚设单元具有一第一虚设单元高度，且多个第二虚设单元具有大于第一虚设单元高度的一第二虚设单元高度。于一些实施方式中，第一虚设单元高度等于第一单元高度及第二单元高度的一公因数，且第二虚设单元高度等于公因数的倍数。于一些实施方式中，多个第二虚设单元均具有至少一个主动区域，而多个第一虚设单元均不具有一主动区域。

在本揭示内容的另一态样，揭示一种集成电路布局。集成电路布局包括第一区块，第一区块包括多个第一单元，每一第一单元具有第一单元高度；及沿第一区块的第一边缘设置的多个第一边缘单元，每一第一边缘单元具有第一单元高度。集成电路布局亦包括紧邻第一区块设置且包括多个第二单元的第二区块，每一第二单元具有大于第一单元高度的第二单元高度，及沿第二区块的第二单元设置的多个第二边缘单元，每一第二边缘单元具有第二单元高度。第一边缘及第二边缘彼此面对。于一些实施方式中，第一边缘与第二边缘之间的一间距等于零。于一些实施方式中，第一边缘与第二边缘之间的一间距小于第一单元高度。于一些实施方式中，第一边缘与第二边缘之间的一间距等于p×n，其中p为第一单元高度与第二单元高度的一公因数，且n为一正整数。于一些实施方式中，集成电路布局，进一步包含介于第一区块与第二区块之间的多个第一虚设单元及多个第二虚设单元。于一些实施方式中，多个第一虚设单元具有一第一虚设单元高度，且多个第二虚设单元具有大于第一虚设单元高度的一第二虚设单元高度。于一些实施方式中，第一虚设单元高度等于第一单元高度及第二单元高度的一公因数，且第二虚设单元高度等于公因数的倍数。于一些实施方式中，多个第二虚设单元均具有至少一个主动区域，而多个第一虚设单元均不具有一主动区域。

在本揭示内容的又一态样，揭示一种用于产生集成电路布局的方法。方法包括以下步骤：在第一区块中布置多个第一单元，每一第一单元具有第一单元高度；在第二区块中布置多个第二单元，每一第二单元具有第二单元高度；及将第一区块以间距置放在第二区块旁边，间距等于零或小于第一或第二单元高度中的任一者。于一些实施方式中，用于产生一集成电路布局的方法进一步包含以下步骤：沿第一区块的一第一边缘布置多个第一边缘单元；沿第二区块的一第二边缘布置多个第二边缘单元；其中多个第一边缘单元及多个第二边缘单元具有一共同单元高度，共同单元高度等于第一单元高度及第二单元高度中的较小者。

在本揭示内容的又一态样，揭示一种集成电路布局。集成电路布局包括第一区块、第二区块、多个第一虚设单元以及多个第二虚设单元。第一区块包含多个第一单元。每一第一单元具有第一单元高度。第二区块包含多个第二单元。每一第二单元具有第二单元高度。第一区块以等于零或小于第一或第二单元高度中的任一者的一间距设置在第二区块旁边。多个第一虚设单元介于第一区块与第二区块之间，且具有第一虚设单元高度。多个第二虚设单元介于第一区块与第二区块之间，且具有第二虚设单元高度。第一虚设单元高度等于第一单元高度及第二单元高度的公因数。第二虚设单元高度大于第一虚设单元高度，且等于前述公因数的倍数。于一些实施方式中，第一单元高度不同于第二单元高度。

如本文所用，术语“约”及“大约”通常是指所述值的正负10％。例如，约0.5将包括0.45及0.55，约10将包括9至11，且约1000将包括900至1100。

上文概述了数个实施例的特征，使得熟悉此项技术者可以更好地理解本揭示内容的各态样。熟悉此项技术者应理解，熟悉此项技术者可以容易地将本揭示内容用作设计或修改其他工艺及结构的基础，以实现与本文介绍的实施例相同的目的及/或实现相同的优点。熟悉此项技术者亦应认识到，这些等效构造不脱离本揭示内容的精神及范畴，并且在不脱离本揭示内容的精神及范畴的情况下，这些等效构造可以进行各种改变、替代及变更。

Claims (10)

1.一种集成电路结构，其特征在于，包含：

一第一区块，包含多个第一单元，所述多个第一单元中的每一者具有一第一单元高度；及

一第二区块，包含多个第二单元，所述多个第二单元中的每一者具有一第二单元高度；

其中该第一区块以等于零或小于该第一单元高度或该第二单元高度中的任一者的一间距设置在该第二区块旁边。

2.如权利要求1所述的集成电路结构，其特征在于，其中该第一区块包括沿该第一区块的一第一边缘设置的至少一第一边缘单元，且该第二区块包括沿该第二区块的一第二边缘设置的至少一第二边缘单元，且其中该第一边缘面向该第二边缘。

3.如权利要求2所述的集成电路结构，其特征在于，其中该第一边缘单元及该第二边缘单元具有等于该第一单元高度及该第二单元高度中的较小者的一共同单元高度。

4.如权利要求1所述的集成电路结构，其特征在于，进一步包含介于该第一区块与该第二区块之间的多个第一虚设单元及多个第二虚设单元。

5.如权利要求4所述的集成电路结构，其特征在于，其中所述多个第一虚设单元具有一第一虚设单元高度，且所述多个第二虚设单元具有大于该第一虚设单元高度的一第二虚设单元高度。

6.如权利要求4所述的集成电路结构，其特征在于，其中所述多个第二虚设单元均具有至少一个主动区域，而所述多个第一虚设单元均不具有一主动区域。

7.一种集成电路结构，其特征在于，包含：

一第一区块，包含多个第一单元，所述多个第一单元中的每一者具有一第一单元高度；

多个第一边缘单元，沿该第一区块的一第一边缘设置，所述多个第一边缘单元中的每一者具有该第一单元高度；

一第二区块，设置在该第一区块旁边且包含多个第二单元，所述多个第二单元中的每一者具有大于该第一单元高度的一第二单元高度，其中该第一区块以等于零或小于该第一单元高度或该第二单元高度中的任一者的一间距设置在该第二区块旁边；及

多个第二边缘单元，沿该第二区块的一第二边缘设置，所述多个第二边缘单元中的每一者具有该第二单元高度；

其中该第一边缘及该第二边缘彼此面对。

8.如权利要求7所述的集成电路结构，其特征在于，其中该第一边缘与该第二边缘之间的一间距等于p×n，其中p为该第一单元高度与该第二单元高度的一公因数，且n为一正整数。

9.一种集成电路结构，其特征在于，包含：

一第一区块，包含多个第一单元，所述多个第一单元中的每一者具有一第一单元高度；

一第二区块，包含多个第二单元，所述多个第二单元中的每一者具有一第二单元高度，其中该第一区块以等于零或小于该第一单元高度或该第二单元高度中的任一者的一间距设置在该第二区块旁边；

多个第一虚设单元，介于该第一区块与该第二区块之间，且具有一第一虚设单元高度；及

多个第二虚设单元，介于该第一区块与该第二区块之间，且具有一第二虚设单元高度，其中该第一虚设单元高度等于该第一单元高度及该第二单元高度的一公因数，该第二虚设单元高度大于该第一虚设单元高度，且等于该公因数的倍数。

10.如权利要求9所述的集成电路结构，其特征在于，其中该第一单元高度不同于该第二单元高度。