CN101079410A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明公开了一种半导体器件及其制造方法，在该半导体器件中半导体芯片安装于基板上方。该半导体器件包括多个贯通互连，该贯通互连配置来形成于每个穿透基板的通孔内且从半导体芯片被引到半导体芯片的相对侧上的基板的面。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种半导体器件，其在形成于衬底中的通孔内具有从基板的前面穿透到其背面的贯通互连，且具体而言涉及一种半导体器件，其中多个通互连形成于通孔内，以及制造该半导体器件的方法。
背景技术
为了缩小比如便携设备的电子设备的尺寸、重量、功耗和成本，广泛采用了系统封装(SiP)技术，在SiP中多个芯片、无源元件等被组装在一个封装体内。
在实现SiP的三维(3D)安装时，沿3D方向的连接在封装体中通过芯片之间或芯片与插入衬底之间的引线键合来实现。然而，引线键合涉及以下的问题：(1)难于堆叠多个具有相同尺寸的芯片；(2)引线键合的较大的引线长度导致较高的电感，且由此使得难于保证芯片之间的高速信号传输；和(3)组装在一个封装中的大量的芯片或安装于一个封装内的逻辑LSI的大量的端子导致封装中的数量大得多的互连，且因此使得难于通过引线键合实现连接。
在芯片之间的信号传输的速度上，SiP具有劣于芯片上系统(SoC)的缺点。在SoC中，所需的功能被集成在一个芯片半导体衬底上以实现数字设备的高性能、小尺寸和小重量。
在芯片之间的互连方法中，除了引线键合之外，还有倒装片连接和由贯通电极的连接。在倒装片连接中，使得芯片的电路面彼此面对且通过凸点彼此连接。贯通电极由将比如Cu的金属埋入通孔中来形成，所述通孔从电路面(有源面)穿透芯片到其背面。在使用贯通电极的连接中，互连垂直形成于芯片中，且因此可以在芯片之间与在芯片和插入装置之间实现经由最短距离的连接。因此，可以实现极短的互连长度，其允许缩短互连延迟时间。
已知通过三维堆叠半导体芯片形成的各种半导体器件。
在标题为“Si-穿透芯片的结构的革新”(英文为“revolution in thestructure of Si-penetrating chips”，在Oct.10，2005发表的Nikki Electronics(日文杂志)，p.81-99(摘要，第二部分中的图1)，其后称为非专利文献1)的文献中，有相关于Si穿透电极和无线通讯技术以实现穿透芯片的传输路径的描述。
就粗略分类而言，通孔的形成包括用于在Si衬底中开口的干法蚀刻步骤和用导电材料(例如，Cu、W或多晶硅)填充开口的电极形成步骤。将微处理技术应用于开口可以形成具有几毫米直径的小通孔。
引线键合和倒装片连接所涉及的限制在于互连的数量和可以彼此连接的芯片的数量。相反，在采用贯通电极的连接中，多个芯片可以经由几千个贯通电极连接。因此，可以实现芯片之间的提高的信号传输速度，其可以消除现存的SiP的缺点。
在标题为“堆叠的半导体集成电路及其制造方法”(英文为“Stackedsemiconductor integrated circuit and method for manufacturing the same”)的日本专利特开昭59-222954(其后称为专利文献1)中的一权利要求披露了通过堆叠至少两个有源基板而获得的集成电路，其中元件组形成于半导体基板的至少一个主面上。该集成电路的特点在于，用于有源基板的连接部分由彼此面对的焊料焊盘和中间焊料层形成，和其内壁由绝缘膜和导电膜覆盖的通孔设置于焊料焊盘的至少一侧。
标题为“半导体器件”(英文为“Semiconductor device”)的日本专利特开平5-63137(其后称为专利文献2，第0011到0020段)包括以下的描述。
专利文献2的发明旨在提供一种芯片上芯片(chip-on-chip)结构，对于其在芯片的堆叠中对准容易且允许堆叠大量的芯片。
根据专利文献2，其目的通过由堆叠多个半导体芯片而获得的半导体器件来实现。在该器件中，芯片具有在其前面和背面上的电极，且电极经由穿透芯片的通孔彼此连接。芯片贯通电极彼此连接。
在专利文献2的发明中，经由穿透芯片的通孔连接到用于芯片之间的互连的电极的电极形成于芯片的前面上。这允许大量的芯片被堆叠，从而使得芯片的前面和前面、芯片的前面和背面、以及芯片的背面和背面彼此面对。
因为用于芯片之间的互连的电极存在于芯片的两个面上，对于芯片的前面和背面的每个组合，芯片位置的对准容易，且因此允许大量芯片的堆叠。
图23A是用于解释专利文献2的发明的一个实施方式的剖面图，且对应于专利文献2中的图1。在图23A中，参考标号201、211和212分别代表第一芯片、内部电路和用导电材料填充的通孔。标号213、214和215分别代表比如SiO2或SiON膜的绝缘膜、用于芯片之间的互连的电极和凸点。标号202、221和222分别代表第二芯片、内部电路和用导电材料填充的通孔。标号223、224和225分别代表比如SiO2或SiON膜的绝缘膜、用于芯片之间的互连的电极和凸点。标号226、208和281分别代表外部连接电极或互连电极、用于自动带键合(TAB)的膜、以及形成于TAB膜上且连接到外部端子的互连。
通孔由各向异性蚀刻敞开，且在敞开的通孔的侧壁上通过化学气相沉积
(CVD)沉积比如SiO2或SiON膜的绝缘膜。对于该通孔的各向异性蚀刻，通过光刻构图相对于Si具有高选择性的膜，从而该构图的高选择性膜被用作掩模。用导电材料填充过孔通过钨的选择性CVD等或电镀来进行。
标题为“堆叠的半导体器件”(英文为“Stacked semiconductor device”)日本专利特开No.2001-127243(其后称为专利文献3，第0007到0024段，图1到5)包括以下的描述。
在专利文献3的发明中，对于芯片共同的贯通电极和互连电极形成于每个芯片上，且这些电极经由任何可选的互连图案彼此连接。根据专利文献3，该结构提高了半导体芯片之间的互连图案的灵活性，且消除了对于每个堆叠的半导体器件显著改变半导体芯片之间的互连的电极的排列设计，由此提供了有利于高混合少量生产的堆叠的半导体器件。
具体而言，专利文献3的发明是为了提供一种具有多个堆叠的半导体芯片的堆叠的半导体器件。半导体芯片具有设置以穿透半导体芯片的贯通电极、设置于半导体芯片前面上的第一电极、和设置于半导体芯片背面上的第二电极。另外，半导体芯片具有设置于半导体芯片的前面和背面上且选择性地经由贯通电极连接第一和第二电极的互连图案。通过堆叠半导体芯片，下面的半导体芯片上的第一电极连接到上面的半导体芯片上的第二电极。
在专利文献3的堆叠的半导体器件中，可以根据在半导体芯片的前面和背面上的预定的排列形式来排列多个第二电极。具体而言，预定的排列形式可以为矩阵形式。
另外，在专利文献3的堆叠的半导体器件中，第一电极可以为突起电极，且第二电极可以为焊盘电极。
图21A、21B和21C分别对应于专利文献3中的图1、2、和3。图22A和图22B分别对应于专利文献3中的图4和5。这些图解释了专利文献3的发明的第一实施方式。
对应于专利文献3中的图1的图21A是显示包括在堆叠的半导体器件中的半导体芯片的第一实施方式的形式的透视图。对应于专利文献3的图2的图21B是由从芯片的背侧观看图21A所示的半导体芯片所获得的透视图。对应于专利文献3的图3的图21C是显示图21A所示的半导体芯片的主要部分的放大剖面图。
图22A是显示连接示例的解释图，其中具有与图21A所示的半导体芯片相同结构的半导体芯片垂直堆叠。图22B也是显示连接示例的解释图，其中具有与图21A所示的半导体芯片相同结构的半导体芯片垂直堆叠。
如图21A。21B和21C所示，用于构建堆叠的半导体器件的半导体芯片101包括穿透半导体芯片101的贯通电极102、设置于半导体芯片101的前面上的突起电极(第一电极)103、和设置于半导体芯片101的背面上的焊盘电极(第二电极)104。另外，半导体芯片101具有分别设置于半导体芯片101的前面和背面上且选择性地经由贯通电极102连接突起电极103和焊盘电极104的互连图案105a和105b。当堆叠具有上述结构的半导体芯片时，在下的半导体芯片上的突起电极连接到在上的半导体芯片上的焊盘电极。
具体而言，如图21C所示，突起电极103的形成位置与焊盘电极104的形成位置在半导体芯片两侧面对面。相反，如图21C所示，贯通电极102的形成位置与突起电极103和焊盘电极104的形成位置不同。因此，突起电极103和焊盘电极104不直接而是经由互连图案105a和105b连接到贯通电极102。
在图21C的示例中，为了焊盘电极104和突起电极103之间的耦接，互连图案105a设置于焊盘电极104和贯通电极102之间，且互连图案105b设置于突起电极103和贯通电极102之间。然而，如后所述，是否提供互连图案105a和105b根据突起电极和焊盘电极中哪个电连接以连接到另一半导体芯片的选择来决定。因此，互连图案105a和105b的排列不必限于图21C所示的排列。
另外，在图21C中，参考标号108指示绝缘膜，该绝缘膜将半导体芯片与贯通电极102、突起电极103、焊盘电极104和互连图案105a和105b电绝缘。标号107指示半导体芯片101的保护膜。保护膜107设置于半导体芯片101的前面和背面上。然而，仅在突起电极103和焊盘电极104的形成位置确保了孔，且由此突起电极103和焊盘电极104暴露于半导体芯片101的外部。
如图21A所示，在半导体芯片101的前面侧上，暴露了排列为具有固定节距的矩阵的突起电极102。另外，如图21B所示，在半导体芯片101的背面侧上，相似地暴露了排列为矩阵的焊盘电极104。
以下基于图22A进行关于当图21A、21B和21C所示的上述的半导体芯片堆叠时所获得的半导体芯片之间的连接结构的描述。图22A显示了一个连接示例，其中具有相同电极结构和相同电极排列的半导体芯片101和半导体芯片121堆叠，且输入自半导体芯片101上的焊盘电极104a的信号被传输到半导体芯片121的贯通电极122a。
在图22A所示的连接示例中，需要将半导体芯片101的焊盘电极104a连接到半导体芯片101的突起电极103a。因此，焊盘电极104a经由互连图案105a连接到贯通电极102a，且贯通电极102a经由互连图案105b连接到突起电极103a。上面的半导体芯片121中，与半导体芯片101的突起电极103a接触的焊盘电极124a经由互连图案125a连接到贯通电极122a。
半导体芯片101的突起电极103a和103b在堆叠半导体芯片101和121时通过以下的任何接合方法被接合到半导体芯片121的焊盘电极124a和124b：电极材料的加热熔化；通过由外力来断裂表面阻挡膜的固相扩散接合；通过固化收缩设置于芯片之间的树脂的压力接合。
由于按以上方式的连接，从半导体芯片101下的安装基板或另一半导体芯片(两者均没有显示)输入到焊盘电极104a的信号经由互连图案105a、贯通电极102a、互连图案105b、突起电极103a、焊盘电极124a和互连图案125a传输到上面的半导体芯片121的贯通电极122a。另外，传输到贯通电极122a的信号经由电路(未显示)被发送到半导体芯片121的内部电路(未显示)。
图22B显示了另一连接示例，其中不同的信号被分别输入到下面的半导体芯片101的焊盘电极104a和104b。与图22A相似，从焊盘电极104输入的信号经由互连图案105a、贯通电极103a、互连图案105b、突起电极103a、焊盘电极124a和互连图案125a传输到上面的半导体芯片121的贯通电极122a。相反，从焊盘电极104b输入的信号经由互连图案105c、贯通电极102b、互连图案105d、突起电极103b、焊盘电极124b、互连图案125c、贯通电极122b和互连图案125d传输到上面的半导体芯片121的突起电极123a，随后被传输到更上层的半导体芯片(未显示)。
即，在专利文献3的发明中，电极的排列形式被设定为一定形式(例如矩阵形式)，而与是否利用电极用于半导体芯片之间的连接无关，且互连图案仅施加于对于半导体芯片之间的连接需要的电极以用于信号传输。根据专利文献3，该方案提高了半导体芯片之间的连接的互连图案的灵活性，且消除了对于每个堆叠的半导体器件显著改变半导体芯片之间的连接的电极的排列设计。这些优点有利于堆叠的半导体器件的高混合的少量生产。
在题为“形成用于三维安装的穿透芯片电极的技术”(英文为“Techniquefor chip-penetrating electrodes used for three-dimensional mounting”，Tomisaka等，Denso Technical Review，6(2)，78-84(2001)，节2到4，其后称为非专利文献2)中，描述了以下的特征：可以通过硅干法蚀刻形成具有10μm的孔直径和70μm的深度的开口，并通过CVD在开口中形成阻挡金属和籽晶层；(2)基于通过使用Cu电镀完全填充具有10μm的直径和70μm的深度的开口(纵横比为7)的明示方案(clearly-shown scheme)，在开口的中心部分中保留的空穴的尺寸可以被减小到2μm。
另外，在题为“形成于硅基板中的高纵横比贯通互连”(英文为“High-aspect-ratio through-interconnect formed in silicon substrate”，Suemasu等，Fujikura Technical Review，No.102，53-57(2002)，节2，其后称为非专利文献3)中，显示了贯通互连(具有15μm的直径、35的纵横比、500/cm2的最大形成密度和500V以上的击穿电压)的试生产的结果。这些中心通孔由通过使用光学辅助电解质蚀刻方法和熔化金属抽吸方法在具有约500μm的厚度的硅衬底中掩埋金属来形成。
另外，如在题为“半导体密封材料的技术趋势”(英文为“Technical trendsof semiconductor sealing materials”，Fukui，Matsushita Electric Works TechnicalReport，Feb，2004，9-16(图9和12与表6，其后称为非专利文献4)中所述，已知以下的密封方法：也被称为侧填充方法的方法；一种无流动型底填充方法(也称为无流动底填充(no-flow-underfill)方法)；称为NCP工艺的方法。在侧填充方法中，在芯片和基板通过倒装片接合剂彼此连接之后，基于毛细现象进行底填充密封。在无流动型底填充方法中，预先将树脂供给到基板，且然后与在芯片安装之后的回流步骤中倒装片连接同时完成底填充密封。在NCP工艺中，在称为非导电浆料(NCP)材料的液体树脂被施加到基板上之后安装芯片。随后，金属之间的机械接合通过短时间的压力加热来固定，随后进行后固化。
题为“制造半导体芯片和半导体器件的方法”(英文为“Method formanufacturing semiconductor chip and semiconductor device”)的日本专利特开No.2005-243689(其后，称为专利文献4，第0013、0014和0017至0029段，图1)包括以下的描述。
专利文献4的发明的目的是提供一种制造半导体芯片的方法，该半导体芯片包括不受用于绝缘贯通电极与半导体基板的绝缘膜的形成中的热处理影响的半导体元件，且由此具有良好的特性。
根据专利文献4的发明，提供有一种制造半导体芯片的方法，该半导体芯片通过在半导体基板上形成多个半导体元件和由绝缘膜绝缘的贯通电极来获得。该方法的区别在于在形成半导体元件的步骤之前进行沉积绝缘膜的步骤。
图23B(a)到(f)为解释根据专利文献4的发明的第一实施方式制造半导体芯片的步骤的剖面图，且对应于专利文献4中的图1。
如图23B(f)所示，由以下制造方法制造的半导体芯片350包括形成于硅基板310的表面上的多个半导体元件306(在图中仅示出了一个元件)。另外，半导体芯片350包括顺序形成于穿透硅基板310的通孔的内壁上的侧壁绝缘膜321、层间绝缘膜323和金属膜332。另外，半导体芯片350包括设置于通孔中由导电材料构成的贯通电极333a。
为了制造该半导体芯片350，如图23B(a)所示，最初采用形成于基板310上的抗蚀剂311作为掩模，形成具有预定深度的凹入320于硅基板310中(其后，简称为“基板310”)。
随后，如图23B(b)所示，元件覆盖膜321a形成于基板310的表面的一部分上，具体而言，形成于对应于将形成半导体元件306的区域的位置。其后，由绝缘材料组成的侧壁绝缘膜321形成于凹入320的整个内壁和基板310的整个表面上。
接下来参考图23B(c)，在前一步骤中形成的元件覆盖膜321a被去除以在侧壁绝缘膜321中形成孔。随后，在基板310的暴露的表面上，形成比如MOS晶体管或双极晶体管的半导体元件306。其后，层间绝缘膜323形成以覆盖半导体元件306。如上所述，在侧壁绝缘膜321的形成之后形成半导体元件306。因此，形成半导体元件306而不受侧壁绝缘膜321的形成中热处理的影响。
随后，如图23B(d)所示，凹入320用导电材料填充。作为导电材料，可以使用金属，比如铝、钨、铜、银或金。作为填充方法，可以使用镀覆、金属CVD、和涂布金属分散的树脂浆料的方法。在使用镀覆的情形，通过溅射等沉积用作镀覆的基底的金属，且然后进行电镀，其允许凹入320用导电材料填充。
在该方法中，通过溅射，金属膜332(例如，Ti/TiN膜)沉积在层间绝缘膜323的整个表面上，然后通过电镀在金属膜332的整个表面上形成贯通电极膜333，从而凹入320用导电材料填充。在形成Ti/TiN膜作为金属膜332的情形，可以在50℃的基板温度，采用Ti/TiN＝12kW/20kW的功率输入条件进行溅射。
接下来参考图23B(e)，通过例如化学机械抛光(CMP)从形成半导体元件306的前面侧抛光基板310，由此去除贯通电极膜333和金属膜332的不需要的部分。
随后，如图23B(f)所示，从背面侧抛光基板310，从而基板310的厚度被减小，且设置于凹入320中的贯通电极膜333的导电材料被暴露于基板310的背面侧。这形成了穿透硅基板310的贯通电极333a。
通过上述系列的步骤，制造了具有贯通电极333a的半导体芯片350。
在题为“利用20μm节距微Cu凸点互连的3D芯片堆叠”(英文为“3Dchip stacking utilizing 20μm-pitch micro Cu bump interconnection”，Tanida等，Journal of Japan Institute of Electronics Packaging，8(4)，308-317(2005)，摘要，其后称为非专利文献5)的文献包括以下的描述。
在ASET中，在始于1999年的计划“超高密度电子SI技术研发组织”(英文为“Organization for research and development of ultra-high-densityelectronic SI technique”)中，3D芯片堆叠的结构作为适于实现更高的密度和速度的SiP进一步发展。该结构源于堆叠其中在Si内形成具有20μm节距的微Cu贯通电极的芯片。在该结构的制造工序中，芯片堆叠工艺是重要的技术。因此在微Cu凸点互连上进行了研究以作为产业堆叠工艺。在该工艺中，在芯片的背面上没有形成凸点，Cu贯通电极通过Cu-Sn扩散彼此连接。在这些研究中，评估了3D芯片堆叠的结构中的贯通电极电路的连接可靠性和电性能。这些研究显示了Cu-Sn扩散即使在小区域即20μm节距区域中也可以被控制，且通过采用金属间化合物Cu3Sn作为互连界面材料，可以实现良好的互连强度。结果，证实四芯片堆叠的结构可以显示如此的连接可靠性，以至于承受1500次循环以上的温度循环测试(TCT)。另外，采用包括Cu贯通电极结构的菊花链路电路和环形振荡器反馈电路，测量的DC电阻和信号延迟时间。结果，包括Cu凸点互连部分的贯通电极电路的每一层电阻升高为15.4mΩ，且信号延迟时间为0.9ps，其显示了在GHz水平，Cu贯通电结构作为芯片间高速信号电路是足够可用的。
题为“制造半导体芯片的方法和制造半导体器件的方法”(英文为“Method for manufacturing semiconductor chip and method for manufacturingsemiconductor device”)的日本专利特开No.2006-12889(其后，称为专利文献5专利，第0029到0031段和0037到0056段，图2)包括以下的描述。
专利文献5的发明的目的是提供一种制造半导体芯片的方法，该方法允许通过缩短用于贯通电极的通孔的形成时间而具有提高的生产率。其另一目的是提供一种制造半导体器件的方法，利用这样的半导体芯片的制造方法。其另一目的是提供一种允许通过使用这些制造方法而具有提高的可靠性的半导体芯片和半导体器件。
根据专利文献5的发明，提供有一种制造半导体芯片的方法，该半导体芯片具有穿透半导体基板的贯通电极。该方法包括通过各向异性蚀刻从半导体基板的一个面形成第一沟槽的步骤、和通过各向异性蚀刻从与半导体的所述一个面相对的面形成与第一沟槽联通的第二沟槽的步骤。该方法还包括在由第一沟槽与第二沟槽联通产生的通孔的整个内壁上形成由绝缘材料够成的绝缘膜的步骤、和用导电材料填充其中已经形成绝缘膜的通孔的步骤，以由此形成贯通电极。
另外，在根据专利文献5的发明的半导体器件的制造方法中，由制造半导体芯片的上述方法制造的多个半导体芯片被如此堆叠，从而半导体芯片经由各个贯通电极彼此电连接，以由此形成半导体器件。
另外，根据专利文献5的发明的半导体芯片可以通过上述的制造方法来制造。在该半导体芯片中，贯通电极设置于由第一沟槽与第二沟槽的联通产生的通孔中。第一沟槽通过各向异性蚀刻从半导体基板的一个面形成。第二沟槽通过各向异性蚀刻从与所述一个面相对的面形成。另外，根据专利文献5的发明的半导体器件通过堆叠这样的半导体芯片来构建。
图23C(a)到(h)为解释根据专利文献5的发明的第一实施方式的半导体芯片的制造方法的图，且对应于专利文献5中的图2。
最初，如图23C(a)所示，制备硅基板401，且在基板的上表面上形成半导体元件(未显示)和互连层(未显示)。随后，形成第一绝缘膜403以覆盖硅基板401的整个上表面。
接下来参考图23C(b)，进行第一绝缘膜403的构图来在第一绝缘膜403中形成掩模孔403a。这暴露了硅基板401的上面的一部分。
随后，如图23C(c)所示，采用第一绝缘膜403作为掩模从上表面侧蚀刻硅基板401，从而具有约等于硅基板401的厚度一半的深度的第一沟槽407a通过使用博世(Bosch)工艺形成。
接下来参考图23C(d)，在硅基板401的整个背面上形成第二绝缘膜405以用作掩模。例如，该第二绝缘膜可以通过使用与形成第一绝缘膜403相同的方法由与第一绝缘膜403相同的材料组成，且可以形成以具有相同的膜厚。
随后，如图23C(e)所示，掩模孔405a形成于第二绝缘膜405中。掩模孔405a的尺寸与上表面侧上的掩模孔403a的尺寸基本相同。掩模孔405a如此设定，从而硅基板401的厚度方向上的掩模孔405a的投影与掩模孔403a对应。
随后，如图23C(f)所示，基于例如Bosch工艺，采用第二绝缘膜405作为掩模，硅基板401从背面侧蚀刻硅基板401。由于该蚀刻，形成与第一沟槽407a的底部联通的第二沟槽407b，从而形成了由第一和第二沟槽407a和407b形成的通孔408。在形成通孔408之后，用于将硅基板401与贯通电极402电绝缘的绝缘膜(未显示)形成于通孔408的内壁上。
随后，如图23C(g)所示，由比如金属的导电材料组成的导电构件410z通过镀覆、溅射、CVD等形成。导电构件410z如此形成，从而通孔408用导电构件410z填充，且第一和第二绝缘膜403和405的整个表面由导电构件410z覆盖。按该方式设置于通孔408中的导电材料用作贯通电极402。
随后，如图23C(h)所示，进行了形成于第一和第二绝缘膜403和305上的导电构件410z的构图。这形成了分别从绝缘膜403和405突起的突起电极404a和404b，从而形成了由贯通电极402和突起电极404a和404b形成的导电构件410。
通过上述系列的步骤，完成了半导体芯片420。
以通过堆叠由此制造的半导体芯片420从而芯片经由各向异性导电膜彼此电连接的方式来制造半导体器件。
第一和第二绝缘膜403和405被不仅用作绝缘膜而且还作为上述的蚀刻掩模。因此，绝缘膜403和405需要由对于蚀刻具有某种程度的抵抗力的材料组成。具体而言，绝缘膜403和405的厚度需要如此，使得在完全形成沟槽407a和407b之前，绝缘膜403和405在蚀刻中没有完全被移除。
沟槽407a和407b不限于依序具有相同内径的示例，而且第一和第二沟槽407a和407b的内径可以彼此不同。在形成具有不同的内径的沟槽的情形，分别形成于绝缘膜403和405中的掩模孔403a和405a的尺寸被改变，由此变化了沟槽407a和407b的内直径。
在上述的相关技术中的贯通电极结构中的基板穿透部分的概况如下。
图24A和24B是解释相关技术中的贯通电极的剖面图。图24A是沿垂直于具有圆形的通孔的中心轴的平面的剖面图。图24B是包括沿具有圆形的通孔的中心轴的平面的剖面图。
如图24所示，贯通电极结构包括在形成于硅基板30中的通孔40的内壁上形成的绝缘层(例如SiO2)41、形成于绝缘层41内的阻挡层(抗扩散层，例如Ti或TiN)42、和形成于阻挡层42内的导电层(例如，Cu、W或多晶硅)。形成于一个通孔40中的导电层43用作单信号传输路径。
包括经由贯通电极彼此连接的多个芯片的SiP可以提供芯片之间的信号传输的提高的速度。然而，在芯片中形成贯通电极涉及需要形成从有源表面(形成元件和与其耦接的互连电路的面)到相对背面的穿透芯片的通孔。在通孔部分中，可以不设置元件和与其耦接的互连电路。因此，因为需要形成通孔以不干扰元件和互连电路的布置，用于提高芯片之间的信号传输的通孔的数量的增加导致了设计灵活性下降和芯片面积增加的问题。芯片面积增加减小了可以从一个晶片制造的芯片的理论产率，其问题在于导致半导体芯片的成本增加。
芯片面积增加可以通过减小通孔的直径来抑制。然而，在例如具有0.1mm到0.15mm的厚度的晶片基板中形成5μm通孔的情形，通孔的纵横比(通孔的深度/通孔的直径)为20到30。形成这样的高纵横比通孔需要先进的蚀刻技术和电极掩埋技术，而且可以以低成本实现具有大量微通孔的半导体芯片的生产技术还没有被建立为一种通用技术。通过通用生产技术以低成本以实际水平可以实现的通孔的纵横比为约2到3。因此，随着通孔的直径减小，可以实际水平形成的通孔的深度也减小。因此，芯片需要采用薄的晶片制造。或者，通孔需要按以下方式形成：从晶片的一个面形成了具有小直径的凹入，且然后通过从另一面抛光晶片而减薄晶片，直到抛光的表面到达凹入的底部为止。这增加了芯片的制造步骤和组装步骤的难度，其问题在于增加了技术开发成本和处理成本。
然而，通孔需要以高密度排列，从而抑制芯片尺寸的增加，这迫使缩短相邻通孔之间的距离。这样的问题在于导致了大的串扰噪声。
发明内容
对于本发明存在一种提供半导体器件的需求，该半导体器件在每个通孔内具有多个贯通互连，且因此当即使对于经由贯通互连的信号传输需要大量的贯通互连时，其也允许信号传输而不增加通孔的数量，所述贯通互连形成于基板中的通孔内且从基板的前面到背面穿透。另外，对于本发明存在提供制造半导体器件的方法的另一需求。
根据本发明的一个实施方式，提供有一种半导体器件，其中半导体芯片安装于基板上方。该器件包括多个贯通互连，该贯通互连配置来形成于每个穿透基板的通孔内且从半导体芯片被引到半导体芯片的相对侧上的基板的面。
根据本发明的另一实施方式，提供有一种制造半导体器件的方法。该方法包括形成穿透基板的通孔的步骤，和形成多个在每个通孔内穿透基板的贯通互连，在贯通互连之间为电绝缘层。
根据本发明的实施方式，从基板的前面到背面穿透基板的多个贯通互连形成于在基板中形成的每个通孔内。因此，即使当需要大量的贯通互连时，在每个通孔内的多个贯通互连的形成允许信号传输而不增加通孔的数量。该特征可以提供具有更小面积的半导体器件及其制造方法。
附图说明
图1A、1B和1C分别是平面图、沿线Z-Z的剖面图和部分A周围的放大视图，用于解释根据本发明的实施方式通过堆叠具有贯通互连的芯片形成的半导体器件的结构；
图2A和2B是剖面图，用于解释在根据本发明的实施方式的半导体芯片中的贯通互连结构；
图3是流程图，用于解释根据本发明的实施方式的半导体芯片中贯通互连的制造方法；
图4A和4D是图(第一组)，用于解释根据本发明的实施方式的半导体芯片中的贯通互连的制造方法A；
图5A和5D是图(第二组)，用于解释根据本发明的实施方式的半导体芯片中的贯通互连的制造方法A；
图6A和6D是图(第三组)，用于解释根据本发明的实施方式的半导体芯片中的贯通互连的制造方法A；
图7A和7D是图(第四组)，用于解释根据本发明的实施方式的半导体芯片中的贯通互连的制造方法A；
图8A和8D是图(第一组)，用于解释根据本发明的实施方式的半导体芯片中的贯通互连的制造方法B；
图9A和9D是图(第二组)，用于解释根据本发明的实施方式的半导体芯片中的贯通互连的制造方法B；
图10A和10D是图(第三组)，用于解释根据本发明的实施方式的半导体芯片中的贯通互连的制造方法B；
图11A和11D是图，用于解释根据本发明的实施方式的半导体芯片中的贯通互连的制造方法C；
图12A和12B分别是平面图和剖面图，用于解释根据本发明的实施方式的半导体芯片中贯通互连相关的尺寸示例；
图13A、13B和13C分别是平面图、沿线Z-Z的剖面图和部分C周围的放大视图，用于解释根据本发明的实施方式通过堆叠具有贯通互连的芯片形成的半导体器件的另一示例的结构；
图14A、14B和14C分别是平面图、沿线Z-Z的剖面图和部分B周围的放大视图，用于解释根据本发明的实施方式通过堆叠具有贯通互连的芯片形成的半导体器件的另一示例的结构；
图15A、15B和15C分别是平面图、沿线Z-Z的剖面图和部分D周围的放大视图，用于解释根据本发明的实施方式通过堆叠具有贯通互连的芯片形成的半导体器件的另一示例的结构；
图16A和16B分别是平面图和沿线Z-Z的剖面图，用于解释根据本发明的实施方式通过堆叠具有贯通互连的芯片形成的半导体器件的另一示例的结构；
图17A和17B分别是平面图和沿线Z-Z的剖面图，用于解释根据本发明的实施方式通过堆叠具有贯通互连的芯片形成的半导体器件的另一示例的结构；
图18A到18C是剖面图，用于解释根据本发明的实施方式的贯通互连的(第一)变体的结构；
图19A到19C是剖面图，用于解释根据本发明的实施方式的贯通互连的(第二)变体的结构；
图20A和20B是剖面图，用于解释根据本发明的实施方式的贯通互连的(第三)变体的结构；
图21A到21C是图，用于解释相关技术中的贯通电极；
图22A和22B是图，用于解释相关技术中的贯通电极；
图23A到23C是图，用于解释相关技术中的贯通电极；以及
图24A和24B是图，用于解释相关技术中的贯通电极。
具体实施方式
在根据本发明的实施方式的半导体器件中，优选地在通孔中形成用于将多个贯通互连彼此电绝缘的绝缘层。如果多个贯通互连彼此电绝缘，则贯通互连可以被用作彼此独立传输信号的互连线。另外，优选地多个贯通互连彼此同心。这允许形成具有大截面面积的多个贯通互连。
另外，优选地通孔形成于基板的周边区域或周边区域的内部区域中。因为多个贯通互连形成于一个通孔中，所以无需形成高密度的通孔，这可以抑制基板尺寸的增加。即使当通孔形成于基板上的元件形成区中时，设计灵活性没有被显著恶化。当通孔形成于基板的外周区域中，通孔可以形成于一区域中，其中形成了以现有的引线键合为前提设计的电极焊盘。因此，不需要大的设计改变，但是其足以加入用于现有的基板的制造的设计之中，用于在其中形成用于引线键合的电极焊盘的区域中敞开所需数量的通孔以及在这些通孔内的形成多个贯通互连的设计。
另外，优选地，基板为堆叠在半导体芯片上的半导体基板。如果该基板是由半导体工艺形成的半导体基板，则半导体器件可以由晶片级工艺来制造，这允许低成本制造。
另外，优选地，多个这样的半导体基板堆叠且通孔和贯通互连形成于每个半导体基板中。这可以实现半导体器件，该半导体器件可以实现高速的更复杂的功能。
在根据本发明的实施方式的半导体器件的制造方法中，优选地在形成多个贯通互连的步骤中，贯通互连通过通孔镀覆形成于通孔的内周边表面上。因为通孔镀覆是技术上成熟的稳定的生产方案，所以贯通互连可以稳定地以低成本形成。
将参考附图在以下详细描述本发明的实施方式。
本发明的实施方式涉及一种半导体器件，其中半导体芯片安装于基板上。该半导体器件具有一种结构，其中耦接到半导体芯片的多个互连形成于穿透基板的通孔内，且这些贯通互连被引导至基板的相对面。作为该基板，使用了以下任何的基板：由绝缘体形成的绝缘插入基板；由比如硅的半导体形成的半导体插入基板；用作根据需要形成了各种有源元件和无源元件的半导体芯片的基板。
如果该基板为绝缘或半导体插入基板，则在该插入基板上，引入或安装了各种无源元件，且安装了比如半导体芯片和SiP的各种电子元件，在SiP上形成了各种有源元件。根据需要还安装了传感器元件。其上安装了各种电子元件的插入基板被用作电子设备的模块。模块和电子设备之间的电连接通过形成于每个多个形成于插入基板中的通孔的多个贯通互连来实施。
如果该基板是用作半导体芯片的元件，则获得了其中堆叠多个半导体芯片的堆叠的半导体器件，且信号在堆叠的半导体芯片之间经由贯通互连高速传输。通过以这样的半导体器件为例将在以下描述本发明的实施方式。
在堆叠的半导体器件中使用的半导体芯片在每个通孔中具有两个以上彼此电绝缘的作为贯通互连的导电层。通孔穿透用作半导体芯片的基板，从形成于基板的前面侧上且包括有源元件的功能表面到基板的背面。
例如，在一个通孔内，绝缘层和导电层沿通孔的径向方向交替沉积，用于在通孔中形成贯通互连，从而彼此电绝缘的两个以上的导电层形成为贯通互连，且各个导电层被用作彼此独立的信号传输互连线。术语“信号传输互连线”还包括电源线和接地信号供给线。其后，形成元件和与其耦接的互连电路的表面被称为有源表面或半导体基板的前面侧，而与前面侧相对的侧被称为背面侧。
图1A到1C是图，用于解释根据本发明的实施方式通过堆叠具有贯通互连的芯片而形成的半导体器件的结构。图1A是平面图。图1B沿线Z-Z的剖面图。图1C是部分A周围的放大视图(耦接到最左侧的贯通互连20A-1的互连的剖面图)。
在本实施方式的半导体芯片10A中，贯通互连20Ai(i＝1、2、...、I(I是整数))形成于通孔内，这些通孔从形成于芯片的硅(Si)基板30的前面侧上的元件和互连电路层31穿透到形成于Si基板的背面侧上的重分布层32和绝缘层33。在图1A和1B中，分别显示了排列为14行乘20列的矩阵的贯通互连，且显示了沿线Z-Z的贯通互连20A-1到20A-20。
如图1C所示，贯通互连20A-1由形成于通孔内的第一绝缘层41a、第一阻挡层42a、第一导电层43a、第二绝缘层41b、第二阻挡层42b和第二导电层43b形成。
第一导电层43a经由形成于Si基板30的前面侧上的互连47a1电连接到电极焊盘(其上形成了在其上具有凸点12A-2的阻挡金属(下凸点金属)13)。另外，第一导电层43a经由形成于Si基板30的背面侧上的互连47a2电耦接到电极焊盘(其上形成了阻挡金属13)。
第二导电层43b经由形成于Si基板30的前面侧上的互连47b1电耦接到电极焊盘(其上形成了在其上具有凸点12A-1的阻挡金属13)。另外，第二导电层43b电耦接到形成于Si基板30的背面侧上电极焊盘上的阻挡金属13。第二导电层43b可以电耦接到设置于形成于Si基板30的背面侧上的互连47b2上的电极焊盘(其上形成了阻挡金属13)。虽然图1B仅显示了沿线Z-Z的凸点12A-1到12A-6，凸点12Ak(k＝1、2、...、K(K是整数))形成于整个半导体芯片10A上。
重分布层32包括分别耦接到第一和第二导电层43a和43b的电极焊盘和互连47a2和47b2。元件和互连电路层31包括分别耦接到第一和第二导电层43a和43b的电极焊盘和互连47a1和47b1。
如图1A和1B所示，本实施方式的半导体器件是由堆叠半导体芯片10A和半导体芯片10C而形成的SiP。半导体芯片10A和10C经由贯通互连20Ai和凸点12Cn(n＝1、2、...、N(N是整数))彼此电连接，图1B仅显示了沿线Z-Z的凸点12C-1到12C-9。底填充材料11用于保护连接部分，并组合半导体芯片10A和10C。应该明显的是，其中堆叠并经由贯通互连的彼此电连接的三个以上的半导体芯片的SiP也可以作为半导体器件，如后所述。
虽然图1显示了其中通孔排列为14行乘20列的矩阵且贯通互连在其中形成的示例，但是实际器件具有这样的结构，其中两个以上的半导体芯片经由形成在比如数千通孔的数量非常大的通孔中的贯通互连连接。
图2A和2B是剖面图，用于解释根据本发明的实施方式的半导体芯片中的贯通互连的结构。图2A是沿垂直于圆形通孔的中心轴的平面的剖面图。图2B是沿包括圆形通孔的中心轴的平面的剖面图。
如图2A和2B所示，根据本实施方式的贯通互连由具有中空的圆柱形状且形成的与穿透Si基板30的通孔40的内壁紧密接触的第一绝缘层41a、具有中空的圆柱形状和形成得与第一绝缘层41a的紧密接触的第一阻挡层42a、和形成得与第一阻挡层42a紧密接触的第一导电层43a形成。另外，贯通互连由具有中空的圆柱形状且形成得与第一导电层43a紧密接触的第二绝缘层41b、具有中空的圆柱形状和形成得与第二绝缘层41b的紧密接触的第二阻挡层42b、和具有圆柱形式和形成得与第二阻挡层42b紧密接触的第二导电层43b形成。
在图2的示例中，通孔40用各层完全填充。然而，第二导电层43b可以形成以具有中空的圆柱形状，从而通孔40的一部分可以是中空的。
本实施方式的贯通互连与图24所示的相关技术的贯通电极的显著不同之处在于，按这样的方式多个导电层形成于半导体基板中的通孔40内从而通过绝缘层彼此绝缘。在相关技术中，仅单个导电层形成于一个通孔中，并因此在其中可以保证仅单个信号传输路径。相反，在本实施方式中多个导电层形成于一个通孔中。因此，各个导电层可以被用作互连线(贯穿互连)，通过这些互连线传输不同的信号，并由此在一个通孔中可以保证多个信号传输路径。
注意，仅与形成于半导体基板内的通孔相关的元件显示于图24和2中，省略了与形成于半导体基板的前面和背面侧上的元件和互连电路、耦接到元件和互连电路的电极焊盘、上凸点金属、凸点电极等相关的图示。
以下将参考图3到11描述关于在半导体芯片中的制造贯通互连的方法，取这样的结构作为示例，在该结构中两个导电层形成于通孔内，作为贯通互连以用作信号传输互连线。晶片级工艺被用作制造工艺。为了简单的描述，图3到11显示了形成于一个通孔内的贯通互连的结构。
图3是流程图，用于解释根据本发明的实施方式的半导体芯片中的制造贯通互连的方法。
图4到7是图，用于解释根据本发明的实施方式的半导体芯片中的贯通互连的制造方法A。图4A到7D的上图和下图分别为平面图和沿线Z-Z的剖面图。
为了在半导体基板中形成通孔，可以使用任何已知的各种方法。在形成多个导电层以用作形成于通孔内的信号传输互连线(贯通互连)时，如下所述，根据期望的程序重复制造步骤，这允许形成具有预定数量的导电层的贯通互连结构。制造步骤包括绝缘层的形成、阻挡层的形成、导电层的形成、抗蚀剂的形成、抗蚀剂的曝光、和蚀刻。
在图4到7所述的制造步骤中，通过从晶片的一个表面蚀刻来形成通孔。该制造方法被应用于采用具有30μm到200μm的厚度的晶片来形成通孔，该通孔具有10μm到80μm的孔直径。
将参考图4到7在以下顺序描述图3所示的重复步骤S1到S24。
S1：在硅(Si)晶片上形成抗蚀剂的步骤
为了形成从Si晶片(基板)30的前面穿透到背面的通孔40，抗蚀剂被涂布在整个前面和后面上以由此形成抗蚀剂层45。
S2：曝光抗蚀剂的步骤
参考图4A，对于在前面和背面上的一部分的抗蚀剂层45，在将形成Si基板30的通孔40之间的位置，进行曝光，从而形成抗蚀剂孔45a和45b。
S3：蚀刻Si的步骤
如图4B所示，从Si基板30的前面穿透到背面的通孔40通过使用干法蚀刻形成。作为干法蚀刻，可以使用采用了氟气、氯气等的通用技术。优选地采用感应等离子体反应离子蚀刻(ICE-RIE)，其允许高速深蚀刻。
S4：移除抗蚀剂的步骤
如图4C所示，移除了在Si基板30的前面和背面上的抗蚀剂层45。
随后，如图4D所示，各个层按照以下步骤S5到S11的顺序依次形成于通孔40内。
S5：形成第一绝缘层的步骤
最初，在通孔40的内壁和Si基板30的前面和背面上形成第一绝缘层41a。
S6：形成第一阻挡层的步骤
在通孔40的内壁和所述前面和背面上的第一绝缘层41a上形成第一阻挡层42a。
S7：形成第一导电层的步骤
在通孔40的内壁和所述前面和背面上方的第一阻挡层42a上形成第一导电层43a。通过步骤S5到S7，形成了构建第一贯通互连的层。
S8：形成第二绝缘层的步骤
随后，在通孔40的内壁和所述前面和背面上方的第一导电层43a上形成第二绝缘层41b。
S6：形成第二阻挡层的步骤
在通孔40的内壁和所述前面和背面上方的第二绝缘层41b上形成第二阻挡层42b。
S7：形成第二导电层的步骤
在通孔40的内壁和所述前面和背面上方的第二阻挡层42b上形成第二导电层43b，从而用第二导电层43b填充通孔40，且整个前面和后面由第二导电层43b覆盖。通过步骤S8到S10，形成了构建第二贯通互连的层。
S11：形成抗蚀剂的步骤
在前面和后面上的第二导电层43b的整个背面上涂布抗蚀剂，由此形成抗蚀剂层45。
第一和第二绝缘层优选地不包括针孔，且具有良好的电绝缘特性。例如通过热氧化处理形成的热氧化层或通过等离子体CVD形成的等离子体氧化层被用作这些层。这些层的材料为SiO2或Si3N4，且其厚度例如为0.1μm到0.3μm。
第一和第二阻挡层用于防止第一和第二导电层的金属的扩散。这些层由例如TiN组成且具有例如0.05μm到0.1μm的厚度。
采用形成为第一和第二阻挡层的金属层，第一和第二导电层通过电镀形成为铜(Cu)层，作为电极。这些导电层的厚度例如为0.1μm到10μm。
S12：曝光抗蚀剂的步骤
参考图5A，采用掩模曝光所述前面和背面上的抗蚀剂层45。通过该曝光，按这样的方式第二导电层43b暴露于所述前面和背面，从而仅留下在通孔内的第二导电层上方或和下方的抗蚀剂层45。
S13：蚀刻第二导电层和第二阻挡层的步骤
如图5B所示，通过蚀刻移除暴露于所述前面和背面的第二导电层43b，然后也蚀刻移除第二阻挡层43b，从而暴露第二绝缘层41b。
S14：移除抗蚀剂的步骤
如图5C所示，留在所述前面和背面上的抗蚀剂层45被移除，由此暴露第二导电层43b。
S15：形成抗蚀剂的步骤
如图5D所示，抗蚀剂被涂布在所述前面和背面上的第二导电层43b和第二绝缘层41b的整个背面上，由此在所述前面和背面上形成抗蚀剂层45。
S16：曝光抗蚀剂的步骤
参考图6A，在所述前面和背面上的抗蚀剂层45，除了在通孔40附近的层45之外，采用掩模被曝光从而被移除，以用于形成电极端子，从而暴露了第二绝缘层41b。
S17：蚀刻第一导电层和第一阻挡层的步骤
如图6B所示，通过蚀刻移除暴露在所述前面和背面的第二绝缘层41b。随后，依次暴露的第一导电层43a和第一阻挡层42a也被蚀刻移除，从而暴露了第一绝缘层41a。
S18：移除抗蚀剂的步骤
如图6C所示，在所述前面和背面上的抗蚀剂45被移除，由此暴露所述前面和背面的第二导电层43b和第二绝缘层41b。
S19：形成前面和背面绝缘层的步骤
如图6D所示，前面绝缘层49a形成于前面上，且背面绝缘层49b形成于背面上。
S20：形成抗蚀剂的步骤
如图6D所示，抗蚀剂被涂布在形成于所述前面和背面上的绝缘层49a和49b的整个表面上，由此形成抗蚀剂层45。
S21：曝光抗蚀剂的步骤
参考图7A，采用掩模曝光在所述前面和背面上的抗蚀剂层45，且由此孔45a和45b分别形成于所述前面和背面上，以用于形成电极端子。
S22：蚀刻所述前面和背面绝缘层的步骤
如图7B所示，通过蚀刻来移除前面绝缘层49a和背面绝缘层49b，由此形成凹入46a和46b，从而第二导电层43b和第一导电层43a暴露于凹入46a和46b的底部。
S23：移除抗蚀剂的步骤
如图7C所示，抗蚀剂45被移除，由此暴露所述前面和背面的绝缘层49a和49b。
S24：形成凸点的步骤
如图7D所示，焊盘和阻挡金属(上凸点金属)14形成于所述前面和背面侧上的凹入46a和46b中。另外，形成了凸点(或焊盘)44a2和44b2和凸点44a1和44b1。结果，通孔40中的第一导电层43a分别经由前面侧互连47a2和背面侧互连47a1电连接到凸点(或焊盘)44a2和凸点44a1，所述互连连接到第一导电层43a。另外，通孔40中的第二导电层43b分别电连接到前面侧凸点(或焊盘)44b2和背面侧凸点44b1。
在上述的方式，通过形成于Si基板30的所述前面和背面上和穿透Si基板30的通孔40内的各个层，从而形成贯通互连。
图8到10为图，用于解释根据本发明的实施方式的半导体芯片中贯通互连的制造方法B。图8A到8D、9A和9B的上图和下图分别为平面图和沿线Z-Z的剖面图。图9C、9D、和10A到10D的上图和下图分别为沿线Z-Z的剖面图和下面视图。
图8到10所示的制造方法B通过仅从晶片的一个背面蚀刻用于在实际水平难于形成通孔的情形。在该方法B中，从晶片的一个背面进行蚀刻由此形成凹入，且然后从晶片的另一面进行抛光，由此形成从晶片的两面敞开的通孔(参考专利文献4、非专利文献1、2和5)。该制造方法被应用于采用具有300μm到1000μm的厚度的晶片形成通孔，该通孔具有10μm到80μm的孔直径。在该方法中，最终获得的晶片的厚度小。
在参考图3到7所述的制造方法A中，形成穿透晶片(Si基板30)的通孔，如图4B所示。相反，在制造方法B中，形成不穿透Si基板30但具有在前面侧上的孔的凹入40a，如图8A和8B所示。上述的通用干法蚀刻或ICP-RIE可以被应用于凹入的形成。
随后，如图8C和8D所示，在凹入40a的内侧壁和底部上，依次按顺序形成第一绝缘层41a、第一阻挡层42a、第一导电层43a、第二绝缘层41b、第二阻挡层42b和第二导电层43b，从而凹入40a的内部用第二导电层43b填充，且通过第二导电层43b覆盖该前面。随后，抗蚀剂被涂布在第二导电层43b的整个表面上，由此形成抗蚀剂层45。其后，按与制造方法A相同的方式，耦接到凸点(或焊盘)44a2和44b2的互连形成于前面侧。
随后，如图9A和9B所示，基板30从背面侧被抛光，直到暴露由虚线指示的平面，从而在背面暴露第一绝缘层41a、第一阻挡层42a、第一导电层43a、第二绝缘层41b、第二阻挡层42b和第二导电层43b。该抛光通过CMP进行。
其后，如图9C到10D所示，耦接到第一和第二导电层43a和43b、焊盘、阻挡金属、凸点等的互连形成于背面侧。
具体而言，抗蚀剂层45形成于整个背面上(见图9C)，且然后采用掩模曝光抗蚀剂层45，由此形成孔46b。这按这样的方式暴露了第一导电层43a和与其耦接的部分、以及第二导电层43b和与其耦接的部分，从而第一和第二导电层43a和43b从彼此隔离(见图9D)。其后，导电层48形成于孔46b内，且然后移除抗蚀剂层45(见图10A和10B)。
随后，形成了背面绝缘层49b和抗蚀剂层45。其后，按与制造方法A相同的方式，形成了经由导电层48耦接到第一和第二导电层的焊盘、阻挡金属、凸点等，从而制造了与通过制造方法A形成的相同的贯通互连。
图11A到11D是图，用于解释根据本发明的实施方式的半导体芯片中的贯通互连的制造方法C。图11A和11C的上图和下图分别为平面图和沿线Z-Z的剖面图。图11B的上图、中间图和下图分别为平面图、沿线Z-Z的剖面图和下面图。
图11中所示的制造方法C仅从晶片的一个面蚀刻用于在实际水平难于通过通孔的情形。在方法C中，蚀刻从晶片的一个面进行，由此形成第一凹入，随后从晶片的另一面蚀刻，用于形成第二凹入。使这些第一和第二凹入彼此联通，且由此形成了在晶片的两面上均具有孔的一个通孔(参考专利文献5)。该制造方法被应用于采用具有100μm到300μm的厚度的晶片形成具有10μm到80μm的孔直径的通孔。
如图11所示，在制造方法C中，凹入(第二凹入)40b从背面形成，而不是在制造方法B中所采用的从背面抛光。使第二凹入40b与从前面形成的凹入(第一凹入)40a联通，从而形成在Si基板30的前面和背面上均具有孔的通孔40。上述的通用的干法蚀刻或ICP-RIE可以被应用于两个凹入的形成。
具体而言，如图11A所示，第一绝缘层41a形成于前面上，随后形成抗蚀剂层并曝光该抗蚀剂层。其后，凹入40a在箭头方向通过从前面的Si蚀刻形成，随后移除抗蚀剂层。随后，如图11B所示，第一绝缘层41a形成于背面上，随后形成抗蚀剂层并曝光该抗蚀剂层。其后，凹入40b在箭头方向通过从背面的Si蚀刻形成，从而形成由彼此联通两个凹入40a和40b形成的通孔40，随后移除抗蚀剂层。
随后，第一绝缘层41a也按如此方式形成于通孔40内，从而被连接到所述前面和背面上的第一绝缘层41a。
对于随后的步骤，制造工序前进到参考图3到7所述的制造方法A中的形成第一阻挡层42a的步骤(见图4D和与图4D相关的以上的解释)。
图12A和12B是图，用于解释与根据本发明的实施方式的半导体芯片中的贯通互连相关的尺寸示例。图12A是平面图，且图12B是剖面图(图7D的放大视图)。
参考图12，当例如硅基板(晶片)30的厚度t为0.1mm到0.15mm且通孔的直径R为50μm时，通孔的纵横比为2到3。对于该通孔的各个元件的尺寸的示例如下：第一导电层的厚度t1为10μm；第二导电层的直径为20μm；第一和第二绝缘层的厚度t2为2.4μm；第一和第二阻挡层的厚度t3为0.1μm；前面和背面绝缘层的厚度t4为3μm；且凸点或焊盘的直径d为30μm。
图13A到13C是图，用于解释根据本发明的实施方式通过堆叠具有贯通互连的芯片形成的半导体器件的另一示例的结构。图13A是平面图。图13B是沿线Z-Z的剖面图。图13C是部分C周围的放大视图(耦接到最左侧的贯通互连20B-1的互连的剖面图)。
本实施方式的半导体芯片10A的结构与图1所示的相同，且具有与图1所示的相同结构的贯通互连形成于半导体芯片10A中。在半导体芯片10B中，贯通互连20Bj(j＝1、2、...、J(J是整数))形成于通孔内，这些通孔从形成于半导体芯片10B的Si基板30的前面侧上的元件和互连电路层31穿透到Si基板的背面侧上形成的重分布层32和绝缘层33。在图13A和13B中，分别显示了排列为14行乘20列的矩阵的贯通互连，且显示了沿线Z-Z的贯通互连20B-1到20B-20。
如图13C所示，贯通互连20B-1由形成于通孔内的第一绝缘层41a、第一阻挡层42a、第一导电层43a、第二绝缘层41b、第二阻挡层42b和第二导电层43b形成。
第一导电层43a经由形成于Si基板30的前面侧上的互连47a1电耦接到电极焊盘(其上方形成了凸点12B-2和阻挡金属13)。另外，第一导电层43a经由形成于Si基板30的背面侧上的互连47a2电耦接到电极焊盘(其上形成了阻挡金属13)。
第二导电层43b电耦接到形成于Si基板30的前面侧上的电极焊盘(其上方形成了凸点12B-2和阻挡金属13)。另外，第二导电层43b电耦接到形成于Si基板30的背面侧上的电极焊盘(其上形成了阻挡金属13)。
如图13A和13B所示，本实施方式的半导体器件是由堆叠半导体芯片10A、10B和10C而形成的SiP。半导体芯片10A和10B经由贯通互连20Ai和凸点12Bm(m＝1、2、...、M(M是整数))彼此电连接，图13B仅显示了沿线Z-Z的凸点12B-1到12B-9。底填充材料11用于保护连接部分。半导体芯片10B和10C经由贯通互连20Bj和凸点12Cn(n＝1、2、...、N(N是整数))彼此电连接，图13B仅显示了沿线Z-Z的凸点12C-1到12C-9。半导体芯片10B和10C之间的区域由被称为无流动底填充方法或NCP工艺的已知的方法密封。因此，按这样的方式由合并三个半导体芯片10A、10B和10C构建该SiP，从而连接部分被固定和保护。
图14A到14C是图，用于解释根据本发明的实施方式通过堆叠具有贯通互连的芯片形成的半导体器件的另一示例的结构。图14A是平面图。图14B是沿线Z-Z的剖面图。图14C是部分B周围的放大视图(连接到最左侧的贯通互连20A-1的互连的剖面图)。
由图14所示的具有贯通互连的半导体芯片和由芯片形成的半导体器件的结构与图1所示的具有贯通互连的半导体芯片和由芯片形成的半导体器件的结构基本相同。因此，在以下仅将描述这些结构之间的不同点。
在图14中所示的半导体芯片10A中，贯通互连20Ai(i＝1、2、...、(6×21+12×6)，图14B显示了沿线Z-Z的贯通互连20A-1到20A-6)形成于芯片区域中，除了形成于前面侧上的元件和互连电路的形成区34之外，即形成于芯片周边区中。
如图14C所示，贯通互连20A-1由形成于通孔内的第一绝缘层41a、第一阻挡层42a、第一导电层43a、第二绝缘层41b、第二阻挡层42b和第二导电层43b形成。
第一导电层43a经由形成于Si基板30的前面侧上的互连47a1电耦接到电极焊盘(其上形成在其上具有凸点12A-2的阻挡金属13)。另外，第一导电层43a经由形成于Si基板30的背面侧上的互连47a2电耦接到电极焊盘(其上形成了阻挡金属13)。
第二导电层43b电耦接到形成于Si基板30的前面侧上的电极焊盘(形成在其上具有凸点12A-2的阻挡金属13)。另外，第二导电层43b经由形成在Si基板30的背面侧上的互连47b2电耦接到电极焊盘(其上形成了阻挡金属13)。
图15A到15C是图，用于解释根据本发明的实施方式通过堆叠具有贯通互连的芯片形成的半导体器件的另一示例的结构。图15A是平面图。图15B是沿线Z-Z的剖面图。图15C是部分D周围的放大视图(连接到最左侧的贯通互连20B-1的互连的剖面图)。
由图15所示的具有贯通互连的半导体芯片和由芯片形成的半导体器件的结构与图13所示的具有贯通互连的半导体芯片和由芯片形成的半导体器件的结构基本相同。另外，图15所示的半导体芯片10A与图13所示的基本相同；贯通互连20Ai形成于芯片区域中，除了互连电路形成区34之外，即形成于芯片周边区中。因此，在以下仅将描述这些结构之间的不同点。
如图15C所示，贯通互连20B-1由形成于通孔内的第一绝缘层41a、第一阻挡层42a、第一导电层43a、第二绝缘层41b、第二阻挡层42b和第二导电层43b形成。
第一导电层43a经由形成于Si基板30的前面侧上的互连47a1电耦接到电极焊盘(其上形成在其上具有凸点12B-2的阻挡金属13)。另外，第一导电层43a经由形成于Si基板30的背面侧上的互连47a2电耦接到电极焊盘(其上形成了阻挡金属13)。
第二导电层43b经由形成于Si基板30的前面侧上的互连47b1电耦接到电极焊盘(形成在其上具有凸点12B-1的阻挡金属13)。另外，第二导电层43b经由形成于Si基板30的背面侧上的互连47b2电连接到电极焊盘(其上形成了阻挡金属13)。
图16A和16B是图，用于解释根据本发明的实施方式通过堆叠具有贯通互连的芯片形成的半导体器件的另一示例的结构。图16A是平面图。图16B是沿线Z-Z的剖面图。
由图16所示的具有贯通互连的半导体芯片和由芯片形成的半导体器件的结构与图15所示的具有贯通互连的半导体芯片和由芯片形成的半导体器件的结构基本相同。因此，在以下仅将描述这些结构之间的不同点。
在图16中所示的半导体芯片10A和10B中，贯通互连20Ai和20Bi(i＝1、2、...、(4×19+12×4)，图16B显示了沿线Z-Z的贯通互连20A-1到20A-4和20B-1到20B-4)形成于芯片区域中，除了元件和互连电路的形成区34之外，即形成于芯片周边区中。图16B所示的部分B和部分D周围的结构与以前的附图所示的相同。
图17A和17B是图，用于解释根据本发明的实施方式通过堆叠具有贯通互连的芯片形成的半导体器件的另一示例的结构。图17A是平面图。图17B是沿线Z-Z的剖面图。
由图17所示的具有贯通互连的半导体芯片和由芯片形成的半导体器件的结构与图16所示的具有贯通互连的半导体芯片和由芯片形成的半导体器件的结构基本相同。因此，在以下仅将描述这些结构之间的不同点。
在图17中所示的半导体芯片10A和10B中，贯通互连20Ai和20Bi(i＝1、2、...、(2×17+12×2)，图17B显示了沿线Z-Z的贯通互连20A-1、20A-2、20B-1、和20B-2)形成于芯片区域中，除了元件和互连电路的形成区34之外，即形成于芯片周边区中。图17B所示的部分B和部分D周围的结构与以前的附图所示的相同。
在图14到17所示的示例中，为了图的简化，形成于芯片周边区域中的贯通互连的数量被设定得小。将在以下粗略地估计可以形成于实际半导体芯片中的通孔的数量。具体而言，基于通孔仅形成于芯片周边区且贯通互连形成于通孔中的假设，将对于可以形成于元件和互连电路的形成区34之外的芯片周边区域中的通孔的数量进行估计，尽管在元件和互连电路的形成区34中还可以形成连接到用作基板外面上的贯通互连的导电层的电极焊盘，具有处于中间的绝缘层。
当元件和互连电路的形成区34的边的长度为L1和L2，且整个芯片的边的长度为(L1+2Δ2)且(L2+2Δ1)时，其中可以形成通孔的区域的面积为{(L1×Δ1+L2×Δ2+2×Δ1×Δ2)}×2。该估计采用了以下的假设：具有圆形或方形的通孔的直径或边长度为d(μm)，且在矩形格子中通孔之间的排列距离为2d。根据该假设，可以形成于在元件和互连电路的形成区34之外的芯片周边区中形成的通孔的粗略估计的数量N为N＝2(L1×Δ1+L2×Δ2+2×Δ1×Δ2)/(2d×2d)。如果n导电层形成于一个通孔中作为贯通互连，从而用作彼此独立的信号传输互连线，则可以保证总共n×N信号传输互连线。
例如，当各个参数如下时，N是100：L1＝L2＝5(nm)，Δ1＝Δ2＝0.5(mm)且d＝50(μm)。在该情形，如果基于绝缘层、阻挡层和导电层的厚度的总和为约10μm的假设，形成于一个通孔中的贯通互连的数量是三个，则可以保证总共3300信号传输互连线。
另外，当各个参数如下时，N是2400：L1＝L2＝5(nm)，Δ1＝Δ2＝1(mm)且d＝50(μm)。在该情形，如果n是三个，则可以保证总共7200信号传输互连线。
如上所述，在上述的实施方式中，其中多个通孔形成于芯片周边区中，且多个贯通互连形成于每个通孔内，仅通过保证在元件和互连电路的形成区之外的芯片周边区中形成通孔的小面积的区域，可以形成足够数量的贯通互连。在该结构中，芯片尺寸是小的：其稍微大于区34。另外，通孔没有形成于区34中，且因此无需显著改变在区34中形成元件的设计。另外，通孔可以形成于其中在现有的引线键合的前提下形成了电极焊盘的区域中，且因此足以在该区域中敞开需要数量的通孔，且形成通孔内的贯通互连。这消除了大量设计改变的需要。
图18、19和20是剖面图，用于解释根据本发明的实施方式的贯通互连的变体的结构。这些剖面图是沿垂直于实际被敞开的通孔的中心轴、实际没有被敞开的虚拟通孔的中心轴的平面。
在图18A中所示的贯通互连的变体中，第二阻挡层42b内的空间没有完全用第二导电层43b填充，而是在第二导电层43b中留下了通孔40c，与图2所示的贯通互连结构不同。
在图18B中所示的贯通互连的变体中，沿具有方形的通孔的内周形成了以下的层：具有中空方柱形状的第一绝缘层41a1、第一阻挡层42a1、第一导电层43a1、第二绝缘层41b1和第二阻挡层42b1，以及具有方柱形状的第二导电层43b1。
在图18C所示的贯通互连的变体中，第二阻挡层42b1内的空间没有完全用第二导电层43b1填充，而是在第二导电层43b1中留下了通孔40c，与图18B所示的贯通互连结构不同。
其中堆叠了包括图18A和18C所示的半导体芯片的多个芯片的SiP安装于插入基板上，随后通过绝缘树脂密封。因此，在形成图18A和18C所示的第二导电层43b和43b1之后留下的通孔40c也通过树脂密封。
在图19和20所示的贯通互连的变体中，实际没有形成的虚拟通孔内敞开(形成)了具有各种形状的通孔，随后形成了贯通互连。
在图19A的左图中所示的示例中，每个具有半圆形状的两个通孔形成于具有圆形的虚拟通孔50Ha内。形成于每个通孔内的是整体形状具有基本半圆柱形状的贯通互连，且由第一绝缘层41a2、第一阻挡层41a2、第一导电层43a2形成。
在图19A的右图中所示的示例中，每个具有四分之一圆形的四个通孔形成于具有圆形的虚拟通孔50Ha内。形成于每个通孔内的是整体形状具有基本四分之一圆柱形状的贯通互连，且由第一绝缘层41a3、第一阻挡层41a3、第一导电层43a3形成。
在图19B的左图中所示的示例中，每个具有矩形平面状的两个矩形柱通孔形成于具有矩形的虚拟通孔50Hb内。形成于每个通孔内的是整体形状具有矩形柱形状的贯通互连，且由第一绝缘层41a4、第一阻挡层41a4、第一导电层43a4形成。
在图19B的右图中所示的示例中，每个具有正方形平面状的四个矩形柱通孔形成于具有矩形的虚拟通孔50Hb内。形成于每个通孔内的是整体形状具有矩形柱形状的贯通互连，且由第一绝缘层41a、第一阻挡层42a、和第一导电层43a形成。
在图19C所示的示例中，四个整个圆形通孔形成于具有圆形的虚拟通孔50Ha内。形成于每个通孔内的是整体形状具有整个圆形形状的贯通互连，且由第一绝缘层41a、第一阻挡层42a、第一导电层43a形成。
在图20A的左图中所示的示例中，形成于具有圆形的虚拟通孔50Ha内的是每个具有基本半圆环形的两个通孔和由这两个半圆环通孔围绕的一个圆柱通孔。第一导电层43a2形成于半圆环通孔内，且第二导电层43b形成于圆柱通孔内。
在图20A的右图中所示的示例中，形成于具有圆形的虚拟通孔50Ha内的是每个具有基本四分之一圆环形的四个通孔和由这四个四分之一圆环通孔围绕的一个圆柱通孔。第一导电层43a3形成于四分之一圆环通孔内，且第二导电层43b形成于圆柱通孔内。
在图20B的左图中所示的示例中，形成于具有方形的虚拟通孔50Hb内的是每个具有基本U字平面形的两个柱通孔和一个方柱通孔。具有U字平面形的第一导电层43a5形成于U形柱通孔内，且第二导电层43b形成于方柱通孔内。
在图20B的右图中所示的示例中，形成于具有方形的虚拟通孔50Hb内的是每个具有L字平面形的四个柱通孔和一个方柱通孔。具有L字平面形的第一导电层43a6形成于L形柱通孔内，且第二导电层43b形成于方柱通孔内。
注意在图20中，为了简单省略了第一绝缘层41a2、41a3、41a5和41a6，和第一阻挡层42a2、42a3、42a5和42a6的图示。
在上述的实施方式中，多个贯通互连形成于一个通孔中，因此，即使当从基板的前面侧传输到基板的背面侧的信号的数量增加，也无需增加通孔的数量，这可以防止芯片面积增加且因此可以抑制芯片成本增加。即，可以形成信号传输所需的大量的贯通互连，而不增加形成于基板中的通孔的数量。
将进行相关技术和实施方式之间的比较，假设它们被用于形成具有相同的孔直径的通孔以例如传输M种彼此独立的信号的情形。具体而言，当相关技术被用于该情形时，M个通孔形成且仅一个贯通互连形成于每个通孔内，从而可以传输M种的信号。相反，对于该实施方式，可以形成M/2个通孔且在每个通孔内形成两个贯通互连，由此允许M种信号的传输。因此，在该实施方式中的通孔的数量是相关技术中的一半，且因此在该实施方式中的通孔的形成所需的面积是相关技术中的一半。因此，在元件和互连电路的形成区34中形成通孔的情形(见图1和13)，该实施方式尤其可以提供更高的设计灵活度。另外，在元件和互连电路的形成区34之外的区域中形成通孔的情形，与相关技术相比，该实施方式可以提供减小的芯片面积。
另外，该实施方式可以消除减小通孔的直径和形成节距的需求，和芯片的厚度，且因此可以有助于提高处理产率和质量。
形成于该实施方式中的一个通孔中的多个贯通互连可以被用于各种目的。例如，当第一和第二导电层在上述的通孔中分别形成于外侧和内侧时，第一导电层可以被用作电源线或GND线，而第二导电层可以被用作信号线。该配置作为对抗串扰噪声的对策是有效的，当其中形成了贯通互连的通孔之间的距离小时导致了串扰噪声。另外，该配置可以防止电磁场泄漏到相邻的通过内，且可以稳定化电阻抗，这对于高速信号传输也具有有利的效果。
另外，还可以使用第一和第二导电层作为信号线，且传输对应于第一和第二导电层之间的势差的差分信号。该配置允许低电压的使用、速度的增加和噪声抵抗力的提高。使用低电压导致了低能耗且提供了更快的时钟上升、这也引起速度增加。因为基于第一和第二导电层之间的势差传输信号，且该势差与基准电压无关，所以还可以提高抵抗流过电源线和GND线的信号的波动的噪声抵抗力。
如果第一和第二导电层被分别用作GND线和电源线，则实现了电源线和GND线之间的加强的耦接，且因此期望增加功率供给特性。另外，该配置可以减小开关时的功率供给的波动，且因此用作去耦电容器。即，该配置提供了所谓的内置功能(例如，内置电容器)。另外，其中被分别用作GND线和电源线的第一和第二导电层的通孔可以在设置于SiP中的下侧上的半导体芯片上的周边区域中或该区域内以固定的节距排列。该配置提供了对抗外部的EMI屏蔽效果。
另外，当在通孔内形成三个以上的多个导电层且之间具有绝缘层时，以下的配置是可用的。具体而言，这些多个导电层中的一些被用作作为GND线的贯通互连，而其他导电层被用作作为信号传输互连线(信号线)的贯通互连。另外，作为信号线的贯通互连和作为GND线的贯通互连交替设置，从而GND线可以存在于两条信号线之间。即使信号线彼此及其靠近，该配置也可以减小串扰噪声。
这是本发明的实施方式的描述的结尾。应当明显的是，本发明不限于上述的实施方式，而是基于本发明的技术构思可以进行各种修改。
在图1和13到17所示的示例中，半导体芯片10A的尺寸可以与堆叠于半导体芯片10A上方的其他半导体芯片10B和10C的不同。然而，半导体芯片10A、10B和10C可以具有相同的尺寸。在该情形，没有采用侧填充方法，而是采用了被称为无流动底填充方法或NCP工艺的已知的方法，用于堆叠半导体芯片。
在图13和15到17所示的示例中，半导体芯片10B经由贯通互连电连接在半导体芯片10A和10C之间。也可以进一步在半导体芯片10B和10C之间堆叠期望数量的半导体芯片，在所述半导体芯片中贯通互连按与半导体芯片10B相同的方式形成，且经由贯通互连电连接堆叠的半导体芯片，相似于图13和15到17的结构。
换言之，通过经由贯通互连电连接多个半导体芯片形成的半导体芯片堆叠结构可以设置且电连接于半导体芯片10B和10C之间，如图13和15到17所示。应当明显的是，在该结构中，堆叠在半导体芯片10A上的多个半导体芯片的面积等于或小于半导体芯片10A的面积。
以下的因素不限于上述的示例：芯片的尺寸和厚度；其中在芯片上形成通孔的区域的位置；在该区域中通孔的数量和排列；形成于芯片上的电极焊盘、凸点电极等的数量；构成贯通互连的各层的厚度、面积、材料、制造方法等。这些因素可以根据需要被可选地改变为所期望的项。例如，可以使用铝、铜、银、金等的任何作为导电层的材料。另外，导电层还可以通过CVD或溅射形成。另外，通孔或凹入还可以通过湿法蚀刻形成于比如Si基板的基板中。
如上所述，本发明的实施方式可以提供一种半导体器件，其允许形成信号传输所需的大量贯通互连，而不增加通孔的数量，且还可以提供一种其制造方法。
虽然参考具体实施方式描述了本发明，然而该描述是说明性的而不应被解释为限制本发明的范围。对于本领域的技术人员可以产生各种修饰和变化，而不脱离由权利要求界定的本发明的精神和范围。
本发明包含涉及在2006年5月22日在日本专利局提交的日本专利申请JP2006-141130的主题，其全部内容引入于此作为参考。

Claims (8)

1、一种半导体器件，其中半导体芯片安装于基板上方，所述器件包括：
多个贯通互连，配置来形成于每个穿透所述基板的通孔内，且从所述半导体芯片被引到所述半导体芯片的相对侧上的基板的面。
2、根据权利要求1所述的半导体器件，其中用于将所述多个贯通互连彼此电绝缘的绝缘层形成于所述通孔中。
3、根据权利要求1所述的半导体器件，其中所述多个贯通互连彼此同心。
4、根据权利要求1所述的半导体器件，其中所述通孔形成于所述基板的周边区域中或在所述基板的周边区域内的区域中。
5、根据权利要求1所述的半导体器件，其中所述基板是堆叠在半导体芯片上方的半导体基板。
6、根据权利要求5所述的半导体器件，其中多个所述半导体基板被堆叠，且所述通孔和所述贯通互连形成于每个所述半导体基板中。
7、一种制造半导体器件的方法，所述方法包括步骤：
形成穿透基板的通孔，和
形成多个在每个所述通孔内穿透所述基板的贯通互连，在所述贯通互连之间为电绝缘层。
8、根据权利要求7的制造半导体的方法，其中在形成多个所述贯通互连时，所述贯通互连通过通孔镀覆形成于所述通孔的内周边表面上。
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