CN1331491A - 半导体集成电路以及半导体集成电路布线布局 - Google Patents

半导体集成电路以及半导体集成电路布线布局 Download PDF

Info

Publication number
CN1331491A
CN1331491A CN01118864A CN01118864A CN1331491A CN 1331491 A CN1331491 A CN 1331491A CN 01118864 A CN01118864 A CN 01118864A CN 01118864 A CN01118864 A CN 01118864A CN 1331491 A CN1331491 A CN 1331491A
Authority
CN
China
Prior art keywords
wiring layer
gridline
wiring
mentioned
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN01118864A
Other languages
English (en)
Inventor
高山和久
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Publication of CN1331491A publication Critical patent/CN1331491A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Theoretical Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Evolutionary Computation (AREA)
  • General Engineering & Computer Science (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

一种半导体集成电路,包括沿一第一方向形成的第一布线层,沿与上述第一方向相垂直的第二方向形成的第二布线层,以及沿第二方向形成的第三布线层,而且第三布线层和第二布线层将上述第一布线层夹在中间。上述第二和第三布线层沿上述第一方向上被相互偏移一预定距离。本发明还公开了一种用于半导体集成电路的自动布局方法以及一种记录介质。

Description

半导体集成电路以及半导体集成电路布线布局
本发明涉及一种能够减少不同布线层间寄生电容的半导体集成电路以及半导体集成电路布线布局方法。
图4显示了一种通过传统方法的自动布线处理而生成的布局。在图4中，下层栅格线10是以与Y方向相同间隔地排列在X方向的第一铝布线的中心线。栅格线10上方的栅格线20是以与Y方向相同间隔地排列在X方向的第二铝布线的中心线。栅格线20上方的栅格线30则是以与Y方向相同间隔地排列在X方向的第三铝布线的中心线。
类似地，下层栅格线11是以与X方向相同间隔地排列在Y方向的第一铝布线的中心线。栅格线11上方的栅格线21是以与X方向相同间隔地排列在Y方向的第二铝布线的中心线。栅格线21上方的栅格线31则是以与X方向相同间隔地排列在Y方向的第三铝布线的中心线。
第一铝供电布线110和111、第一铝信号布线120、121、122及123通过利用栅格线10作为中心线而被排列在X方向。上层第二铝信号布线210、211、212、213、214及215则通过利用栅格线21作为中心线而被排列在Y方向。与第一铝信号布线相类似，上层第三铝信号布线310、311、312及313通过利用栅格线30作为中心线而被排列在X方向。
图4中，栅格线的起始点坐标在所有的层中都被设定成一样，而且其布线间隔也相同。因此，第一铝信号布线120同第三铝信号布线310完全相互重叠，第一铝信号布线121和第三铝信号布线312完全相互重叠，第一铝信号布线122、123和第三铝信号布线313也完全相互重叠。
如上所述，半导体集成电路的自动布线设计技术不可避免地具有如下缺点，即，其相邻布线之间的距离减小并且还重叠在上层布线上。因此，布线之间所产生的寄生电容将引起交叉干扰。
本发明的一个目的就是提供一种能够减少不同布线层之间的寄生电容的半导体集成电路以及半导体集成电路布线布局方法。
为了实现上述目的，根据本发明所述，提供一种半导体集成电路，该半导体集成电路包括：一形成于一第一方向的第一布线层；一形成于一与上述第一方向相垂直的第二方向的第二布线层；以及一形成于第二方向的第三布线层，上述第三布线层和第二布线层将上述第一布线层夹在中间。其中，上述第二和第三布线层被沿上述第一方向相互偏移一预定距离。
图1A和1B分别显示了根据本发明一实施例的一种半导体集成电路的布线布局视图以及一个用于解释一布线层的视图；
图2是显示了根据本发明的布线布局过程的流程图；
图3是用于解释栅格线的起始点坐标的视图；
图4是显示一个传统的布线布局的视图。
以下将参考附图对本发明进行详细说明。
图1A和1B显示了根据本发明一实施例的一种半导体集成电路。如图1B所示，本实施例的这种半导体集成电路具有一多层结构，该多层结构包括以下各层：在一衬底(未示出)上沿第一方向形成的第一布线层200；以及沿与上述第一方向相垂直的第二方向形成的第二和第三布线层100及300。在第一与第二布线层200和100之间形成有一绝缘层150，而且在第一与第三布线层200和300之间形成有一绝缘层250。
沿上述第二方向形成的第二和第三布线层100和300把沿第一方向形成的第一布线层200夹在中间，并且第二和第三布线层100及300被沿上述第一方向相互偏移预定的距离，这将在后面得到说明。偏移距离被设置为几乎是半导体集成电路布线间隔的1/2。
以下将参考图1A对具有这种结构的半导体集成电路的布线布局进行详细说明。
在图1A所示的布线布局中，下层栅格线10′是按Y方向的一间隔a沿X方向排列的第一铝布线(第二布线层100)的中心线。栅格线10′上方的栅格线20′是按Y方向的间隔a沿X方向排列的第二铝布线(第一布线层200)的中心线。栅格线20′上方的栅格线30′则是按Y方向的间隔a沿X方向排列的第三铝布线(第三布线层300)的中心线，此中心线利用一个起始点坐标作为参考，自栅格线10′的起始点坐标沿Y方向偏移了半个栅格。
类似地，下层栅格线11′是按X方向的一间隔b沿Y方向排列的第一铝布线(第二布线层100)的中心线。栅格线11′上方的栅格线21′是按X方向的间隔b沿Y方向排列的第二铝布线(第一布线层200)的中心线。栅格线21′上方的栅格线31′则是按X方向的间隔b沿Y方向排列的第三铝布线(第三布线层300)的中心线，此中心线利用一个起始点坐标作为参考，自栅格线11′的起始点坐标沿X方向偏移了半个栅格。
如上所述，上述布线栅格之间的间隔在任何布线层上沿一给定方向是相同的间隔a或b。间隔a或b可以相同。
在起始点坐标被改变之后的自动布线处理中，布线的连接几乎与图4中的布局一样。如图1A所示，在布线处理之后，作为中心线的栅格线30′被沿Y方向上偏移了半个栅格，此举防止了第三铝信号布线310′至313′(第三布线层300)与沿X方向排列的第一铝信号布线120′至123′相重叠。
应该注意，上述起始点坐标指的是沿X方向各栅格线10′和20′两端(图3中从右到左的方向)的位置，以及沿Y方向各栅格线11′和21′两端(图3中从上到下的方向)的位置。
以下将参考图2的流程图对获得上述布线布局的过程进行说明。
当读取基于设计原则的技术文件之后(步骤S1)，创建一个芯片的平面布置图(步骤S2)。此阶段确定出栅格线的间隔和起始点坐标在(初始设定)。初始设定的间隔和起始点坐标对各个布线层的栅格线都相同。通过利用一自动布局工具而完成供电布线(步骤S3)，然后，布置多个单元(步骤S4)。按传统方法，至此完成布线处理。
在根据本发明的方法中，在布线处理之前输出一个中间文件(步骤S5)，并且改变包含在该中间文件内的预定布线层的栅格线的起始点坐标(步骤S6)。然后，产生一个含有被改变的栅格线的起始点坐标的中间文件(步骤S7)。读取此生成的中间文件，并且利用自动布局工具而完成布线处理(步骤S8)。步骤S5至S7的处理是自动完成的而无需人工操作。
以下将对改变栅格线起始点坐标的处理进行说明。
根据第一种方法，预先设定一移动栅格线的起始点坐标的偏移值(即，缺省值n)，而且该缺省值n与包含在步骤S5中输出的中间文件内的一预定布线层的栅格线的起始点坐标相加或相减。布线间隔(例如，“136”是指1.36μm的间隔)和沿X及Y方向的起始点坐标(芯片侧部分相对于芯片中心的原点坐标“0”的位置坐标)在步骤S5中所输出的中间文件内得到描述，以用于按矩阵形式排列出各个铝布线层的栅格线。对“136”的间隔来说，缺省值n必须被设定成0＜n＜136，这样才能防止布线在相同的间隔上相互重叠。按照这种方式，缺省值n可与目标铝布线层的起始点坐标相加或相减，这样就可使相同方向偏移的栅格线不出现相互重叠。
以下将对改变栅格线起始点坐标的第二种方法进行说明。
根据第二种方法，读取步骤S5中所输出的中间文件的布线间隔，并且将综合结果设定成一个任意移动距离，此距离与起始点坐标相加或相减。
读取目标铝布线层的布线间隔项，并且如果布线间隔为“136”，则设定“68”(即，布线间隔的1/2)为移动距离，其目的是将间隔的一半设定成自起始点坐标移动的距离。数值“68”与目标铝布线层的起始点坐标相加或相减，这样就可使栅格线沿相同方向产生偏移而不出现相互重叠。
以下将对改变栅格线起始点坐标的第三种方法进行说明。
在一个预先准备好的表中含有栅格线的间隔以及用于说明各布线间隔在X和Y方向中的均匀性的起始点坐标数据。根据目标芯片尺寸指定稍大一点的始点坐标最大值。在这种情况下，起始点坐标被设定为在各个铝布线层中都相同，但仅将要移动的一个铝布线层的起始点坐标设定为通过计算一个任意移动距离而得到的数值。
在步骤S6中的设定值改变处理中，从步骤S5中所输出的中间文件内读出芯片尺寸。从一个表中读出等于或小于布线间隔的起始点坐标值，该表可根据获取的芯片尺寸而为各个铝布线层查找出相应的数值。此中间文件根据所获取的起始点坐标而得到修正，并在步骤S7中输出一个经修正的中间文件。
上述表中含有一个预先建立的栅格线格式以作为文件格式。
更具体地说，起始点坐标是以各布线层的间隔的倍数形式来描述的，这样就可根据芯片尺寸自由地选择起始点坐标。在以下的例子中，假设被设计芯片的尺寸在20,000至40,000的范围。
从由一自动布局得到的芯片尺寸信息中提取出一个等于或小于布线间隔的数值(例如，“136”)。对第三布线层300来说，设定第三布线层300自第一和第二布线层200和100移开的任意距离。对第三布线层300来说，自第一和第二布线层200和100偏移距离值被设定为是栅格间距的1/2。
以下将对一个用于1.36μm布线间隔的格式表进行说明。
(1)第一布线层200的格式表
(轨迹)           (间隔)      (金属层1)
TRACKS X  20128   STEP 136 LAYER METAL1；
TRACKS X -20128   STEP 136 LAYER METAL1；
TRACKS Y  20128   STEP 136 LAYER METAL1；
TRACKS Y -20128   STEP 136 LAYER METAL1；
TRACKS X  20264   STEP 136 LAYER METAL1；
TRACKS X -20264   STEP 136 LAYER METAL1；
TRACKS Y  20264   STEP 136 LAYER METAL1；
TRACKS Y -20264   STEP 136 LAYER METAL1；
TRACKS X  20400   STEP 136 LAYER METAL1；
TRACKS X -20400   STEP 136 LAYER METAL1；
TRACKS Y  20400   STEP 136 LAYER METAL1；
TRACKS Y -20400    STEP 136    LAYER METAL1；
            ：
            ：
TRACKS X  40120    STEP 136    LAYER METAL1；
TRACKS X -40120    STEP 136    LAYER METAL1；
TRACKS Y  40120    STEP 136    LAYER METAL1；
TRACKS Y -40120    STEP 136    LAYER METAL1；
(2)第二布线层100的格式表
(轨迹)             (间隔)      (金属层2)
TRACKS X  20128    STEP 136    LAYER METAL2；
TRACKS X -20128    STEP 136    LAYER METAL2；
TRACKS Y  20128    STEP 136    LAYER METAL2；
TRACKS Y -20128    STEP 136    LAYER METAL2；
            ：
(与第一布线层相同)
(3)第三布线层300的格式表
(轨迹)             (间隔)      (金属层3)
TRACKS X  20196    STEP 136    LAYER METAL3；
TRACKS X -20060    STEP 136    LAYER METAL3；
TRACKS Y  20196    STEP 136    LAYER METAL3；
TRACKS Y -20060    STEP 136    LAYER METAL3；
TRACKS X  20332    STEP 136    LAYER METAL3；
TRACKS X -20196    STEP 136    LAYER METAL3；
TRACKS Y  20332    STEP 136    LAYER METAL3；
TRACKS Y -20196    STEP 136    LAYER METAL3；
TRACKS X  20468    STEP 136    LAYER METAL3；
TRACKS X -20332    STEP 136    LAYER METAL3；
TRACKS Y  20468    STEP 136    LAYER METAL3；
TRACKS Y -20332    STEP 136    LAYER METAL3；
            ：
            ：
TRACKS X  40188    STEP 136    LAYER METAL3；
TRACKS X -40052    STEP 136    LAYER METAL3；
TRACKS Y  40188    STEP 136    LAYER METAL3；
TRACKS Y -40052    STEP 136    LAYER METAL3；
当在此表中只有第三布线层300被偏移1/2栅格时的情况说明如下。起始点的X坐标为“±36312”，其Y坐标为“±34952”，并且布线间隔为1.36μm。
(1)第一和第二布线层200和100的格式表
(轨迹)             (间隔)      (金属层2)
TRACKS X  36312    STEP 136    LAYER METAL2；
TRACKS X -36312    STEP 136    LAYER METAL2；
TRACKS Y  34952    STEP 136    LAYER METAL2；
TRACKS Y -34952    STEP 136    LAYER METAL2；
(2)第三布线层300的格式表
(轨迹)             (间隔)       (金属层2)
TRACKS X  36380    STEP 136    LAYER METAL3；
TRACKS X -36244    STEP 136    LAYER METAL3；
TRACKS Y  35020    STEP 136    LAYER METAL3；
TRACKS Y -34884    STEP 136    LAYER METAL3；
在上述实施例中，具有相同间隔的栅格线起始点坐标在布线处理中依据布线层而被设定为不同的数值。栅格线在一个矩阵中以相同的间隔在X和Y方向排列。在采用自动布局的布线处理中，布线路径通过利用三条栅格线作为中心线而被排列开。栅格线起始点坐标的偏移可以消除任何重叠。
如上所述，根据本发明所述，布线被排列开、同时大大减少在同一方向形成的不同铝布线层之间的布线的完全重叠。此举将显著减少寄生电容并进而防止了交叉干扰。而这种结构既简单又易于实现。

Claims (11)

1.一种半导体集成电路，包括：
沿第一方向形成的第一布线层(200，210′-214′)；
沿与上述第一方向相垂直的第二方向形成的第二布线层(100，110′，111′，120′-123′)；以及
沿第二方向形成的第三布线层(300，310′-313′)，上述第三布线层和第二布线层将上述第一布线层夹在中间，
其特征在于，上述第二和第三布线层被沿上述第一方向相互偏移一预定距离。
2.如权利要求1所述的电路，其特征在于，上述第二与第三布线层之间的偏移距离被设定为布线间隔的约1/2。
3.如权利要求1所述的电路，其特征在于
上述第一至第三布线层是沿排列成一矩阵的布线栅格形成的，并且
在布线之前，与上述第二和第三布线层之一相对应的布线栅格的起点坐标被作过修正。
4.一种用于半导体集成电路的自动布局方法，上述半导体集成电路具有一在Y方向沿栅格线(20′)形成的第一布线层(200，210′-214′)以及一在与Y方向相垂直的X方向沿栅格线(11′，31′)形成的第二布线层(100，110′，111′，120′-123′)和第三布线层(300，310′-313′)，该方法包括以下步骤：
为第二和第三布线层之一的栅格线沿Y方向设定一个偏移，用以防止第二和第三布线层的栅格线相互重叠；以及
沿设定的栅格线排列第一、第二及第三布线层。
5.如权利要求4所述的方法，其中，上述设定步骤包括将第三布线层的栅格线调整在第二布线层的栅格线之间的步骤。
6.如权利要求5所述的方法，其中，上述调整步骤包括将第三布线层的栅格线调整在第二布线层的栅格线之间的中央的步骤。
7.如权利要求4所述的方法，其中，上述设定步骤包括以下步骤：
根据一技术文件建立一个包含有栅格线的间隔和起始点坐标的芯片的平面布置图，这些栅格线形成了第一、第二和第三布线层的矩阵形布线栅格，
在布线处理之前输出一个含有栅格线间隔和起始点坐标的中间文件，以此改变第二和第三布线层之一的栅格线的起始点的Y坐标，
建立一个含有被改变起始点坐标的中间文件；以及
布局步骤包括利用一自动布局工具并根据已建立的中间文件，在第一、第二和第三布线层的栅格线上执行布线处理的步骤。
8.如权利要求7所述的方法，其特征在于，建立芯片平面布置图的步骤包括在开始时将第一、第二和第三布线层的栅格线设定为具有相同间隔以及相同起始点坐标的步骤。
9.一种能够记录计算机程序以用于执行一种半导体集成电路的自动布局的记录介质，上述半导体集成电路具有一在Y方向沿栅格线(20′)形成的第一布线层(200，210′-214′)以及一在与Y方向相垂直的X方向沿栅格线(11′，31′)形成的第二布线层(100，110′，111′，120′-123′)和第三布线层(300，310′-313′)，其特征在于上述计算机程序包括以下步骤：
为第二和第三布线层之一的栅格线设定一在Y方向上偏移，以防止第二和第三布线层的栅格线相互重叠；以及
沿设定的栅格线排列第一、第二及第三布线层。
10.如权利要求9所述的介质，其特征在于，上述设定步骤包括将第三布线层的栅格线调整在第二布线层的栅格线之间的步骤。
11.如权利要求10所述的介质，其特征在于上述调整步骤包括将第三布线层的栅格线调整在第二布线层的栅格线之间的中央的步骤。
CN01118864A 2000-06-26 2001-06-26 半导体集成电路以及半导体集成电路布线布局 Pending CN1331491A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP191750/2000 2000-06-26
JP2000191750A JP2002009160A (ja) 2000-06-26 2000-06-26 半導体集積回路の自動レイアウト方法、この方法で製造した半導体集積回路及びこの方法を記録した記録媒体

Publications (1)

Publication Number Publication Date
CN1331491A true CN1331491A (zh) 2002-01-16

Family

ID=18690999

Family Applications (1)

Application Number Title Priority Date Filing Date
CN01118864A Pending CN1331491A (zh) 2000-06-26 2001-06-26 半导体集成电路以及半导体集成电路布线布局

Country Status (5)

Country Link
US (1) US6571379B2 (zh)
EP (1) EP1168207A2 (zh)
JP (1) JP2002009160A (zh)
KR (1) KR20020001582A (zh)
CN (1) CN1331491A (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100351841C (zh) * 2003-11-10 2007-11-28 株式会社东芝 具有倾斜布线的半导体集成电路及其布图方法
CN100373590C (zh) * 2003-08-21 2008-03-05 川崎微电子股份有限公司 形成半导体集成电路布局结构的方法、布局结构及光掩模
CN1881223B (zh) * 2005-04-06 2010-05-12 Lsi罗吉克公司 具有可重定位处理器硬核的集成电路
CN103515380A (zh) * 2012-06-27 2014-01-15 三星电子株式会社 半导体集成电路及其设计和制造方法
CN104396010A (zh) * 2012-05-07 2015-03-04 德卡技术股份有限公司 集成电路封装自动布线
CN108287980A (zh) * 2018-03-28 2018-07-17 湖南融创微电子有限公司 芯片布线方法

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100795675B1 (ko) * 2001-11-20 2008-01-21 매그나칩 반도체 유한회사 반도체 소자의 더미 라우팅 패스 및 이를 이용한 리페어방법
JP4497791B2 (ja) * 2002-05-09 2010-07-07 株式会社ルネサステクノロジ 半導体集積回路
US7624367B2 (en) 2002-11-18 2009-11-24 Cadence Design Systems, Inc. Method and system for routing
US20070174803A1 (en) * 2006-01-20 2007-07-26 Lizotech, Inc. Method for concurrent search and select of routing patterns for a routing system
US8839175B2 (en) 2006-03-09 2014-09-16 Tela Innovations, Inc. Scalable meta-data objects
US8658542B2 (en) 2006-03-09 2014-02-25 Tela Innovations, Inc. Coarse grid design methods and structures
US7446352B2 (en) * 2006-03-09 2008-11-04 Tela Innovations, Inc. Dynamic array architecture
US8653857B2 (en) 2006-03-09 2014-02-18 Tela Innovations, Inc. Circuitry and layouts for XOR and XNOR logic
US8541879B2 (en) 2007-12-13 2013-09-24 Tela Innovations, Inc. Super-self-aligned contacts and method for making the same
US8245180B2 (en) 2006-03-09 2012-08-14 Tela Innovations, Inc. Methods for defining and using co-optimized nanopatterns for integrated circuit design and apparatus implementing same
US8247846B2 (en) 2006-03-09 2012-08-21 Tela Innovations, Inc. Oversized contacts and vias in semiconductor chip defined by linearly constrained topology
US9009641B2 (en) 2006-03-09 2015-04-14 Tela Innovations, Inc. Circuits with linear finfet structures
US7763534B2 (en) * 2007-10-26 2010-07-27 Tela Innovations, Inc. Methods, structures and designs for self-aligning local interconnects used in integrated circuits
US7956421B2 (en) 2008-03-13 2011-06-07 Tela Innovations, Inc. Cross-coupled transistor layouts in restricted gate level layout architecture
US9563733B2 (en) 2009-05-06 2017-02-07 Tela Innovations, Inc. Cell circuit and layout with linear finfet structures
US7932545B2 (en) 2006-03-09 2011-04-26 Tela Innovations, Inc. Semiconductor device and associated layouts including gate electrode level region having arrangement of six linear conductive segments with side-to-side spacing less than 360 nanometers
US8225239B2 (en) 2006-03-09 2012-07-17 Tela Innovations, Inc. Methods for defining and utilizing sub-resolution features in linear topology
US7908578B2 (en) * 2007-08-02 2011-03-15 Tela Innovations, Inc. Methods for designing semiconductor device with dynamic array section
US7943967B2 (en) * 2006-03-09 2011-05-17 Tela Innovations, Inc. Semiconductor device and associated layouts including diffusion contact placement restriction based on relation to linear conductive segments
US9035359B2 (en) 2006-03-09 2015-05-19 Tela Innovations, Inc. Semiconductor chip including region including linear-shaped conductive structures forming gate electrodes and having electrical connection areas arranged relative to inner region between transistors of different types and associated methods
US9230910B2 (en) 2006-03-09 2016-01-05 Tela Innovations, Inc. Oversized contacts and vias in layout defined by linearly constrained topology
US8225261B2 (en) 2006-03-09 2012-07-17 Tela Innovations, Inc. Methods for defining contact grid in dynamic array architecture
US8448102B2 (en) 2006-03-09 2013-05-21 Tela Innovations, Inc. Optimizing layout of irregular structures in regular layout context
JP2008021001A (ja) * 2006-07-11 2008-01-31 Matsushita Electric Ind Co Ltd パターン修正装置、パターン最適化装置及び集積回路設計装置
US7979829B2 (en) 2007-02-20 2011-07-12 Tela Innovations, Inc. Integrated circuit cell library with cell-level process compensation technique (PCT) application and associated methods
US8286107B2 (en) 2007-02-20 2012-10-09 Tela Innovations, Inc. Methods and systems for process compensation technique acceleration
US8667443B2 (en) 2007-03-05 2014-03-04 Tela Innovations, Inc. Integrated circuit cell library for multiple patterning
US8453094B2 (en) 2008-01-31 2013-05-28 Tela Innovations, Inc. Enforcement of semiconductor structure regularity for localized transistors and interconnect
US7939443B2 (en) 2008-03-27 2011-05-10 Tela Innovations, Inc. Methods for multi-wire routing and apparatus implementing same
KR101739709B1 (ko) 2008-07-16 2017-05-24 텔라 이노베이션스, 인코포레이티드 동적 어레이 아키텍쳐에서의 셀 페이징과 배치를 위한 방법 및 그 구현
US9122832B2 (en) 2008-08-01 2015-09-01 Tela Innovations, Inc. Methods for controlling microloading variation in semiconductor wafer layout and fabrication
US8661392B2 (en) 2009-10-13 2014-02-25 Tela Innovations, Inc. Methods for cell boundary encroachment and layouts implementing the Same
US9159627B2 (en) 2010-11-12 2015-10-13 Tela Innovations, Inc. Methods for linewidth modification and apparatus implementing the same
JP5603768B2 (ja) * 2010-12-28 2014-10-08 株式会社東芝 半導体集積回路の配線方法、半導体回路配線装置および半導体集積回路
JP5554303B2 (ja) 2011-09-08 2014-07-23 株式会社東芝 半導体集積回路および半導体集積回路の設計方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS607147A (ja) * 1983-06-24 1985-01-14 Mitsubishi Electric Corp 半導体装置
US4777606A (en) * 1986-06-05 1988-10-11 Northern Telecom Limited Method for deriving an interconnection route between elements in an interconnection medium
JPH01228145A (ja) * 1988-03-08 1989-09-12 Nec Corp 半導体集積回路装置
JPH01283847A (ja) 1988-05-10 1989-11-15 Seiko Epson Corp マスタースライス方式集積回路装置
US5483461A (en) * 1993-06-10 1996-01-09 Arcsys, Inc. Routing algorithm method for standard-cell and gate-array integrated circuit design
JP3720064B2 (ja) * 1994-01-20 2005-11-24 株式会社ルネサステクノロジ 半導体集積回路
DE19652258A1 (de) * 1996-12-16 1998-06-18 Ibm Verbesserte Verdrahtungsstruktur für Hochleistungschips
JP2998679B2 (ja) * 1997-02-26 2000-01-11 日本電気株式会社 半導体記憶装置及びその製造方法

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100373590C (zh) * 2003-08-21 2008-03-05 川崎微电子股份有限公司 形成半导体集成电路布局结构的方法、布局结构及光掩模
CN100351841C (zh) * 2003-11-10 2007-11-28 株式会社东芝 具有倾斜布线的半导体集成电路及其布图方法
CN1881223B (zh) * 2005-04-06 2010-05-12 Lsi罗吉克公司 具有可重定位处理器硬核的集成电路
CN104396010A (zh) * 2012-05-07 2015-03-04 德卡技术股份有限公司 集成电路封装自动布线
CN104396010B (zh) * 2012-05-07 2017-09-22 德卡技术股份有限公司 集成电路封装自动布线
CN103515380A (zh) * 2012-06-27 2014-01-15 三星电子株式会社 半导体集成电路及其设计和制造方法
CN103515380B (zh) * 2012-06-27 2017-09-29 三星电子株式会社 半导体集成电路及其设计和制造方法
CN108287980A (zh) * 2018-03-28 2018-07-17 湖南融创微电子有限公司 芯片布线方法
CN108287980B (zh) * 2018-03-28 2021-09-17 湖南融创微电子有限公司 芯片布线方法

Also Published As

Publication number Publication date
US6571379B2 (en) 2003-05-27
US20010054721A1 (en) 2001-12-27
EP1168207A2 (en) 2002-01-02
KR20020001582A (ko) 2002-01-09
JP2002009160A (ja) 2002-01-11

Similar Documents

Publication Publication Date Title
CN1331491A (zh) 半导体集成电路以及半导体集成电路布线布局
CN1183602C (zh) 一种集成电路及其为集成电路设计导线布局的方法
CN1169204C (zh) 设计方法、掩模组、集成电路及其制造方法和存储介质
CN1851921A (zh) 半导体器件
CN1295746C (zh) 半导体器件及其制造方法和半导体器件的测试方法
CN1139122C (zh) 半导体器件及其制造方法
US7276435B1 (en) Die level metal density gradient for improved flip chip package reliability
CN1835235A (zh) 半导体器件和mim电容器
CN1750251A (zh) 半导体装置的设计方法及半导体装置
US9653413B2 (en) Power grid conductor placement within an integrated circuit
CN1744313A (zh) 具有堆叠的半导体元件的半导体装置
CN1901178A (zh) 继电板及具有继电板的半导体器件
CN1290964A (zh) 标准单元、标准单元阵列及其布局和布线的系统与方法
CN1211813A (zh) 曝光图形掩模及其制造方法
CN1677668A (zh) 集成电路器件
CN1770442A (zh) 集成电路及集成电路的电连接再选路方法
CN1199273C (zh) 半导体装置及其设计方法和设计装置
CN100338751C (zh) 半导体装置
CN1300731C (zh) 半导体集成电路及其设计方法
CN1231514A (zh) 半导体存储器件
CN1139888C (zh) 用于半导体集成电路的设置及布线方法
CN1251328C (zh) 存储器宏及半导体集成电路
CN1476082A (zh) 半导体器件
CN1540767A (zh) 场效应晶体管
CN1449039A (zh) 半导体集成电路装置

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
ASS Succession or assignment of patent right

Owner name: NEC ELECTRONICS TAIWAN LTD.

Free format text: FORMER OWNER: NIPPON ELECTRIC CO., LTD.

Effective date: 20030327

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20030327

Address after: Kanagawa, Japan

Applicant after: NEC Corp.

Address before: Tokyo, Japan

Applicant before: NEC Corp.

C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication