CN1204871A - 半导体装置及其制造方法 - Google Patents
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Abstract
提供一种能增加存储节点电容、提高抗软错误性能的半导体装置及其制造方法。在包括存储节点部分11c、11d的第一布线层上通过介质膜12形成GND布线14b。于是由存储节点部分11c、11d、介质膜12和GND布线14b构成存储节点部分的电容元件。另外,相对于存储单元的中心呈点对称地配置第一布线层,同时在字线5a、5d的延伸方向上按同样的布局相邻地配置多个存储单元。
Description
本发明涉及半导体装置及其制造方法，特别是涉及有存储单元的半导体装置及其制造方法。
迄今已知的一种易失性半导体装置是SRAM(Static RandomAccess Memory)。在SRAM中将存储单元配置在呈矩阵(行列)状配置的互补型数据线(位线)和字线的交叉部位。图59是表示现有的SRAM的存储单元部分的等效电路图，图60是表示现有的SRAM的存储单元部分的平面布局图。参照图59及图60，现有的SRAM的存储单元由两个存取晶体管A1及A2、两个驱动晶体管D1及D2、以及两个高阻负载元件R1及R2构成。
另外，由两个高阻负载元件R1及R2及两个驱动晶体管D1及D2构成触发电路。由该触发电路构成交叉耦合的两个存储节点N1及N2。存储节点N1及N2具有高(N1)、低(N2)，或低(N1)、高(N2)这样的双稳态。只在供给规定的电源电压时才继续保持该双稳态。
存取晶体管A1及A2的一个源／漏区连接在触发电路的输入输出端即存储节点N1及N2上。另外，存取晶体管A1及A2的另一个源／漏区连接在位线上。另外，存取晶体管A1及A2的栅极连接在字线上。由该字线控制存取晶体管A1及A2的通／断。
另外，驱动晶体管D1及D2的漏区分别连接在存取晶体管A1及A2的一个源／漏区上。驱动晶体管D1及D2的源区连接在GND线(VEE线)上。驱动晶体管D1的栅极连接在存取晶体管A2的源／漏区上，驱动晶体管D2的栅极连接在存取晶体管A1的源／漏区上。高阻负载元件R1及R2分别连接在存取晶体管A1及A2的源／漏区上。高阻负载元件R1及R2的另一端连接在电源线(VCC线上)。
作为工作而写入数据时，选择字线(WL)，将存取晶体管A1及A2导通。然后，根据所希望的逻辑值，通过强制地将电压加在位线对上，将触发电路的双稳态设定成上述某一个状态。
读出数据时，将存取晶体管A1及A2导通。然后，将存储节点N1及N2的电位传递给位线。
最近，在SRAM的情况下，为了降低成本，也有减小存储单元的占有面积的趋势。可是，伴随以这样的方式减小存储单元的占有面积，抗软错误性能的劣化越发明显。所谓软错误，是指以下所述的现象而言。α射线从封装材料等的外部入射而发生的电子·空穴对中，电子被吸引到存储单元的存储节点处。因此，存储单元的存储信息被反转而产生随机错误。把该错误称为软错误。随着存储单元的占有面积减小，存储单元的存储节点部分的存储电容C变小。因此，存储节点部分的存储电荷(Q=C×V)也变少。这样一来，如果存储节点部分的存储电荷变少，就会产生容易发生软错误的问题。
图61是表示图60中所示的现有的存储单元部分的第一层多晶硅和有源区的平面布局图。图62是表示第二层多晶硅的平面布局图。参照图61和图62，在该现有例中示出了沿字线105a和105d的延伸方向呈线对称地配置了两个存储单元的情况。在此情况下，在第二层多晶硅层111a～f的布局中，相邻的存储单元的两个高阻部分111a的一端都连接在VCC布线111f上。因此，由两个高阻部分111a和VCC布线111f包围的区域的一端不成为开放端，呈封闭端状。迄今已知在这种封闭端状的图形的情况下，在该封闭端部分附近存在难以正确地对光致抗蚀剂进行图形刻蚀的问题。
具体地说，如一端闭合的图形所示，在伴有图形急剧变化的图形中，成象光学系统不能传递这样的急剧变化，导致分辨率下降。因此，在伴有一端封闭的那样的图形急剧变化的图形中，如图62所示，在图形刻蚀时，伴有图形急剧变化的部分中产生高阻部分111a的宽度变宽这样的不良情况。即，如图62所示，高阻部分111a的宽度WHR在封闭端部分(底部)产生宽度变宽这样的不良情况，其结果，产生高阻部分111a的电阻值下降的问题。
为了解决这样的问题，有必要延长高阻部分111a的长度LHR。这样一来，如果延长高阻部分111a的长度LHR，在同一存储单元尺寸的情况下，存储节点部分111c的长度LNODE变短。其结果，存储节点部分111c的平面面积变小，其结果，存在存储节点部分111c的电容下降的问题。这样一来，如果存储节点部分111c的电容下降，如上所述，就容易产生软错误这样的新问题。
另外，在图62所示的现有的布局中，为了确保相邻存储单元的存储节点部分111c之间的距离D1，对存储单元的边界必须最低限度地确保最小加工尺寸的1／2。这种情况使得扩大存储节点部分111c的宽度WNODE受到限制。由于这种情况，使得增加存储节点部分111c的电容有困难。
如上所述，在图60～图62所示的现有的SRAM的存储单元的平面布局中，难以确保宽的存储节点部分111c的面积，其结果，难以增加存储节点部分111c的电容。因此，在缩小了存储单元的情况下，难以提高抗软错误的性能。
另外，如图61所示，在将两个相邻的存储单元配置成线对称的情况下，有必要确保相邻的存储单元的两个驱动晶体管的栅极105c之间的间隔D3。因此，还存在难以使相邻的存储器之间的间隔变窄的问题。
另外，在图60及图61所示的现有的平面布局中，GND区108d和字线105d沿平面重叠配置。因此，字线105d和GND区108d之间的寄生电容增大，其结果，存在字线105d的RC延迟增大的问题。
本发明就是为了解决上述这样的课题而完成的。
本发明的一个目的在于提供一种即使在存储单元变小的情况下，也能提高抗软错误性能的半导体装置。
本发明的另一个目的在于提供一种能显著增加存储节点部分的存储电容的半导体装置。
本发明的又一个目的在于提供一种能提高抗软错误性能、同时能降低字线的RC延迟的半导体装置。
本发明的再一个目的在于提供一种即使在存储单元缩小了的情况下，也能容易地制造不易产生软错误的半导体装置的半导体装置制造方法。
本发明的第一方面的半导体装置是一种包括存储单元的半导体装置，它备有第一布线层和GND布线层。第一布线层是在半导体衬底上被形成的，它包括高阻布线部分和存储节点部分。GND布线层是通过介质膜在第一布线层上形成的。利用第一布线层的存储节点部分和GND布线层和介质膜构成存储节点部分的电容元件。相对于存储单元的中心呈点对称地配置第一布线层。在字线的延伸方向上按同样的布局方式相邻地配置多个存储单元。
在本发明的第一方面的半导体装置中，由于利用第一布线层的存储节点部分和GND布线层和介于它们之间的介质膜构成存储节点部分的电容元件，所以即使在存储单元缩小了的情况下，也能显著增加存储节点部分的存储电容。因此，即使在存储单元缩小了的情况下，也能显著提高抗软错误性能。另外，由于包括高阻布线部分和存储节点部分的第一布线层相对于存储单元的中心呈点对称配置，所以能使构成存储单元的左右反相器的平衡性变好。其结果，能使数据的存储保存特性稳定。另外，由于沿字线的延伸方向按同样的布局方式相邻地配置多个存储单元，所以在图形中不会形成封闭端状的部分，而成为连续的开放图形。因此，能防止在封闭端状的图形的情况下光致抗蚀剂图形刻蚀难的不良情况，其结果，能进行正确的图形刻蚀。因此，能防止在存在封闭端部分的图形的情况下高阻部分的一部分的宽度变宽、高阻部分的电阻值下降的不良情况。在存在封闭端部分的图形的情况下，为了防止高阻部分的电阻值下降，有必要延长高阻部分的长度，但在本发明中，由于不需要延长高阻部分的长度，所以不需要缩短与高阻部分连接的存储节点部分的长度。因此，本发明能有效地防止存储节点部分的电容下降。
本发明的第二方面的半导体装置是在第一方面的半导体装置中，还备有连接着GND布线层的构成GND区的第一及第二杂质区。另外，在一个存储单元内分别独立地形成第一杂质区和第二杂质区。在一个存储单元内形成的第一杂质区及第二杂质区与相邻的存储单元的GND区分别地被形成。这样，由于使构成GND区的第一及第二杂质区与相邻的存储单元的GND区单独地形成，所以能防止相邻的存储单元的列电流(流过存储单元的电流)流入第一及第二杂质区。因此，能抑制GND区的电位上升，其结果，能使GND区的电位稳定。
本发明的第三方面的半导体装置是在第一方面的半导体装置中，还备有连接GND布线层的构成GND区的第一及第二杂质区。而且，该第一及第二杂质区和字线不在平面中互相重叠地形成。由于这样构成，所以与字线和第一及第二杂质区重叠成平面的情况相比，能减小字线和第一及第二杂质区之间的寄生电容。因此，能降低字线的RC延迟。
本发明的第四方面的半导体装置是在第一至第三方面的半导体装置中，还备有在第一布线层的下方的半导体衬底上形成的包含栅极的第二布线层。在此情况下，第一布线层除了高阻布线部分和存储节点部分以外，还包括电源布线部分。
本发明的第五方面的半导体装置是在第四方面的半导体装置中，还备有第一层间绝缘层，该第一层间绝缘层是在第二布线层及半导体衬底和第一布线层之间被形成的，它有将第二布线层及半导体衬底与第一布线层连接起来的第一接触孔。使该第一接触孔的直径大于第一布线层的厚度和介质膜的厚度之和的2倍，且小于第一布线层的厚度和介质膜的厚度和GND布线层的厚度之和的2倍。这样，由于使第一接触孔的直径大于第一布线层的厚度和介质膜的厚度之和的2倍，所以能沿第一接触孔的内侧面形成存储节点部分和介质膜，因此，能沿第一接触孔的内侧面形成存储节点的电容元件。其结果，能使存储节点部分的电容显著地增加。另外，由于使第一接触孔的直径小于第一布线层的厚度和介质膜的厚度和GND布线层的厚度之和的2倍，所以在形成了GND布线层的情况下，能利用GND布线层将第一接触孔完全填充。因此，能提高GND布线层的上表面的平面性。其结果，在后继的制造工序中，能容易地进行上层图形刻蚀。
本发明的第六方面的半导体装置是在第五方面的半导体装置中，这样来构成第一层间绝缘膜，即，使其包括将GND布线层和第一及第二杂质区连接起来的第二接触孔。在此情况下，使第二接触孔的直径小于GND布线层的厚度的2倍。由于这样来构成，所以在第二接触孔内形成了GND布线层的情况下，能利用GND布线层将第二接触孔完全填充。因此，在形成了GND布线层的情况下，能使GND布线层的上表面更加平坦。其结果，能容易地进行以后所形成的上层图形刻蚀。
本发明的第七方面的半导体装置是在第一或第二方面的半导体装置中，还备有在第一布线层的下方的半导体衬底上被形成的包含栅极的第二布线层。在此情况下，这样来构成第一布线层，即该第一布线层包括与半导体衬底及第二布线层接触的下层，以及在该下层上被形成的上层。另外，形成GND布线层，以便经由介质膜覆盖上述下层及上层的侧端面。这样，由于利用下层和上层的两层结构形成包含存储节点部分的第一布线层，同时形成GND布线层，以便经由介质膜覆盖上述下层及上层的侧端面，所以能将第一布线层的下层及上层的侧端面也作为存储节点部分的电容使用。因此，存储节点部分的表面积能增加下层及上层的侧端面的长度，所以更能增加存储节点的电容。因此，更能提高抗软错误性能。
本发明的第八方面的半导体装置是在第七方面的半导体装置中，以将电源布线部分包括在内的方式构成下层。
本发明的第九方面的半导体装置是在第七方面的半导体装置中，以将电源布线部分包括在内的方式构成上层。
本发明的第十方面的半导体装置是在第七方面的半导体装置中，包含由与下层相同的层构成的位线引出电极。如果这样来构成，则由于在同一层进行图形刻蚀，所以能同时形成第一布线层的下层和位线引出电极，从而能简化制造工序。
本发明的第十一方面的半导体装置是在第七方面的半导体装置中，还备有第一层间绝缘膜，该第一层间绝缘膜是在第二布线层及半导体衬底和第一布线层之间被形成的，它有将第二布线层及半导体衬底和第一布线层连接起来的第一接触孔。使该第一接触孔的直径大于下层的厚度和上层的厚度和介质膜的厚度之和的2倍，且小于下层的厚度和上层的厚度和GND布线层的厚度和介质膜的厚度之和的2倍。这样，由于使第一接触孔的直径大于下层的厚度和上层的厚度和介质膜的厚度之和的2倍，所以能沿第一接触孔的内侧面形成由下层及上层构成的第一布线层和介质膜，因此，能使第一布线层中包括的存储节点的电容显著地增加。另外，由于使第一接触孔的直径小于下层的厚度和上层的厚度和GND布线层的厚度和介质膜的厚度之和的2倍，所以在形成了GND布线层的情况下，能利用GND布线层将第一接触孔完全填充。其结果，能提高GND布线层的上表面的平坦性。因此，在后继的工序中在GND布线层的上方形成布线层的情况下，能容易地进行该布线层的图形刻蚀。
本发明的第十二方面是一种包括存储单元的半导体装置的制造方法，它包括以下工序。在半导体衬底上相对于存储单元的中心呈点对称地形成包括高阻布线部分和存储节点部分的第一布线层。在第一布线层上将介质膜夹在中间形成GND布线层。另外，在字线的延伸方向上按同样的布局方式相邻地形成多个存储单元。在本发明的第十二方面所述的制造方法中，由于这样在包含存储节点部分的第一布线层上将介质膜夹在中间形成GND布线层，所以能利用该存储节点部分和GND布线层和介质膜构成存储节点部分的电容元件。因此，能显著地增加存储节点部分的电容。另外，由于相对于存储单元的中心呈点对称地形成第一布线层，所以能使构成存储单元的左右反相器的平衡性变好，其结果，能使数据的存储保存特性稳定。另外，由于在字线的延伸方向上按同样的布局方式相邻地配置多个存储单元，所以所形成的图形呈连续的开放图形。因此，与图形呈封闭端状的情况相比，容易进行光致抗蚀剂的图形刻蚀，其结果，在高阻部分的图形刻蚀时能防止高阻部分的宽度变宽的不良情况。
本发明的第十三方面的半导体装置的制造方法是在第十二方面的半导体装置的制造方法中，上述形成第一布线层及GND布线层的工序包括以下工序。首先在半导体衬底上形成层间绝缘膜。然后在该层间绝缘膜上依次形成第一布线层及介质膜后，在该介质膜上形成第一GND布线层。通过对第一GND布线层和介质膜和层间绝缘膜进行图形刻蚀而形成到达半导体衬底表面的接触孔。形成第二GND布线层，以便填充接触孔，同时覆盖第一布线层的上表面。这样，由于在形成接触孔之前形成第一GND布线层，所以在形成了接触孔之后，在进行将衬底表面上的自然氧化膜除掉的刻蚀时，能用第一GND布线层保护介质膜。因此，能防止由于该刻蚀而使介质膜的厚度变薄，因此能稳定地形成存储节点的电容。
本发明的第十四方面的半导体装置的制造方法是在第十三方面的半导体装置的制造方法中，在形成第一布线层之前进行以下工序。即，在半导体衬底的主表面上分别独立地形成构成GND区的第一杂质区和第二杂质区。使一个存储单元内的第一及第二杂质区与相邻的存储单元的第一及第二杂质区分别地形成。这样，由于使一个存储单元内的第一及第二杂质区与相邻的存储单元的第一及第二杂质区单独地形成，所以电流不会从相邻的存储单元流入一个存储单元的第一及第二杂质区，所以能抑制GND电位上升。
图1是本发明的实施例1的SRAM的存储单元部分的平面布局图。
图2是图1所示的存储单元部分的沿100-100线的剖面图。
图3是排列了16个图1及图2所示的实施例1的存储单元部分时的平面布局图。
图4是排列了16个图1及图2所示的实施例1的存储单元部分时的平面布局图。
图5是表示以相同的布局排列了两个图1及图2所示的存储单元部分时的第一层多晶硅膜和有源区的平面布局图。
图6是表示以相同的布局排列了两个图1及图2所示的存储单元部分时的第二层多晶硅膜的平面布局图。
图7是说明本发明的实施例1的SRAM的存储单元部分的制造工艺用的平面布局图。
图8是图7所示的存储单元部分的沿100-100线的剖面图。
图9是说明本发明的实施例1的SRAM的存储单元部分的制造工艺用的平面布局图。
图10是图9所示的存储单元部分的沿100-100线的剖面图。
图11是说明本发明的实施例1的SRAM的存储单元部分的制造工艺用的平面布局图。
图12是图11所示的存储单元部分的沿100-100线的剖面图。
图13是说明本发明的实施例1的SRAM的存储单元部分的制造工艺用的平面布局图。
图14是图13所示的存储单元部分的沿100-100线的剖面图。
图15是说明本发明的实施例1的SRAM的存储单元部分的制造工艺用的平面布局图。
图16是图15所示的存储单元部分的沿100-100线的剖面图。
图17是说明本发明的实施例2的SRAM的存储单元部分的制造工艺用的平面布局图。
图18是图17所示的存储单元部分的沿100-100线的剖面图。
图19是图17所示的存储单元部分的沿100-100线的剖面图。
图20是表示本发明的实施例2的SRAM的存储单元部分的平面布局图。
图21是沿图20所示的存储单元部分的100-100线的剖面图。
图22是说明本发明的实施例3的SRAM的存储单元部分的制造工艺用的平面布局图。
图23是沿图22所示的存储单元部分的100-100线的剖面图。
图24是表示本发明的实施例3的SRAM的存储单元部分的平面布局图。
图25是沿图24所示的存储单元部分的100-100线的剖面图。
图26是说明本发明的实施例4的SRAM的存储单元部分的制造工艺用的平面布局图。
图27是沿图26所示的存储单元部分的100-100线的剖面图。
图28是说明本发明的实施例4的SRAM的存储单元部分的制造工艺用的平面布局图。
图29是沿图28所示的存储单元部分的100-100线的剖面图。
图30是表示本发明的实施例4的SRAM的存储单元部分的平面布局图。
图31是沿图30所示的存储单元部分的100-100线的剖面图。
图32是说明本发明的实施例5的SRAM的存储单元部分的制造工艺用的平面布局图。
图33是沿图32所示的存储单元部分的100-100线的剖面图。
图34是说明本发明的实施例5的SRAM的存储单元部分的制造工艺用的平面布局图。
图35是沿图34所示的存储单元部分的100-100线的剖面图。
图36是本发明的实施例5的SRAM的存储单元部分的平面布局图。
图37是沿图36所示的存储单元部分的100-100线的剖面图。
图38是说明本发明的实施例6的SRAM的存储单元部分的制造工艺用的平面布局图。
图39是沿图38所示的存储单元部分的100-100线的剖面图。
图40是沿图38所示的存储单元部分的100-100线的剖面图。
图41是表示本发明的实施例6的SRAM的存储单元部分的平面布局图。
图42是沿图41所示的存储单元部分的100-100线的剖面图。
图43是说明本发明的实施例7的SRAM的存储单元部分的制造工艺用的平面布局图。
图44是沿图43所示的存储单元部分的100-100线的剖面图。
图45是表示本发明的实施例7的SRAM的存储单元部分的平面布局图。
图46是沿图45所示的实施例7的存储单元部分的100-100线的剖面图。
图47是说明本发明的实施例8的SRAM的存储单元部分的制造工艺用的平面布局图。
图48是沿图47所示的存储单元部分的100-100线的剖面图。
图49是说明本发明的实施例8的SRAM的存储单元部分的制造工艺用的平面布局图。
图50是沿图49所示的存储单元部分的100-100线的剖面图。
图51是表示本发明的实施例8的SRAM的存储单元部分的平面布局图。
图52是沿图51所示的存储单元部分的100-100线的剖面图。
图53是说明本发明的实施例9的SRAM的存储单元部分的制造工艺用的平面布局图。
图54是沿图53所示的存储单元部分的100-100线的剖面图。
图55是说明本发明的实施例9的SRAM的存储单元部分的制造工艺用的平面布局图。
图56是沿图55所示的的存储单元部分的100-100线的剖面图。
图57是表示本发明的实施例9的SRAM的存储单元部分的平面布局图。
图58是沿图57所示的存储单元部分的100-100线的剖面图。
图59是表示现有的SRAM的存储单元部分的等效电路图。
图60是表示现有的SRAM的存储单元部分的第一层多晶硅膜和有源区的平面布局图。
图61是呈线对称地配置图60所示的现有的存储单元时的平面布局图。
图62是表示呈线对称地配置现有的存储单元部分时的第二层多晶硅膜的平面布局图。
以下，根据附图说明本发明的实施例。
(实施例1)
图1是本发明的实施例1的SRAM的存储单元部分的平面布局图，图2是沿图1中的100-100线的剖面图。图3及图4是表示配置了多个实施例1的存储单元时的布局的平面图。首先参照图1及图2，说明实施例1的SRAM的存储单元部分的剖面结构。
在该实施例1的存储单元中，在N-型硅衬底1的表面上形成P-型阱区4。另外，在P-型阱区4的表面的规定区域中形成元件分离用的场绝缘膜2。在由场绝缘膜2包围的有源区中隔开规定的间隔形成N+型源／漏区8a、8b、8c及8d。在N+型源／漏区8a～8d的沟道区一侧形成N-型源／漏区6。由N-型源／漏区6和N+型源／漏区8a～8d构成LDD(轻掺杂漏极)结构的源／漏区。
在位于源／漏区8a和8b之间的沟道区上通过栅绝缘膜30形成字线5a。在位于N+型源／漏区8b和8c之间的沟道区上通过栅绝缘膜30形成驱动晶体管的栅极5b。在位于N+型源／漏区8c和8d之间的沟道区上通过栅绝缘膜30形成驱动晶体管的栅极5c。另外在场绝缘膜2上通过栅绝缘膜30形成字线5d。在字线5a及5d和栅极5b及5c的侧表面上形成侧壁氧化膜7。另外，形成由SiO2膜构成的层间绝缘膜9，以便覆盖全部表面。在层间绝缘膜9的规定区域中分别形成接触孔13a、10a及13c。
在接触孔13a内形成位线接触焊区14a，以便与N+型源／漏区8a接触，同时填充接触孔13a。另外，沿接触孔10a的内侧表面形成存储节点部分11c，以便与N+型源／漏区8b及栅极5b接触。形成高阻部分11a，以便与存储节点部分11c连接。在层间绝缘膜9的上部表面上还形成VCC布线部分11e、11f，以便与高阻部分11a和存储节点部分11c连接。存储节点部分11c和高阻部分11a和VCC布线部分11e、11f均由具有200～1000埃左右厚度的相同的多晶硅膜构成。
形成介质膜12，以便覆盖存储节点部分11c和高阻部分11a和层间绝缘膜9的上部表面。介质膜12由氮化硅膜(Si3N4)12a和氧化硅膜(SiO2或SiON)12b两层构成。形成GND布线14b，以便填充接触孔10a，同时在接触孔13c内与N+型源／漏区8d进行导电性接触。通过对具有1000～2000埃左右厚度的相同的多晶硅膜进行图形刻蚀，形成位线接触焊区14a和GND布线14b。
另外，形成层间绝缘膜16，以便覆盖位线接触焊区14a、GND布线14b和介质膜12。在层间绝缘膜16的位于位线接触焊区14a上的区域中形成位线接触孔17a。在该位线接触孔17a内形成位线18a，以便与位线接触焊区14a导电性地接触，同时沿层间绝缘膜16的上表面延伸。位线18a由铝等构成的第一金属布线形成。在图2中只示出了位线18a，但实际上如图1所示，在一个存储单元内位线18a和18b彼此隔开一定间隔且互相平行地延伸。
如上所述，在实施例1的SRAM的存储单元中，沿接触孔10a的内侧表面形成存储节点部分11c，同时以覆盖着该存储节点部分11c的表面的方式形成介质膜12。然后以覆盖着接触孔10a的介质膜12的表面的方式形成GND布线14b。因此，沿接触孔10a的内侧表面由存储节点部分11c、介质膜12和GND布线14b构成电容器。其结果，能显著地增大存储节点部分11c的电容。因此，即使在存储单元尺寸缩小了的情况下，也能显著地提高耐软错性能。
另外，如图3及图4所示，在实施例1的存储单元中，沿字线5a及5d的延伸方向以同样的布局相邻地配置多个存储单元。以下参照图5及图6，说明这种情况的效果。图5示出了有源区和由第一层多晶硅层构成的字线及栅极的配置情况，图6示出了由第二层多晶硅层构成的存储节点部分、高阻部分和电源布线部分的配置情况。如图5及图6所示，在本发明中，沿字线5a及5d的延伸方向以同样的布局相邻地形成存储单元。因此，与图61及图62所示的现有的情况不同，在高阻部分第二层多晶硅图形不呈封闭端状的图形，而呈连续的开放图形。因此，与图62所示的情况不同，具有光致抗蚀剂的图形刻蚀变得容易的效果。
即，在图6所示的实施例1的存储单元的配置中，由于没有封闭端部分而呈连续的开放图形，所以不会产生分辨率下降的不利情况。其结果，能良好地进行图形刻蚀。其结果，也能按照设计的尺寸正确地形成图6所示的高阻部分11a，能消除图62所示情况下的高阻部分的电阻值下降的问题。其结果，能确保存储节点部分11c的更宽的面积。因此，能有效地防止存储节点部分的电容值下降的问题。
另外，如图6所示，在实施例中由于相对于存储单元的中心呈点对称地配置存储节点部分11c及11d、高阻部分11a及11b，所以构成存储单元的左右的反相器的平衡性变好。其结果，能使存储保存特性稳定。另外，如图6所示，在本实施例中由于以相同的布局沿横向相邻地配置存储单元，所以与图62所示的情况不同，能以最小的加工尺寸形成存储节点部分11c和相邻的存储单元的高阻部分11b之间的距离D2。因此，不会象图62所示的以往的情况那样，为了确保相邻的存储单元的存储节点部分111c之间的空隙而限制存储节点部分111c的长度WNODE。就是说，通过进行图6所示的配置，能使存储节点部分11c的横向长度WNODE比图62所示的以往情况下的长。因此，能增加存储节点部分11c的面积，能增加与其相应大小的存储节点的电容。
另外，利用图5所示的实施例1的有源区3的平面形状，能增大驱动晶体管的有源区的宽度WD。因此，驱动晶体管的电流增加，其结果，能增大称为“单元比(cell ratio)”的驱动晶体管和存取晶体管的电导比(电流比)。因此，能增大反相器的增益，反相器输出的转变部分的斜率变得陡峭，所以能谋求存储单元工作的稳定。
另外，在图6所示的布局中，一个存储单元内的存储节点部分11c和相邻的存储单元内的存储节点部分11d与图62所示的情况不同，是错开配置的。因此，一个存储单元内的存储节点部分11c和相邻的存储单元内的存储节点部分11d之间最接近的、相对的部分的面积变小。因此，能降低一个存储单元内的存储节点部分11c和相邻的存储单元内的存储节点部分11d由于导电性的微小异物或光致刻蚀现象不良造成的图形刻蚀不良等引起的短路的几率，能防止发生这样不良现象。
另外，在本实施例中，构成图1所示的GND布线14b，以便将上下及横向相邻的存储器之间连接起来。因此，能使存储单元的GND电位更稳定，其结果是单元的工作也会稳定。
另外，在本实施例中，如图5所示，在一个存储单元内个别地独立地形成构成GND区的N+型源／漏区8d，同时相邻的存储单元的GND区也都个别地独立地形成。因此，相邻的存储单元不共用GND区，所以相邻的存储单元的列电流(流过存储单元的电流)不流入构成GND区的N+型源／漏区8d。因此，能有效地抑制GND电流上升，其结果，能谋求GND电流的稳定。
另外，在本实施例中，如图2所示，接触孔10a的直径被设定成大于存储结点部分11c的厚度和介质膜12的厚度之和的2倍，且小于存储节点部分11c的厚度和介质膜12的厚度和GND布线层14b的厚度之和的2倍。因此，由于使接触孔10a的直径大于存储节点部分11c的厚度和介质膜12的厚度之和的2倍，所以能沿接触孔10a的内侧表面形成存储节点部分11c和介质膜12。其结果，能沿接触孔10a的内侧表面形成由存储节点部分11c和介质膜12和GND布线14b构成的电容器。因此，能使存储节点部分11c的电容显著地增加。另一方面，由于使接触孔的直径小于存储节点部分11c的厚度和介质膜12的厚度和GND布线14b的厚度之和的2倍，所以在形成了GND布线14b的情况下，能利用GND布线14b填充接触孔10a。因此，能使GND布线14b的上部表面平坦。其结果，能容易地进行形成GND布线14b的上层时的图形刻蚀。
另外，图2所示的接触孔13c的直径最好小于GND布线层14b的厚度的2倍。通过这样来构成，在形成GND布线层14b时能完全填充接触孔13c。其结果，上层的图形刻蚀变得容易。
另外，在本实施例中，如图2及图5所示，字线5d和构成GND区的N+型源／漏区8d不在平面上互相重叠地形成。就是说，在字线5d的下侧形成场绝缘膜2。因此，与在字线5d的下侧通过栅绝缘膜30形成N+型源／漏区8d的情况相比，能减小字线5d的寄生电容。其结果，能降低字线5d的RC延迟。
另外，图2所示的由SiO2膜构成的层间绝缘膜9的厚度最好尽可能地厚。通过加厚层间绝缘膜9的厚度，使沿接触孔10a的侧面形成的存储节点部分11c的长度变长，因此能使存储节点部分11c的电容增加与其相应的大小。
其次，参照图7～图16说明实施例1的SRAM的存储单元的制造工艺。另外，沿图7、图9、图11、图13及图15中的100-100线的剖面图分别示于图8、图10、图12、图14及图16。首先，如图7及图8所示，例如用LOCOS(硅的局部氧化)法在N-型硅衬底1上形成具有2000～5000埃左右厚度的由SiO2膜构成的场绝缘膜2。例如，将SiO2膜(图中未示出)作为衬垫膜，将在它上面淀积的Si3N4膜(图中未示出)作为耐氧化性掩模用，通过有选择地进行热氧化，形成该场绝缘膜2。
此后，通过将衬垫膜及Si3N4膜除去，露出N-型硅衬底1的表面上的有源区3。此后，在N-型硅衬底1的主表面上，以200～700KeV(千电子伏特)注入1×1012～1×1013cm-2左右的例如硼等P型杂质。再以30～70KeV左右注入3×1012cm-2左右的硼等P型杂质，进行存取晶体管及驱动晶体管的阈值电压的设定。通过这样处理，在N-型硅衬底1的主表面上形成具有浓度为1016～1018／cm3左右的杂质的P-型阱区4。
其次，如图9及图10所示，通过使N-型硅衬底1的表面进行热氧化，形成由SiO2膜构成的厚度约为40～100埃的栅绝缘膜30。用LPCVD(低压化学汽相淀积)法例如掺入磷化氢(PH3)等气体，在该栅绝缘膜30上淀积磷浓度约为1．0～8．0×1020cm-3的具有500～1000埃左右厚度的磷掺杂多晶硅膜。该磷掺杂多晶硅膜构成第一层多晶硅膜
然后，利用光刻技术和反应性离子刻蚀(RIE)法，对上述的磷掺杂多晶硅膜及其下面的栅绝缘层进行图形刻蚀。于是形成字线5a、5d、驱动晶体管的栅极5b、5c、以及栅绝缘膜30。另外，也可以用例如由硅化钨(WSi2)膜等金属硅化物薄膜和磷掺杂多晶硅膜构成的所谓多晶硅硅化物(polycide)布线形成字线5a、5d和栅极5b、5c。
此后，将栅极5b、5c和字线5a、5d作为掩模，以30～70KeV左右、且以45度的注入角度，一边使晶片旋转，一边将剂量为1．0～5．0×1013cm-2的砷(As)注入到N-型硅衬底1的表面上。于是形成具有浓度为1017～1019／cm3左右的杂质的N-型源／漏区6。然后，用LPCVD法在全部表面上淀积厚度为500～2000埃左右的SiO2膜(图中未示出)之后，用RIE法对该SiO2膜进行各向异性刻蚀。于是，在字线5a及5d和栅极5b及5c的侧面形成宽度为500～2000埃左右的侧壁氧化膜7。
此后，将栅极5b、5c、字线5a、5d和侧壁氧化膜7作为掩模，以50KeV将剂量为1．0～5．0×1015cm-2左右的砷(As)注入到N-型硅衬底1的表面上。于是形成N+型源／漏区8a～8d。该N+型源／漏区有浓度为1020～1021／cm3左右的杂质。这样便形成由低浓度的N-型源／漏区6和高浓度的N+型源／漏区8a～8d构成的LDD结构的源／漏区。
其次，如图11及图12所示，用LPCVD法在全部表面上形成由厚度为1000～10000埃左右的SiO2膜构成的层间绝缘膜9。用光刻技术和RIE法有选择地除去层间绝缘膜9的规定区域域，使N+型源／漏区8b和栅极5b及5c的一部分露出，形成接触孔10a和10b。
然后，用氢氟酸(HF)等将在该露出的栅极5b及5c的上表面和源／漏区8b的表面上形成的自然氧化膜除去。
此后，用LPCVD法淀积厚度为200～1000埃左右的第二层多晶硅膜(图中未示出)之后，用光刻技术和RIE法进行图形刻蚀。此后，以30KeV将剂量为1．0×1012cm-2～1．0×1014cm-2左右的磷(P)注入到第二层多晶硅膜中。
如图13及图14所示，再用光刻技术形成被刻蚀成规定形状的光致抗蚀剂19。将光致抗蚀剂19作为掩模，以20KeV左右将剂量为1．0×1014cm-2～1．0×1015cm-2左右的砷(As)注入到第二层多晶硅膜中，形成具有低电阻值的存储节点部分11c、11d和Vcc布线部分11e、11f。被光致抗蚀剂19盖住的部分由于未注入As，所以成为具有高电阻值的部分11a及11b。该高电阻值的部分11a及11b的阻值约为100MΩ～10TΩ／条，低电阻值部分(存储节点部分11c及11d、VCC布线部分11e及11f)的阻值1kΩ～100kΩ／□片的薄层电阻。另外，驱动晶体管的栅极5b及5c由存储节点部分11c及11d连接在N+型源／漏区8b上。
此后，如图15及图16所示，例如用LPCVD法淀积厚度为50～200埃左右的氮化硅膜(Si3N4)12a。然后，例如在约750～900℃的温度条件下，在氢气氛中通过使该氮化硅膜12a的表面氧化，形成氧化硅膜(SiO2或SiON)12b。于是形成由氮化硅膜12a和氧化硅膜12b构成的介质膜12。另外，介质膜12不限于Si3N4膜12a／SiO2膜12b这种两层膜，也可以采用由SiO2膜或Si3N4膜等构成的单层膜，也可以采用SiO2膜／Si3N4膜／SiO2膜等复合膜或其它介电常数大的高介质膜。
此后，用光刻技术和RIE法，形成位线直接接触孔13a及13b、GND直接接触孔13c及13d。
然后，用氢氟酸(HF)等将在位线直接接触孔13a及13b内露出的N+型源／漏区8a表面上形成的自然氧化膜、以及在GND直接接触孔13c及13d内露出的N+型源／漏区8b表面上形成的自然氧化膜除去。此后，用LPCVD法形成由第三层多晶硅膜构成的磷掺杂多晶硅膜(图中未示出)。该磷掺杂多晶硅膜的厚度约为1000～2000埃，磷浓度为1．0～8．0×1020cm-3左右。然后，用光刻技术和RIE法，对该磷掺杂多晶硅膜进行图形刻蚀，形成位线接触焊区14a及14c，以及GND布线14b。
另外，在本实施例中，虽然只用磷掺杂多晶硅膜形成了位线接触焊区14a及14c，以及GND布线14b，但本发明不限于此，例如也可以采用由硅化钨膜等金属硅化物膜和磷掺杂多晶硅膜构成的所谓的多晶硅硅化物布线。
此后，如图1及图2所示，和通常的LSI一样，在形成了层间绝缘膜16之后，在该层间绝缘膜16的规定区域域形成位线接触孔17a及17b。然后，形成由铝布线构成的位线18a及18b，以便通过该位线接触孔17a及17b与N+型源／漏区8a进行导电性连接。
这样便制成了实施例1的SRAM的存储单元。
(实施例2)
图17～图19是说明实施例2的存储单元部分的制造工艺用的平面布局图及剖面图。图20是本发明的实施例2的SRAM的存储单元部分的平面布局图，图21是沿图20中的100-100线的剖面图。首先参照图21，说明实施例2的结构。该实施例2基本上与图2所示的实施例1的结构相同。但是，在该实施例2中，形成SiO2膜20，以便覆盖VCC布线11e及11f。然后，形成介质膜12，以便覆盖该SiO2膜20。这样，通过形成SiO2膜20及介质膜12，来覆盖第二层的多晶硅膜即VCC布线11e及11f，从而在对介质膜12上形成的第三层的多晶硅膜进行图形刻蚀时，在过刻蚀的情况下，介质膜12及SiO2膜成为刻蚀阻挡膜。这时，与只用介质膜12作为刻蚀阻挡膜的情况相比，即使进行了过刻蚀时，也能有效地防止变成没有刻蚀阻挡膜的状态。因此，能避免在进行了过刻蚀时由于刻蚀阻挡膜消失而使第二层多晶硅膜断线的问题。
其次，参照图17～图19，说明实施例2的存储单元部分的制造工艺。在该实施例2的存储单元部分的制造工艺中，首先进行与图7～图14所示的实施例1的制造工艺相同的工艺。此后，如图17～图18所示，在全部表面上淀积厚度为200～1000埃左右的SiO2膜20。此后，用光刻技术在SiO2膜20上的规定区域域形成被刻蚀成规定形状的图19所示的光致刻蚀剂21。将光致刻蚀剂21作为掩模，用RIE法对SiO2膜20进行干法刻蚀，形成图19所示的所刻蚀的图形SiO2膜20。然后将光致刻蚀剂21除去。
然后，如图21所示，与上述实施例一样，形成介质膜12。在该介质膜12上形成第三层多晶硅膜后进行图形刻蚀。于是，形成GND布线14b和位线接触焊区14a。在对该位线接触焊区14a和GND布线14b进行图形刻蚀时，如上所述，SiO2膜20和介质膜12这两个膜便成为刻蚀阻挡膜。因此，与只用介质膜12作为刻蚀阻挡膜的实施例1的情况相比，刻蚀阻挡膜不易消失。其结果，能有效地防止构成第二层的多晶硅膜的VCC布线11e及11f发生断线。
(实施例3)
图22是说明实施例3的存储单元部分的制造工艺用的平面布局图，图23是沿图22中的100-100线的剖面图。图24是本发明的实施例3的SRAM的存储单元部分的平面布局图，图25是沿图24中的100-100线的剖面图。首先，参照图24及图25，说明该实施例3的结构。在该实施例3中，与实施例2一样，形成SiO2膜20，以便覆盖VCC布线11e及11f。另外，在该实施例3中，沿构成第二层的多晶硅膜的存储节点部分11c及高阻部分11a的上表面、侧表面及下表面通过介质膜12形成GND布线240b。因此，与实施例1及2相比，能增加由存储结点部分11a、介质膜12和GND布线240b构成的电容器的表面积。其结果，更能增加存储节点电容，因此能更加提高抗软错误性能。另外，与上述的实施例2一样，由于设有SiO2膜20，所以在对第三层多晶硅膜即GND布线240b进行图形刻蚀时即使发生了过刻蚀，也不会产生使下层的VCC布线11e及11f的表面露出而断线这样的不良现象。
其次，参照图22及图23，说明实施例3的制造工艺。作为实施例3的制造工艺，首先进行与图18及图19所示的实施例2的制造工艺相同的工艺。此后，如图22及图23所示，将光致抗施剂21作为掩模，例如用氢氟酸(HF)有选择地除去SiO2膜20和由SiO2膜构成的层间绝缘膜9。因此，通过在层间绝缘膜9上形成凹部9a及9b，使构成第二层多晶硅膜的存储节点部分11c及高阻部分11a的侧面和底面露出。此后将光致抗施剂21除去。此后，经过与上述的实施例1及2同样的工艺，制成图25所示的实施例3的结构。在此情况下，由于介质膜12及GND布线240b是沿上述露出的存储节点部分11c及高阻部分11a的侧面和底面和上表面形成的，所以能显著地增加存储节点部分11c的存储电容。
(实施例4)
图26及图28、图27及图29是说明实施例4的制造工艺用的平面布局图及剖面图。图30是本发明的实施例4的SRAM的存储单元部分的平面布局图，图31是沿图30中的100-100线的剖面图。首先，参照图30及图31，在该实施例4的结构中，第三层多晶硅膜呈两层结构。通过对该两层膜进行图形刻蚀，形成由多晶硅膜140a和多晶硅膜14a构成的位线接触焊区、以及由多晶硅膜140b和多晶硅膜14b构成的GND布线。通过以这种方式将第三层多晶硅膜构成两层膜结构，在形成第三层多晶硅膜的上层之前，在将在接触孔13a及13c内的N+型源／漏区8a及8d的表面上形成的自然氧化膜除去时，介质膜12由第三层多晶硅膜的下层进行保护。因此，能防止在淀积第三层多晶硅膜的上层之前利用氢氟酸(HF)等将自然氧化膜除去的过程中将介质膜12减薄。因此，在对第三层多晶硅膜进行图形刻蚀时，能防止刻蚀阻挡膜消失而使第二层多晶硅膜断线这样的不良情况的发生。与此同时，由于能稳定地形成介质膜12的厚度，所以能稳定地形成存储节点电容。
其次，参照图26～图29，说明实施例4的制造工艺。作为实施例4的制造工艺，首先用与图13及图14所示的实施例1相同的工艺，进行到图14所示的工序为止。此后，如图26及图27所示，形成介质膜12。在介质膜12上形成成为第三层多晶硅膜的下层的厚度为100～500埃左右、磷浓度为1．0～8．0×1020cm-3左右的磷掺杂多晶硅膜140。用光刻技术在磷掺杂多晶硅膜140上的规定区域域形成光致抗蚀剂膜22。
将光致刻蚀剂22作为掩模，用RIE法对磷掺杂多晶硅膜140、介质膜12及由SiO2膜构成的层间绝缘膜9连续地进行刻蚀。于是形成图28及图29所示的位线直接接触孔13a、13b、GND直接接触孔13c及13d。再用氢氟酸(HF)等将在接触孔13a～13d的表面上形成的自然氧化膜除去后，在全部表面上淀积磷掺杂多晶硅膜14。该磷掺杂多晶硅膜14的厚度约为1000～2000埃，磷浓度为1．0～8．0×1020cm-3左右。这样，在淀积磷掺杂多晶硅膜14之前用氢氟酸(HF)等将自然氧化膜除去的工艺中，由于介质膜12被磷掺杂多晶硅膜140所覆盖，所以不会发生由于氢氟酸(HF)等的作用而使介质膜12的厚度变薄的不良情况。因此，如上所述，不会产生由于介质膜12的厚度减薄而引起下层的第二层多晶硅膜断线这样的不良情况，同时能稳定地形成介质膜12的厚度。
此后，如图29所示，在磷掺杂多晶硅膜14上的规定区域域形成光致抗蚀剂23。将该光致抗蚀剂23作为掩模，通过对磷掺杂多晶硅膜14及140进行图形刻蚀，形成图31所示的由磷掺杂多晶硅膜140a及14a构成的位线接触焊区、以及由磷掺杂多晶硅膜14b及140b构成的GND布线。此后，利用与上述实施例1相同的工艺，制成图30及图31所示的实施例4的存储单元部分。
(实施例5)
图32～图35是说明本发明的实施例5的存储单元部分的制造工艺用的平面布局图及剖面图。图36是实施例5的SRAM的存储单元部分的平面布局图，图37是沿图36中的100-100线的剖面图。首先，参照图36及图37，在该实施例5的存储单元部分的结造中，将存储节点部分及VCC布线部分形成为两层结构。具体地说，存储节点部分由厚度为500～1000埃左右的磷掺杂多晶硅膜24c和它上面的厚度为200～1000埃左右的多晶硅膜11c构成。另外，VCC布线由磷掺杂多晶硅膜24a、24b和它上面的多晶硅膜11f、11e构成。形成GND布线14b，以便覆盖由磷掺杂多晶硅膜24c和多晶硅膜11c构成的存储节点部分的上部表面及侧部表面。因此，存储节点部分与只有多晶硅膜11c的情况相比，在存储节点部分的侧壁部分形成的电容器的长度变长。因此，能使存储节点部分的电容器的电容增加。
作为该实施例5的存储单元部分制造方法，如图32及图33所示，在经过与实施例1的图11及图12所示的制造工艺相同的处理后，形成接触孔10a及10b。此后，用氢氟酸(HF)等将自然氧化膜除去。然后，用LPCVD法淀积成为第二层多晶硅膜的厚度为500～1000埃左右、磷浓度为1．0～8．0×1020cm-3左右的磷掺杂多晶硅膜。然后用光刻技术和RIE法对该多晶硅膜进行图形刻蚀，形成VCC布线24a及24b、以及存储节点连接布线24c及24d。
此后，用氢氟酸(HF)等将自然氧化膜除去后，用LPCVD法淀积厚度达200～1000埃左右的第三层多晶硅膜。此后，在该第三层多晶硅膜上的规定区域域形成图35所示的光致抗蚀剂25后，将该光致抗蚀剂25作为掩模，用RIE法对第三层多晶硅膜进行刻蚀。于是形成图35所示的经过图形刻蚀后的第三层多晶硅膜11。将光致抗蚀剂25除去后，经过与实施例1相同的工艺，制成图37所示的实施例5的存储单元部分。
这样，在实施例5中，存储节点部分的厚度为由第二层多晶硅膜构成的存储节点连接布线24c、24d的厚度和由第三层多晶硅膜构成的存储节点连接部分11c、11d的厚度之和，所以由存储节点部分、介质膜12和GND布线14b形成的电容器的表面积增加相当于存储节点连接布线24c及24d的厚度的大小。因此，能进一步增加存储节点部分的电容。另外，由于VCC布线的厚度为VCC布线24a及24b和VCC布线部分11e及11f之和，所以具有能降低布线电阻的效果。
另外，在该实施例5中，接触孔10a及10b的直径最好大于存储节点连接布线24c、24d的厚度和存储节点连接部分11a、11c的厚度之和的2倍，而且小于存储节点连接布线24c、24d的厚度、存储节点连接部分11a、11c的厚度、介质膜12的厚度和GND布线14b的厚度之和的2倍。因此，由于使接触孔10a及10b的直径大于存储节点连接布线24c、24d的厚度和存储节点连接部分11a、11c的厚度之和的2倍，所以能沿接触孔10a及10b的内壁形成存储节点连接部分11c、11d和介质膜12。因此，能显著地增加由存储节点连接部分11c、介质膜12和GND布线14b构成的电容器的电容。另外，由于将接触孔10a及10b的直径设定得小于存储节点连接布线24c、24d的厚度、存储节点连接部分11c、11d的厚度、介质膜12的厚度和GND布线14b的厚度之和的2倍，因此在形成了GND布线14b的情况下，能用GND布线14b填充接触孔10a及10b。因此，能使GND布线14b的表面平坦，其结果，例如上层的位线18a、18b的图形刻蚀变得容易。
另外，GND直接接触孔13c及13d的直径最好小于GND布线14b的厚度的2倍。由于这样处理，则能用GND布线14b填充GND直接接触孔13c及13d，所以可提高GND布线14b表面的平坦性。因此，能获得容易进行上层的例如位线18a、18b的图形刻蚀的效果。
另外，构成存储节点连接布线24c、24d的第二层的多晶硅膜的厚度最好厚一些。这样由于将第二层的多晶硅膜的厚度加厚，所以能使存储节点的电容增加与该增加的厚度相应的大小。
(实施例6)
图38～图40是说明实施例6的存储单元部分的制造工艺用的平面布局图及剖面图。图41是本发明的实施例6的SRAM的存储单元部分的平面布局图，图42是沿图41中的100-100线的剖面图。首先，参照图41及图42，作为实施例6的存储单元部分的结构，具有将实施例2的SiO2膜20用于上述实施例5的结构中的结构。因此，在该明实施例6中，能获得实施例2和实施例5两者的效果。
作为实施例6的制造工艺，进行与图32～图35所示的实施例5的处理相同的处理。此后，如图39所示，在全部表面上淀积厚度为200～1000埃左右的SiO2膜20。用光刻技术在该SiO2膜20上的规定区域域形成图40所示的光致抗蚀剂21后，将该光致抗蚀剂21作为掩膜，用RIE法有选择地将SiO2膜20的一部分除去。于是形成图40所示的进行过图形刻蚀后的SiO2膜20。此后将光致抗蚀剂21除去。然后经过与实施例5相同的处理，完成图42所示的实施例6的存储单元部分的结构。
在该实施例6中，SiO2膜20和介质膜12两者成为形成GND布线14b时的刻蚀阻挡膜。因此在形成GND布线14b时即使进行了过刻蚀，也能有效地防止刻蚀阻挡膜消失而使下层的VCC布线11f断线等的不良情况的发生，能获得与实施例2相同的效果。
(实施例7)
图43是说明实施例7的存储单元部分的制造工艺用的平面布局图及剖面图。图44是沿图43中的100-100线的剖面图。图45是本发明的实施例7的SRAM的存储单元部分的平面布局图，图46是沿图45中的100-100线的剖面图。首先，参照图45及图46，该实施例7的结构是将实施例3的结构用于上述实施例5的结构的例子。具体地说，用存储节点连接布线24c和存储节点部分11c的两层结构形成存储节点部分，同时不仅在存储节点部分的上表面和侧表面、而且在下表面也形成介质膜12。通过这样来构成，能进一步增加存储节点部分的存储电容，因此能更加提高抗软错误性能。
在该实施例7的存储节点部分的制造工艺中，首先进行与图39及图40所示的实施例6相同的处理。此后，如图44所示，将光致抗蚀剂21作为掩膜，用例如氢氟酸(HF)有选择地将SiO2膜20的一部分和由SiO2膜构成的层间绝缘膜9的一部分除去。于是形成凹部9a及9b，其结果，使构成存储节点部分的存储节点连接布线24c的外侧表面及下表面露出。沿着该露出的下表面及侧表面形成图46所示的介质膜12后，将GND布线240b填充到凹部9a及9b中，所以能使存储节点部分的电容显著地增加，能获得与实施例3同样的效果。另外，利用SiO2膜20能避免在进行GND布线240b的图形刻蚀时由于刻蚀阻挡膜消失而引起第二层多晶硅膜断线的问题。
(实施例8)
图47～图50是说明实施例8的存储单元部分的制造工艺用的平面布局图及剖面图。图51是本发明的实施例8的SRAM的存储单元部分的平面布局图，图52是沿图51中的100-100线的剖面图。首先，参照图51及图52，该实施例8是上述实施例5的变形例。在该实施例5中，VCC布线和存储节点部分都是由两层结构构成的。在该实施例8中，VCC布线11e及11f只由一层构成，同时由存储节点连接布线24c和存储节点部分11c的两层结构形成存储节点部分。这样，在只使存储节点部分呈两层结构的情况下，也与实施例5一样，增加了两层结构的存储节点部分的上部侧面的长度，所以能增加存储节点电容。
作为实施例8的制造工艺，在图34及图35所示的实施例5的制造工艺中，如图47及图48所示，在对第二层多晶硅膜进行图形刻蚀时，只形成存储节点连接布线24c及24d，不形成VCC布线24a、24b。此后，用氢氟酸(HF)等将存储节点连接布线24c及24d的上部表面的自然氧化膜除去后，用LPCVD法形成厚度为200～1000埃左右的第三层多晶硅膜。用光刻技术在该第三层多晶硅膜上的规定区域域形成图50所示的光致抗蚀剂25。将光致抗蚀剂25作为掩膜，用RIE法对第三层多晶硅膜进行干法刻蚀，能获得图50所示的经过图形刻蚀后的第三层多晶硅膜11。此后将光致抗蚀剂25除去，通过将杂质注入第三层多晶硅膜的规定区域域，形成图52所示的VCC布线11e及11f、存储节点部分11c、以及高阻部分11a。以下，经过与实施例5同样的处理，制成图52所示的实施例8的存储单元部分。
(实施例9)
图53～图56是说明实施例9的存储单元部分的制造工艺用的平面布局图及剖面图。图57是本发明的实施例9的SRAM的存储单元部分的平面布局图，图58是沿图57中的100-100线的剖面图。首先，参照图57及图58，实施例9的存储单元结构表示实施例5～8的变形例。具体地说，在该实施例9中，与实施例5一样，由存储节点连接布线24c和存储节点连接部分11c的两层结构形成存储节点部分。另外，与实施例8一样，VCC布线11e及11f只由一层结构形成。另外，在该实施例9中，利用由与存储节点连接布线24c相同的布线层形成的第一位线接触焊区24e和由与GND布线14b相同的层形成的第二位线接触焊区14a构成位线接触焊区部分。另外，在层间绝缘膜9的表面上形成SiO2膜50，在该SiO2膜50上形成介质膜12。
在该实施例9中，也由存储节点连接布线24c和存储节点连接部分11c的两层的侧端面构成存储节点部分的上部侧端面，所以增大了存储节点部分的表面面积，其结果，能增加存储节点电容。另外，由与存储节点连接布线24c相同的层形成第一位线接触焊区24e，同时由与GND布线14b相同的层形成第二位线接触焊区14a，所以能使第二位线接触焊区14a与位于存储节点部分的GND布线14b的上表面大体一致。因此，能进一步改善平坦性。
作为实施例9的制造工艺，在图32及图33所示的实施例5的制造工艺中，如图53及图54所示，在对第二层多晶硅膜进行图形刻蚀时，与存储节点连接布线24c、24d一起形成位线接触焊区24e及24f。这时与实施例5不同，不形成VCC布线24a、24b(参照图33)。
其次，如图55及图56所示，在形成了厚度为100～500埃左右的SiO2膜50之后，只将该SiO2膜50中的存储节点连接布线24c、24d上的规定区域域除去。此后，用氢氟酸(HF)等将存储节点连接布线24c的上部表面的自然氧化膜除去。然后，用LPCVD法淀积厚度为200～1000埃左右的第三层多晶硅膜后，在该第三层多晶硅膜上的规定区域上形成光致抗蚀剂25。将光致抗蚀剂25作为掩膜，用RIE法对第三层多晶硅膜进行干法刻蚀，形成图56所示的经过图形刻蚀后的第三层多晶硅膜11(11a～11f)。此后将光致抗蚀剂25除去。然后，经过与上述实施例5同样的处理，制成图57及图58所示的实施例9的存储单元部分。
另外，应理解此次公开的实施例的所有方面都是例示而不受此限制。本发明的范围不是在上述的实施例中说明的范围，而是用权利要求所述的范围来示出，另外还包括与权利要求所述的范围相当的意思及范围内的全部变更。例如，可以将上述的实施例1～9的任一个进行组合。
如上所述，如果采用本发明的第一至第十四方面，则能比以往显著地增加存储节点部分的电容。因此，即使在缩小了存储单元尺寸的情况下，也能显著地提高抗软错误性能。与此同时，不会形成封闭端状的闭合的图形，而能形成连续的开放图形，其结果，能使例如高阻布线部分形成得象所设计的一样细，因此，能防止在高阻布线部分地变粗的情况下，存储节点部分的表面积减小，致使存储节点电容下降这种不良情况的发生。另外，具有形成存储单元的左右的反相器的平衡性能变好，因此存储保存特性稳定的效果。
Claims (14)
1．一种包括存储单元的半导体装置，其特征在于：
备有在半导体衬底上被形成的包括高阻布线部分和存储节点部分的第一布线层以及通过介质膜在上述第一布线层上被形成的GND布线层，
由上述第一布线层的存储节点部分、上述GND布线层和上述介质膜构成上述存储节点部分的电容元件，
相对于上述存储单元的中心呈点对称地配置上述第一布线层，
在字线的延伸方向上按同样的布局相邻地配置多个上述存储单元。
2．根据权利要求1所述的半导体装置，其特征在于：
还备有连接上述GND布线层的构成GND区的第一及第二杂质区，
上述第一杂质区和上述第二杂质区在一个上述存储单元内分别独立地被形成，
在上述一个存储单元内被形成的上述第一及第二杂质区与相邻的存储单元的GND区分别地被形成。
3．根据权利要求1所述的半导体装置，其特征在于：
还备有连接上述GND布线层的构成GND区的第一及第二杂质区，
上述第一及第二杂质区和上述字线不在平面中互相重叠地形成。
4．根据权利要求1～3中的任意一项所述的半导体装置，其特征在于：
还备有在上述第一布线层的下方的上述半导体衬底上被形成的包含栅极的第二布线层，
上述第一布线层除了上述高阻布线部分和上述存储节点部分以外，还包括电源布线部分。
5．根据权利要求4所述的半导体装置，其特征在于：
还备有第一层间绝缘层，该第一层间绝缘层是在上述第二布线层及上述半导体衬底和上述第一布线层之间被形成的，它有将上述第二布线层及上述半导体衬底与上述第一布线层连接起来的第一接触孔，
上述第一接触孔的直径大于上述第一布线层的厚度和上述介质膜的厚度之和的2倍，且小于上述第一布线层的厚度、上述介质膜的厚度和上述GND布线层的厚度之和的2倍。
6．根据权利要求5所述的半导体装置，其特征在于：
上述第一层间绝缘膜包括将上述GND布线层和上述第一及第二杂质区连接起来的第二接触孔。
上述第二接触孔的直径小于上述GND布线层的厚度的2倍。
7．根据权利要求1或2所述的半导体装置，其特征在于：
还备有在上述第一布线层的下方的上述半导体衬底上被形成的包含栅极的第二布线层，
上述第一布线层包括与上述半导体衬底及上述第二布线层接触的下层，以及在上述下层上被形成的上层，
形成上述GND布线层，以便经由上述介质膜覆盖上述下层及上述上层的侧端面。
8．根据权利要求7所述的半导体装置，其特征在于：
上述下层包括电源布线部分。
9．根据权利要求7所述的半导体装置，其特征在于：
上述上层包括电源布线部分。
10．根据权利要求7所述的半导体装置，其特征在于：
包含由与上述下层相同的层构成的位线引出电极。
11．根据权利要求7所述的半导体装置，其特征在于：
还备有第一层间绝缘膜，该第一层间绝缘膜是在上述第二布线层及上述半导体衬底和上述第一布线层之间被形成的，它有将上述第二布线层及上述半导体衬底和上述第一布线层连接起来的第一接触孔，
上述第一接触孔的直径大于上述下层的厚度和上述上层的厚度和上述介质膜的厚度之和的2倍，且小于上述下层的厚度和上述上层的厚度和上述GND布线层的厚度和上述介质膜的厚度之和的2倍。
12．一种包括存储单元的半导体装置的制造方法，其特征在于包括以下工序：
在半导体衬底上相对于上述存储单元的中心呈点对称地形成包括高阻布线部分和存储节点部分的第一布线层的工序；
在上述第一布线层上将介质膜夹在中间形成GND布线层的工序；和
在字线的延伸方向上按同样的布局相邻地形成多个上述存储单元的工序。
13．根据权利要求12所述的半导体装置的制造方法，其特征在于形成上述第一布线层及上述GND布线层的工序包括以下工序：
在上述半导体衬底上形成层间绝缘膜的工序；
在上述层间绝缘膜上依次形成了上述第一布线层及上述介质膜后，在上述介质膜上形成第一GND布线层的工序；
通过对上述第一GND布线层和上述介质膜和上述层间绝缘膜进行图形刻蚀，形成到达上述半导体衬底表面的接触孔的工序；和
形成第二GND布线层，以便填充上述接触孔，同时覆盖上述第一布线层的上表面的工序。
14．根据权利要求12或13所述的半导体装置的制造方法，其特征在于在形成上述第一布线层之前还包括以下工序：
在上述半导体衬底的主表面上分别独立地形成构成GND区的第一杂质区和第二杂质区的工序；和
将一个存储单元内的上述第一及第二杂质区与相邻的存储单元的上述第一及第二杂质区分别地形成的工序。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN98105362.9A CN1204871A (zh) | 1997-07-03 | 1998-03-02 | 半导体装置及其制造方法 |
Applications Claiming Priority (2)
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| Publication Number | Publication Date |
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Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN1204871A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7411256B2 (en) | 2003-12-16 | 2008-08-12 | Nec Electronics Corporation | Semiconductor integrated circuit device capacitive node interconnect |
-
1998
- 1998-03-02 CN CN98105362.9A patent/CN1204871A/zh active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7411256B2 (en) | 2003-12-16 | 2008-08-12 | Nec Electronics Corporation | Semiconductor integrated circuit device capacitive node interconnect |
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