CN1612345A - 半导体器件和显示器件 - Google Patents

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Abstract

本发明通过减少功能电路设计中重复逻辑综合和布局路线选择的所需的时间提供一种低成本和的高性能的功能电路。由输出侧上的逻辑电路和输入侧上的逻辑电路来构成用于逻辑综合和布局路线选择的标准单元，并且使该输出侧上的逻辑电路的驱动能力变大，同时使该输入侧上的逻辑电路的栅极输入容量变小。通过这样来形成标准单元，就可以相对地增加在功能电路的延迟时间中该栅极延迟所占的比。因此，即使没有预先高精度地估测布局路线选择后的布线电容，只要可以高精度地估测每个标准单元的栅极延迟，就可以在该逻辑综合中高精度地获得工作频率。即提高了逻辑综合结果的可靠性，因此不需要重复逻辑综合和自动布局路线选择，这可以缩短设计周期。

Description

半导体器件和显示器件
技术领域
本发明涉及一种具有功能电路的半导体器件。具体地，本发明涉及一种重量轻、薄、高性能且低成本的半导体器件。此外，本发明涉及一种具有在同一衬底上的功能电路的显示器件，具体地涉及一种重量轻、薄、高性能且低成本的显示器件。
背景技术
近年来，有关采用多晶硅薄膜作为有源层的薄膜晶体管(此后，称为TFT)的技术开发已经取得了快速进展。例如，正在积极研究并开发具有其开关元件由TFT形成的像素部分的显示器件和具有用于驱动像素的由TFT形成的电路的有源矩阵显示器件。这种显示器件具有低成本、薄设计、重量轻、高分辨率、低功耗等主要优点。
此外，随着TFT的功能变得更高，就推进了用于形成由TFT构成的功能电路并在与显示器件相同的衬底上装配该功能电路的研究和开发。在功能电路中包含中央处理单元(CPU)、图像处理单元、存储器等，如上所述，其需要被形成而不用损害采用TFT的显示器件的优点。
发明内容
通过阅读以下结合附图的详细说明，本发明的这些和其它目的、特征和优点将会变得更加明显。
在设计功能电路中，例如，如图1中所示，进行处理例如功能设计、逻辑综合、自动布局路线选择(此后，称为布局路线选择)。
在功能设计中，以硬件描述语言(此后，称为HDL)描述了功能电路的操作。通过适当地进行模拟，确认获得了功能电路所期望的功能。
在逻辑综合中，通过采用逻辑综合工具，将以上描述的以HDL描述的操作转置为实际的电子电路。按照通常称为网络列表(net list)的形式，获得此电子电路。网络列表是在电子电路中包含的标准单元的输入端子或输出端子的连接数据。应当注意，标准单元是当进行逻辑综合和布局路线选择时采用的并且具有基本电子电路的预定功能的电子电路元件。
在布局路线选择中，基于网络列表来形成光掩模。首先，临时性设置在网络列表中包含的标准单元，并根据网络列表依次连接每个标准单元的输入端子和输出端子。通过连接所有的端子，完成光掩模。通常通过采用自动布局路线选择的工具来进行上述的系列操作。
当进行逻辑综合时，临时性确定每条布线的电容，逻辑综合工具选择具有对应于电容的驱动能力的标准单元，并且优化网络列表，以满足预定的需要例如操作速度和功耗。
通过在布局路线选择之后提取每条布线的电容，再次估测操作速度。在该操作验证中不满足预定技术要求的情况下，将再次进行布局路线选择或逻辑综合。在再次进行逻辑综合的情况下，将采用布局路线选择之后的电容来代替每条布线的临时性电容。只要仍不能获得预定的需要就将再次重复这些步骤。大量的重复，就增加了设计周期，且不能低成本地提供功能电路。
通过估测在第一逻辑综合中临时性电容较大，就可以对布局路线选择之后的电容提供裕量。然而，当增加其通常不需要的缓冲器等时，就增大了电路规模。此外，同样地，通过均匀地增大标准单元，就可能增加驱动能力。然而，随着电路规模增大输入电容增加，由此就导致了消耗更大的功率。
根据上述问题，提出了本发明，并且本发明提供一种通过减少在设计功能电路中重复逻辑综合和布局路线选择所需的时间而实现的低成本和高性能的功能电路。通过采用这种功能电路，提供了一种低成本和高性能的半导体器件。借助在同一衬底上装配的这种功能电路，可以提供了一种低成本、薄、重量轻、高分辨率和低功耗的显示器件。
存在具有一种包含这种功能的标准单元，当确定输入信号时，就确定了输出信号，例如，相对于输入信号的非(此后，称为NOT)、或(OR)、与(AND)、或非(NOR)、与非(NAND)、异或(XOR)、异或非(XNOR)。在本说明书中，这些标准单元称为门单元，每个门单元称为NOT单元、OR单元、AND单元、NOR单元、NAND单元、XOR单元、XNOR单元等。
此外，也存在这种标准单元，以便具有根据输入信号的历史(history)而获得输出的功能，例如触发器(FF)和锁存器(LAT)。在本说明书中，这些标准单元称为时序单元，每种时序单元称为FF单元、LAT单元等。
通常，标准单元由具有基本电流电路的功能的较小的电路元件形成。在本说明书中，具有当输入信号确定时确定输出信号的功能的电路元件例如NOT、OR、AND、NOR、NAND、XOR和XNOR称为门电路，每种门电路称为NOT门电路、OR门电路、AND门电路、NOR门电路、NAND门电路、XOR门电路和XNOR门电路等。类似地，作为FF和LAT的这种电路元件称为时序电路，该FF和LAT具有基于操作的历史来输出不同信号的功能，每种时序电路称为FF电路和LAT电路。门电路和时序电路总称为逻辑电路。
门单元由至少一个门电路形成，并且是除了时序电路之外的标准单元。而且，时序单元由至少一个时序电路形成，并且除了门电路或包含至少一个门电路的标准单元。
在称为单元库的数据库中，登记有诸如每个标准单元的功能、电路结构、操作定时、输出驱动能力、面积、布局的数据。在逻辑综合中，利用例如功能、操作定时等的数据，来通过从单元库中适当地选择最佳的标准单元来产生网络列表，以满足给定的限制条件，例如操作速度、面积、功耗等。此外，在布局路线选择中，使用布局的数据等。
功能电路的操作速度与FF单元之间的最大延迟时间的倒数成比例。这里，延迟时间是在FF单元之间的逻辑电路中包含的每个标准单元的布线延迟和门延迟的总计值。注意，难于完全分开门延迟和布线延迟。然而，在本说明书中为了简便，将门延迟假定为在假设连接到每个标准单元的输出端子的电容为零的情况下，从输入信号变化到输出信号变化占用的响应时间。布线延迟是在假设适合的电流电容器连接到每个标准单元的输出端子的情况下，从输入信号变化到输出信号变化占用的响应时间中减去门延迟的时间。
通过模拟就可以详细地估测标准单元的门延迟。另一方面，由标准单元的输出驱动能力和连接到输出端子的布线的电容来确定布线延迟。因此，不确定布线的电容，就不能确定布线延迟。注意，在将适合的电子电容器连接到标准单元的输出端子的情况下，相对于输入信号变化的输出信号变化的延迟时间，即门延迟时间和布线延迟之和通常作为操作定时数据登记在单元库中。
根据本发明，用作逻辑综合和布局路线选择的标准单元由在输入侧上的逻辑电路和在输出侧上的逻辑电路形成，由此增加了在输出侧上的逻辑电路的输出驱动能力，并降低了在输入侧上的逻辑电路的门输入电容。
通过以此方式来形成标准单元，就能够相对地增加在功能电路的延迟时间中的标准单元的门延迟所占用的比。因此，即使当不能预先精确估测布局路线选择之后的布线电容，也能通过高精度地估测每个标准单元中的门延迟，在逻辑综合中高精度地获得操作频率。即，提高逻辑综合结果的可靠性，因此，就不需要重复逻辑综合和自动布局路线选择，这缩短了设计周期。
如上所述，能够提供一种低成本和高性能的功能电路。此外，通过在同一衬底上装配这种功能电路，就能够提供低成本、薄、重量轻、高分辨率和低功耗的显示器件。
本发明提供一种包括由薄膜晶体管形成的功能电路的半导体器件。功能电路由至少一个标准单元形成，该标准单元由在输入侧上的逻辑电路和在输出侧上的逻辑电路形成。在输入侧上的逻辑电路和在输出侧上的逻辑电路中的每一个逻辑电路由至少一个门电路或时序电路形成。
而且，本发明提供一种包括由薄膜晶体管形成的功能电路的半导体器件。功能电路由至少一个标准单元形成，标准单元由在输入侧上的逻辑电路和在输出侧上的逻辑电路形成。在输入侧上的逻辑电路和在输出侧上的逻辑电路中的每一个逻辑电路由多个门电路或时序电路形成。
而且，本发明提供一种包括由薄膜晶体管形成的功能电路的半导体器件。功能电路由多个标准单元形成，该标准单元由在输入侧上的逻辑电路和在输出侧上的逻辑电路形成。在输入侧上的逻辑电路和在输出侧上的逻辑电路中的每一个逻辑电路由至少一个门电路或时序电路形成。
而且，本发明提供一种包括由薄膜晶体管形成的功能电路的半导体器件。功能电路由多个标准单元形成，该标准单元由在输入侧上的逻辑电路和在输出侧上的逻辑电路形成。在输入侧上的逻辑电路和在输出侧上的逻辑电路中的每一个逻辑电路由多个门电路或时序电路形成。
在上述结构中，门电路可以是NOT门电路、OR门电路、AND门电路、NOR门电路、NAND门电路、XOR门电路和XNOR门电路的任何一种。
在上述结构中，时序电路可以是FF电路或LAT电路。
而且，在上述结构中，在输入侧上的逻辑电路可以由至少一个其沟道宽度为10μm或更小的薄膜晶体管形成。
而且，在上述结构中，在输出侧上的逻辑电路可以由至少一个其沟道宽度为5μm或更大的薄膜晶体管形成。
而且，在上述结构中，功能电路可以由中央处理单元、存储器装置、静态存储器、动态存储器和非易失性存储器中的至少一个形成。
而且，在上述结构中，可以采用在具有绝缘表面的衬底上形成的半导体薄膜来作为薄膜晶体管的有源层。
而且，在上述结构中，具有绝缘表面的衬底可以是玻璃衬底、石英衬底、塑料衬底和SOI衬底中的任何一种。
而且，本发明提供一种包括由在同一衬底上的薄膜晶体管形成的功能电路的显示器件。功能电路由至少一个标准单元形成，该标准单元由在输入侧上的逻辑电路和在输出侧上的逻辑电路形成。在输入侧上的逻辑电路和在输出侧上的逻辑电路的每一个逻辑电路由至少一个门电路或时序电路形成。
而且，本发明提供一种包括由在同一衬底上的薄膜晶体管形成的功能电路的显示器件。功能电路由至少一个标准单元形成，该标准单元由在输入侧上的逻辑电路和在输出侧上的逻辑电路形成。在输入侧上的逻辑电路和在输出侧上的逻辑电路的每一个逻辑电路由多个门电路或时序电路中的至少一个形成。
而且，本发明提供一种包括由在同一衬底上的薄膜晶体管形成的功能电路的显示器件。功能电路由多个标准单元形成，该标准单元由在输入侧上的逻辑电路和在输出侧上的逻辑电路形成。在输入侧上的逻辑电路和在输出侧上的逻辑电路的每一个逻辑电路由至少一个门电路或时序电路形成。
而且，本发明提供一种包括由在同一衬底上的薄膜晶体管形成的功能电路的显示器件。功能电路由多个标准单元形成，该标准单元由在输入侧上的逻辑电路和在输出侧上的逻辑电路形成。在输入侧上的逻辑电路和在输出侧上的逻辑电路的每一个逻辑电路由多个门电路或时序电路的中至少一个形成。
在上述结构中，门电路可以是NOT门电路、OR门电路、AND门电路、NOR门电路、NAND门电路、XOR门电路和XNOR门电路中的任何一种。
而且，在上述结构中，时序电路(sequential circuit)可以是FF电路或LAT电路。
而且，在上述结构中，在输入侧上的逻辑电路可以由至少一个其沟道宽度为10μm或更小的薄膜晶体管形成。
而且，在上述结构中，在输出侧上的逻辑电路可以由至少一个其沟道宽度为5μm或更大的薄膜晶体管形成。
而且，在上述结构中，功能电路可以由中央处理单元、存储器装置、静态存储器、动态存储器和非易失性存储器中的至少一个形成。
而且，在上述结构中，可以采用在具有绝缘表面的衬底上形成的半导体薄膜来作为薄膜晶体管的薄膜晶体管的有源层。
而且，在上述结构中，具有绝缘表面的衬底可以是玻璃衬底、石英衬底、塑料衬底和SOI衬底中的任何一种。
而且，在上述结构中，显示器件可以是液晶显示器件。
而且，在上述结构中，显示器件可以是采用自发光元件的显示器件。
而且，在电子装置中组合具有上述结构的半导体器件或显示器件是有效的。
根据本发明，即使在逻辑综合时不能估测自动布局路线选择的布线电容，也可高精度地估测操作频率。即，提高了逻辑综合结果的可靠性，因此，就不需要重复逻辑综合和自动布局路线选择，这可以缩短设计周期。
如上所述，能够提供具有低成本和高性能的功能电路的半导体器件。而且，通过在同一衬底上装配这种功能电路，能够提供低成本、薄、重量轻、高分辨率和低功耗的显示器件。
附图说明
图1是设计流程的一个例子。
图2A-2D是在本发明的标准单元的电路信号水平中的电路实例。
图3A-3D是本发明的标准单元的TFT水平的电路实例。
图4是本发明的显示器件的顶视图。
图5是本发明的显示器件的顶视图。
图6A-6H是示出了在本发明的显示器件中的TFT的制造方法图。
图7A-7C是示出了本发明的液晶显示器的制造方法图。
图8A-8D是示出了本发明的OLED的制造方法图。
图9是示出了采用本发明的显示器件的显示系统图。
图10A-10G是采用本发明的半导体器件和显示器件的电子设备图。
具体实施方式
实施模式
在本实施模式中，将参照图2A-2D和图3A-3D来说明形成在由本发明提供的半导体器件和显示器件中的功能电路的标准单元。这里，将NOR单元和NAND单元作为标准单元的例子。
首先，说明不采用本发明的电路结构。图2A和2B示出了其中每个NOR单元和NAND单元都由一个NOR门电路和一个NAND门电路构成的实例。这里，NOR单元具有输入端子211和212、输出端子213和NOR门电路214。此外，NAND单元具有输入端子221和222、输出端子223和NAND门电路224。
而且，图3A和3B示出了由TFT构成的CMOS电路，每个CMOS电路与图2A和2B相对应。注意，在图2A和2B以及图3A和3B中，用相同的数字表示相同的部分。这里，示出了N沟道TFT 311、312、321和322和P沟道TFT 313、314、323和324。
在本实施模式下，另一方面，NOR单元和NAND单元每个都具有图2C和2D中所示的电路结构。这里，NOR单元具有输入端子231和232、输出端子233、NOT门电路234和235、NAND门电路236和NOT门电路237 。NAND单元具有输入端子241和242、输出端子243、NOT门电路244和245、NOR门电路246和NOT门电路247。
图3C和3D示出了TFT层次的CMOS电路，每个CMOS电路与图2C和2D相对应。注意，在图2C和2D以及图3C和3D中，用相同的数字表示相同的部分。这里，示出了N沟道TFT 330、332、334、335、338、340、342、344、345和348以及P沟道TFT 331、333、336、337、339、341、343、346、347和349。
在图2C和3C中，在NOR单元的输入侧上的逻辑电路238由NOT门电路234和235以及NAND门电路236构成。此外，在输出侧上的逻辑电路239由NOT门电路237构成。类似地，在图2D和3D中，在NAND单元的输入侧上的逻辑电路248由NOT门电路244和245以及NOR门电路246构成。此外，在输出侧上的逻辑电路249由NOT门电路247构成。
在图2C和3C中，在输出侧上的逻辑电路239的NOT门电路237具有较大的驱动能力。特别地，增加了图3C中的N沟道TFT 338和P沟道TFT 339的沟道宽度。类似地，在图2D和3D中，在输出侧上的逻辑电路249的NOT门电路247具有较大的驱动能力。特别地，增加了图3D中的N沟道TFT 348和P沟道TFT 349的沟道宽度。这里，考虑到在相对于布线电容模拟的自动布局路线选择之后布线电容的裕量，优选沟道宽度足够长。
而且，在图2C和3C中，在输入侧上的逻辑电路238的NOT门电路234和235具有较小的输入电容。特别地，减少了N沟道TFT 330和332以及P沟道TFT 331和333的沟道宽度。类似地，在图2D和3D中，在输入侧上的逻辑电路248的NOT门电路244和245具有该输入电容。特别地，减少了N沟道TFT 340和342以及P沟道TFT 341和343的沟道宽度。注意，适当优化TFT的沟道宽度和布局尺寸，以致减少布局面积并使标准单元的门延迟变得尽可能小。
通过形成如上所述的标准单元，就能够相对地增加在功能电路的延迟时间中标准单元中的门延迟占用的比。可以通过模拟以高精度地估测标准单元中的门延迟，并且该门延迟不受布局路线选择结果的影响。另一方面，尽管布线延迟的作用相对小，但布线延迟受布局路线选择的影响。因此，即使在布局路线选择之后的布线电容变得比第一次的估测值更大，也希望布局路线选择之后的操作速度和在逻辑综合时的估测值之间的差值变小。
在仅仅增加标准单元的驱动能力的情况下，TFT的沟道宽度可以增加，如图3A和3B中所示的结构。在此情况下，与图3C和3D中所示的TFT结构相比，TFT的总数就非常少。而且，还可以降低标准单元中的门延迟。此外，相对地增加功能电路的延迟时间中的门延迟的比例，因此，希望在布局路线选择之后的操作速度和在逻辑综合时的估测值之间的差值变小。
然而，根据布局面积和低功耗，很可能本发明的电路结构会更加优越。例如，在图3A的TFT结构中，假设N沟道TFT 311和312的沟道宽度和P沟道TFT 313和314的沟道宽度为10μm、10μm、40μm和40μm。另一方面，在与图3C的TFT结构实现类似的输出驱动能力的情况下，N沟道TFT 338的沟道宽度和P沟道TFT 339的沟道宽度为10μm和20μm。此外，至于其它TFT，例如，假定N沟道TFT 330、332、334和335以及P沟道TFT 331、333、336和337的沟道宽度为2μm、2μm、5μm、5μm、4μm、4μm、5μm和5μm。
在此情况下，在图3C的情况下，每个TFT的总尺寸为62μm，同时在图3A的情况下为100μm。因此，在图3C的情况下，很可能减少布局面积。此外，在图3C中，用于在电路工作时释放每个TFT的栅极电容所需的电流损耗变小。因此，很可能降低总体的电流损耗。此外，在图3C的情况下，就能显著地减少标准单元的输入电容。
为了增加标准单元的输出驱动能力，例如，由多个NOT门电路形成输出侧上的逻辑电路239也是有效的。在此情况下，就能够由其沟道宽度较小的TFT来形成输入侧上的逻辑电路，由此可进一步减少标准单元的输入电容。而且，就能够进一步降低门延迟和布局面积。
然而，实际上，主要根据具体的电路结构、掩模的设计规则、TFT特性等来降低布局面积或电流损耗。因此，由结合本与实施模式类似的电路结构的标准单元和根据设计制约的不同电路结构的标准单元来形成功能电路也是有效的。
注意，本发明点是减少标准单元的输入电容，同时增加驱动能力，因此输入侧上的逻辑电路和输出侧上的逻辑电路的划分就不十分重要。例如，在图2C中，NOR单元的输入侧上的逻辑电路238可以由NOT门电路234和235构成，并且输出侧上的逻辑电路239可以由NAND门电路236和NOT门电路237构成。类似地，在图2D中，NAND单元的输入侧上的逻辑电路248可以由NOT门电路244和245构成，且输出侧上的逻辑电路249可以由NOR门电路246和NOT门电路247构成。
注意，在本实施模式下，NOR单元和NAND单元作为标准单元的一个例子，其输入侧上的逻辑电路和输出侧上的逻辑电路每个都由门电路构成，然而，可以类似地构成其它门单元，例如NOT单元、OR单元、AND单元、XOR单元和XNOR单元。即，输入侧上的逻辑电路和输出侧上的逻辑电路每个都可以由一门电路构成。
此外，类似地，可以通过对输入侧上的逻辑电路和输出侧上的逻辑电路中的至少一个逻辑电路提供时序电路来形成时序单元例如FF单元和LAT单元。
如上所述，通过形成被划分为输入侧上的逻辑电路和输出侧上的逻辑电路的标准单元，甚至在由布线电容模型估测的精度不好时，也能在逻辑综合时高精度地估测功能电路的操作速度。即，提高了逻辑综合的可靠性，因此，就不需要重复逻辑综合和自动布局路线选择，这可以缩短设计周期。因此，就可以提供具有低成本和高性能的功能电路的半导体器件。而且，通过在同一衬底上装配这种功能电路，就能够提供低成本、薄、重量轻、高分辨率和低功耗的显示器件。
实施例1
在本实施例中，作为本发明的显示器件的一个例子，说明包括由在同一衬底上装配由CPU、SRAM等构成的功能电路的显示器件。
图4是本实施例的显示器件的顶视图。在图4中，显示器件包括显示器部分551和通过采用在具有绝缘表面的衬底500上形成的TFT而形成的功能电路552。显示器部分551包括像素部分501、扫描驱动电路502和信号驱动电路503。此外，功能电路552包括CPU 507和SRAM(存储器电路)504。像素部分501在显示器部分551显示图像。此外，通过扫描驱动电路502和信号驱动电路503来控制到像素部分501的每个像素的图像信号的输入。SRAM 504由以矩阵排列的多个存储器单元(未示出)构成。每个存储器单元包括这样的功能以便存储输入到CPU 507或从CPU 507中输出的信号。而且，CPU 507包括这样的功能以便将控制信号输出到扫描驱动电路502和信号驱动电路503。
功能电路552可以包括GPU(图形处理单元)567。图5示出了这种结构。注意，通过采用相同的数字来描述与图5中相同的部分，并在此省略其说明。将从衬底500的外部输入的信号转换为由GPU 567输入到显示器部分551的信号。
在图4和5中，可以采用液晶显示器件或采用自发光元件的显示器件来作为显示器部分551。
在设计功能电路552时，需要以尽可能短的周期来实现小面积、低功耗和高操作速度。因此，在本实施例中说明的方法是有效的。因此，可以缩短功能电路552的设计周期，并可以提供低成本和高性能的功能电路。此外，通过在同一衬底上装配这种功能电路，就能够提供低成本、薄、重量轻、高分辨率和低功耗的显示器件。
实施例2
在本实施例中，将参照图6A-6H来说明在实施例1中说明的显示器件中的TFT的制造方法的一个例子，该显示器包括在同一衬底上的功能电路。注意，在功能电路部分中的TFT的制造方法可适用于作为本发明提供的半导体器件的制造方法。
在图6A中，对于衬底100，采用在其表面上形成绝缘膜的石英衬底、硅衬底、金属衬底或不锈钢衬底。可选择地，还可以采用可以承受本制造工艺的处理温度的耐热塑料衬底。在本实施例中，使用由例如硼硅酸钡玻璃和硼硅酸铝玻璃的玻璃形成的衬底101。
随后，在衬底101上，形成由绝缘膜例如氧化硅膜、氮化硅膜和氮氧化硅膜形成的基底膜(未示出)。基底膜可以具有可以层叠单一绝缘膜或两层绝缘膜或多层绝缘膜的结构。
作为基底膜的第一层，形成通过等离子体CVD、利用SiH4、NH3和N2O作为反应气体形成的10-200nm(优选50-100nm)厚度的硅的氮化物氧化物膜。在本实施例中，形成50nm厚度的硅的氮化物氧化物膜。随后，作为基底膜的第二层，通过等离子体CVD，利用SiH4和N2O作为反应气体形成的50-200nm(优选100-150nm)厚度的氮氧化硅膜。在本实施例中，形成100nm厚度的氮氧化硅膜。
随后，在基底膜上形成半导体膜。通过公知的方法(溅射、LPCVD、等离子体CVD等)，形成25-80nm(优选30-60nm)厚度的半导体膜。接着，通过公知的结晶化方法(激光结晶化方法、采用RTA或电炉退火的热结晶化方法、采用促进结晶的金属元素的热结晶化方法等)，结晶半导体膜。注意，还可以组合采用促进结晶的金属元素的热结晶化方法和激光结晶化方法。例如，在采用促进结晶的金属元素的热结晶化方法之后，还可以进行激光结晶化方法。
然后，将获得的结晶半导体膜构图为所需的形状，以便形成半导体层(半导体有源层)102a-102d。注意，作为半导体层，可以采用例如非晶半导体膜、微晶半导体膜、结晶半导体膜和具有非晶结构例如非晶硅锗膜的化合物半导体膜。
在本实施例中，通过等离子体CVD，形成55nm厚度的非晶硅膜。然后，在非晶硅膜上保持含有镍的溶液，其被脱氢，然后热结晶，从而形成结晶硅膜。此后，通过光刻进行构图，形成岛形半导体层102a-102d。
注意，当通过激光结晶化方法来形成结晶半导体膜时，优选采用其产生连续振荡或脉冲振荡的气体激光器或固体激光器来作为激光器。作为前一种气体激光器，可以采用准分子激光器、YAG激光器、YVO4激光器、YLF激光器、YAlO3激光器、玻璃激光器、红宝石激光器、Ti：蓝宝石激光器等。此外，作为后一种固体激光器，可以采用利用掺杂有Cr、Nd、Er、Ho、Ce、Co、Ti或Tm的晶体例如YAG、YVO4、YLF或YAlO3的激光器。注意，为了在结晶化的非晶半导体膜中获得具有大晶粒尺寸的晶体，优选采用能够产生连续振荡波的固体激光器，并应用基波的二次谐波至四次谐波。典型地，应用Nd：YVO4激光器(基波1064nm)的二次谐波(532nm)或三次谐波(355nm)。
同样，当采用上述激光器时，优选通过光学系统线性聚集从激光振荡器中发射的激光束并将其辐照到半导体膜。适当设置结晶化条件。当采用准分子激光器时，优选脉冲振荡频率设置为300Hz且激光能量密度设置为100-700mJ/cm2(典型地，200-300mJ/cm2)。此外，当采用YAG激光器时，优选使用二次谐波，脉冲振荡频率设置为1-300Hz且激光能量密度设置为300-1000mJ/cm2(典型地，350-500mJ/cm2)。
然而，在本实施例中，采用用于促进结晶化的金属元素来晶化非晶硅膜以使金属元素保留在结晶硅膜中。因此，在晶体硅膜上形成50-100nm厚度的非晶硅膜，进行热处理(热退火，采用RTA方法或电炉退火炉等)，以便将金属元素扩散进入非晶硅膜中，在热处理之后，通过腐蚀去除非晶硅膜。结果，就能够减少或去除在非晶硅膜中含有的金属元素。
注意，在形成岛形半导体层102a-102d之后，可以用痕量杂质元素(硼或磷)进行掺杂。因此，同样通过将痕量杂质元素添加到将作为沟道区的区域，就可以控制TFT的阈值。
接着，形成覆盖半导体层102a-102d的栅绝缘膜103。栅绝缘膜103通过等离子体CVD或溅射、由含有硅的绝缘膜形成为40-150nm厚度。在本实施例中，通过等离子体CVD形成氮氧化硅膜来作为115nm厚度的栅绝缘膜103。当然，栅绝缘膜103不限于氮氧化硅膜。可以采用单层或叠层结构的含有硅的其它绝缘膜。注意，当采用氧化硅膜作为栅绝缘膜103时，用混合的TEOS(四乙氧基原硅酸酯)和O2来实施等离子体CVD，反应压力设置为40Pa，衬底温度设置为300-400℃。然后，例如，在高频(13.56MHz)和0.5-0.8W/cm2的功率密度下产生放电，以形成氧化硅膜。此后，当对通过上述步骤形成的氧化硅膜在400-500℃下进行热退火时，就能够获得具有优选特性的栅绝缘膜103。
随后，用氮化钽(TaN)来形成20-100nm厚度的第一导电层104a，并且用钨(W)来形成具有100-400nm厚度的第二导电层104b。由此，形成了具有两层叠置结构的第一布线层。在本实施例中，形成层叠的由TaN膜形成的30nm厚度的第一导电层104a和由W膜形成的370nm厚度的第二导电层104b。
在本实施例中，通过溅射、采用Ta靶、在含有氮气的气氛下形成作为第一导电层104a的TaN膜。而且，通过溅射、采用W靶形成作为第二导电层104b的W膜。除此之外，还可以通过热CVD、采用六氟化钨(WF6)来形成。无论哪种情况，需要作为栅电极使用的电阻要低。优选W膜的电阻率为20μΩcm或更小。
应当注意，第一导电层104a由TaN形成、第二导电层104b由W形成，但不特别限制用于形成第一导电层104a和第二导电层104b的材料。第一导电层104a和第二导电层104b可以由选自Ta、W、Ti、Mo、Al、Cu、Cr和Nd的元素或具有上述元素作为主要成分的合金材料或化合物材料来形成。而且，还可以由其中掺杂有杂质元素例如磷的多晶硅膜代表的半导体膜或Ag-Pd-Cu合金来形成。
注意，由第一导电层104a和第二导电层104b形成的导电膜对应于在实施模式中说明的第一布线层。
接着，形成光刻胶105来作为薄膜。作为形成光刻胶105的方法，可以采用涂覆方法。应当注意，对于涂覆方法，可以采用旋涂机或辊涂机。对于光刻胶105，正型或负型的光刻胶的任何一种都可以被采用，根据曝光时采用的光源来进行选择。
随后，如图6B中所示，通过光刻胶105曝光(第一曝光)形成光刻胶掩模108、109和185，为了制造栅极布线，进行第一腐蚀处理(第一布线层腐蚀1)。在本实施例中，采用ICP(感应耦合等离子体)腐蚀方法来作为第一腐蚀处理的腐蚀工艺，对于腐蚀气体，混合CF4和Cl2，在1Pa压力下通过将500W的RF功率(13.56MHz)提供到线圈型电极产生等离子体来腐蚀。也在衬底侧(样品台)上提供100W的RF功率(13.56MHz)，以便充分地施加负的自偏电压。在混合CF4和Cl2的情况下，就以相似程度腐蚀W膜和Ta膜。
然而，在半导体层102c和102d上形成的第一导电层104a和第二导电层104b的一些部分就不会被腐蚀，原因是这些部分被光刻胶掩模185覆盖。
在上述腐蚀条件下，通过适当地构形光刻胶掩模，通过施加到衬底侧的偏压的影响，就以锥形形状制造出第一导电层106a、107a和第二导电层106b、107b的边缘部分。这里，具有锥形形状的部分(锥形部分)的角度(锥形角)就限定为在衬底101的表面(水平表面)和锥形部分的倾斜部分之间形成的角度。通过适当选择腐蚀条件，第一导电层和第二导电层的锥形部分的角度就可以制造为15-45°范围的角度。为了在栅绝缘膜103上腐蚀而不留残留物，优选增加大约10-20％比例的腐蚀时间。由于相对于W膜，氮氧化硅膜的选择比为2-4(典型为3)的范围，其中已经暴露氮氧化硅膜的表面将通过过腐蚀处理腐蚀掉大约20-50nm。因此，通过第一腐蚀处理，就形成了由第一导电层和第二导电层组成的第一形状的导电层106和107(第一导电层106a、107a和第二导电层106b、107b)。此时，在栅绝缘膜103中，将曝光区腐蚀掉大约20-50nm，并形成减薄的区域。
然后，通过第一掺杂处理(掺杂1)，添加赋予N型导电性的杂质元素。至于掺杂方法，可以通过离子掺杂方法或离子注入方法来进行。至于离子掺杂方法的条件，剂量设置为从1×1013-5×1014原子/cm2的范围，并且加速电压设置为60-100kV的范围。作为赋予N型导电性的杂质元素，可以采用属于第15族的元素，典型为磷(P)或砷(As)。这里，采用磷(P)。在此情况下，对于赋予N型杂质的杂质元素，通过使用第一形状(第一导电层106a、107a和第二导电层106b、107b)的导电层106和107作为掩模、以自对准方式形成第一杂质区110a、110b、111a和111b。以1×1020-1×1021原子/cm3的浓度范围赋予N型杂质的杂质元素添加到第一杂质区110a、110b、111a和111b。
接着，如图6C中所示，用未去除的光刻胶掩模来进行第二腐蚀处理(第一布线层腐蚀2)。采用CF4、Cl2和O2作为腐蚀气体，选择性腐蚀W膜。由此，形成第二形状的导电层412和413(第一导电层412a、413a和第二导电层412b和413b)。此时，在栅绝缘膜103中，进一步腐蚀暴露的区域大约20-50nm，并使其变得更薄。
然后，进行第二掺杂处理(掺杂2)。在此情况下，比第一掺杂处理的剂量相比，减小剂量，并在高加速电压的条件下，掺杂赋予N型导电性的杂质元素。例如，在设置为70-120kV的加速电压的条件下，剂量为1×1013原子/cm2，在形成于图2B的岛形半导体层上的第一杂质区110a、110b、111a和111b之内，形成新的杂质区。采用第二导电层412b和413b作为掩模，用杂质元素进行掺杂，以使杂质元素也被添加到低于第一导电层412a和413a的下层区域的半导体层。由此，形成第二杂质区416a、416b、418a和418b。添加到这些第二杂质区416a、416b、418a和418b的磷(P)浓度为具有根据第一导电层412a和413a的锥形部分的膜厚度的缓的浓度梯度。注意，尽管从第一导电层412a和413a的锥形部分的边缘部分向与第一导电层412a和413a的锥形部分重叠的半导体层之中杂质浓度轻微减低，但浓度大致相同。
如图6D中所示，进行第三腐蚀处理(第一布线层腐蚀3)。通过采用CHF6的腐蚀气体的反应离子腐蚀方法(RIE方法)来进行该第三腐蚀处理。部分腐蚀第一导电层412a和413a的锥形部分，并通过第三腐蚀处理减少其中第一导电层与该半导体层重叠的区域。形成第三形状的导电层112和113(第一导电层112a和113a以及第二导电层112b和113b)。此时，栅绝缘膜103的暴露的区域通过腐蚀减薄大约20-50nm。通过第三腐蚀处理，在第二杂质区416a、416b、418a和418b中，形成与第一导电层112a和113a重叠的第二杂质区117a、117b、119a和119b以及在第一杂质区和第二杂质区之间的第三杂质区116a、116b、118a和118b。
随后，如图6E中所示，在去除光刻胶掩模108、109和185之后，形成新的光刻胶186作为薄膜。作为光刻胶186的膜形成方法，可以采用涂覆方法。应当注意，对于涂覆方法，可以采用旋涂机或辊涂机。至于光刻胶186，根据曝光时使用的光源，可以采用并选择正型和负型任何一种光刻胶。应当注意，用于光刻胶186的材料可以与第一曝光时使用的光刻胶105的材料相同，或者可以不同于光刻胶105的材料。
随后，对光刻胶186进行曝光(第二曝光)，由此形成光刻胶掩模123、124和187(图4F)。应当注意，在第二曝光中使用的曝光方法可以与第一曝光中的曝光方法相同，或者可以不同于第一曝光中的曝光方法。然后，进行第四腐蚀处理(第一布线层腐蚀4)。因此，形成每层具有大致垂直边缘部分的第四形状的导电层121和122(第一导电层121a和122a以及第二导电层121b和122b)。应当注意，由于用光刻胶掩模187覆盖了在半导体层102a和102b之上形成的第三形状的导电层112和113的一部分(第一导电层112a和113a以及第二导电层112b和113b)，因此就不会腐蚀这些部分。
随后，进行第三掺杂处理(掺杂3)。在第三掺杂处理中，掺杂赋予N型导电性的杂质元素。可以通过离子掺杂方法或离子注入方法来进行掺杂方法。作为离子掺杂方法的条件，剂量设置为从1×1013-5×1014原子/cm2的范围，并且加速电压设置为从60-100kV的范围。作为赋予N型导电性的杂质元素，采用属于第15族的元素，典型为磷(P)或砷(As)。在本实施例中，采用磷(P)。在此情况下，通过使用光刻胶掩模123、124和187作为用于添加赋予N型导电性的杂质元素的掩模，形成第四杂质区125a、125b、126a和126b。以从1×1020-1×1021原子/cm3的浓度范围，将赋予N型导电性的杂质元素添加到第四杂质区125a、125b、126a和126b。应当注意，由于用光刻胶掩模187覆盖半导体层102a和102b，因此第三掺杂处理没有添加杂质元素。
在本实施例中，将杂质元素添加到第四杂质区125a、125b、126a和126b的条件(第三掺杂处理)与将杂质元素提供到第一杂质区110a、110b、111a和111b(第一掺杂处理)的条件相同。然而，不限于此条件。该条件可以在第一掺杂处理和第三掺杂处理中有所不同。
随后，如图6G中所示，在去除光刻胶掩模187、123和124之后，形成新的光刻胶127和128，并进行第四掺杂处理(掺杂4)。在第四掺杂处理中，添加赋予p型导电性的杂质元素。至于掺杂方法，可以采用离子掺杂方法或离子注入方法。在用于形成P沟道型TFT的岛形半导体层102b和102d中，形成对其添加P型杂质元素的第四杂质区190a、190b、191a、191b、129a和129b。此时，通过使用第三形状的导电层113b和第四形状的导电层122作为杂质元素的掩模，以自对准方式形成该杂质区。应当注意，用光刻胶掩模127和128完全覆盖用于形成P沟道型TFT的岛形半导体层102b和102d。
通过实施第一掺杂处理、第二掺杂处理和第三掺杂处理，以各自不同的浓度将磷(P)添加到第四杂质区190a、190b、191a、191b、129a和129b中。然而，通过离子掺杂方法、采用乙硼烷(B2H6)，将赋予p型导电性的杂质元素添加到任一区域。此时，添加它以使在第四杂质区190a、190b、191a和191b中的赋予p型导电性的杂质元素的浓度处于从2×1020-2×1021原子/cm2的范围。因此，毫无疑问，第四杂质区190a、190b、191a和191b就作为P沟道型TFT的源区和漏区。而且，毫无疑问，第四杂质区129a和129b就作为P沟道型TFT的Lov区。
利用上述工艺，就在各半导体层102a-102d中形成了杂质区。与岛形半导体层重叠的第三形状的导电层112和113以及第四形状的导电层121和122就作为栅极布线。
因此，如图6H中所示，就形成了N沟道型TFT 71、P沟道型TFT 72、N沟道型TFT 73和P沟道型TFT 74。
N沟道型TFT 71包括：沟道区192，对应于源区和漏区的高浓度杂质区110a和110b，与栅极布线重叠的低浓度杂质区(Lov区)117a和117b，不与栅极布线重叠的低浓度杂质区(Loff区)116a和116b。另一方面，P沟道型TFT 72包括：沟道区193，对应于源区和漏区的高浓度杂质区190a和190b以及与栅极布线重叠的低浓度杂质区(Lov区)129a和129b。应当注意，此结构形成为不具有Loff区。N沟道型TFT 71和P沟道型TFT 72的栅极布线具有锥形形状的边缘部分。因此，这些TFT在形状上就不适合于制造更小的栅极布线。然而，由于在栅极布线制造步骤中可以自对准方式就可以形成Lov区和Loff区，因此就可以减少制造TFT的步骤数量。因此，就能够形成具有高耐压的TFT，同时减少了步骤数量。
而且，N沟道型TFT 73包括：沟道区194以及对应于源区和漏区的高浓度杂质区125a和125b。而且，P沟道型TFT 74包括：沟道区195以及对应于源区和漏区的高浓度杂质区191a和191b。以信号漏极结构形成N沟道型TFT 73和P沟道型TFT 74。在制造具有Lov区和Loff区的TFT的N沟道型TFT 73和P沟道型TFT 74的情况下，就存在需要新的掩模且会增加步骤数量的问题。然而，由于在垂直方向上腐蚀栅极布线的边缘部分，因此就进行了精制。
例如，N沟道型TFT 71和P沟道型TFT 72可以适合于应用到其中需要耐压的电路例如显示器部分，同时N沟道型TFT 73和P沟道型TFT 74可以适合于应用到其中需要精制的电路例如功能电路部分。
应当注意，在进行第一曝光步骤中使用的曝光方法和在进行第二曝光步骤中使用的曝光方法可以相同或彼此不同。这里，通常地，用作曝光的辐射能量光源的波长越短，曝光时的分辨率就越高。因此，例如，在N沟道型TFT 73和P沟道型TFT 74需要比N沟道型TFT 71和P沟道型TFT 72更加精制的条件下，在进行第二曝光步骤中使用的光的波长就比在第一曝光中使用的光的波长更短。
而且，在进行第一曝光步骤中使用的曝光设备和在进行第二曝光步骤中使用的曝光设备可以相同或彼此不同。
例如，在N沟道型TFT 73和P沟道型TFT 74需要比N沟道型TFT71和P沟道型TFT 72更加精制的条件下，在进行第一曝光的步骤中采用MPA来进行该曝光，并且在进行第二曝光的步骤中使用步进机来进行该曝光。这里，通常，在MPA的情况下，由于每次进行大面积曝光，在半导体器件的生产率上就有利。另一方面，在步进机的情况下，通过光学系统投影标度线上的图形并操纵和停止(布进并重复)在衬底侧上的工作台，对光刻胶曝光图形。与MPA相比较，尽管不能每次进行大面积曝光，但能够提高线和间隔(L&S)的分辨率(此后，分辨率指L&S的分辨率)。
而且，作为另一个例子，在N沟道型TFT 73和P沟道型TFT 74需要比N沟道型TFT 71和P沟道型TFT 72更加精制的条件下，在进行第一曝光的步骤中，当通过光学系统在光刻胶上投影标度线上的图形时，采用其缩减比例小的步进机，并且，在进行第二曝光的步骤中，当通过光学系统在光刻胶上投影标度线上的图形时，采用此时其缩减比例大的步进机。应当注意，步进机的缩减比例是表示当在光刻胶上投影标度线上的图形时通过使它为1/N倍的N值(N是整数)。这里，通常地，在当通过光学系统在光刻胶上投影标度线上的图形时其缩减比例大的步进机的情况下，其中一次曝光的面积就窄，但分辨率高。另一方面，在当通过光学系统在光刻胶上投影标度线上的图形时其缩减比例小的步进机的情况下，其中一次曝光的面积就宽，但分辨率低。
如上所述，通过改变在进行第一曝光和第二曝光的步骤中曝光方法，就可以制造出具有高生产率的半导体器件和具有优良特性的TFT。应当注意，在进行第一曝光和第二曝光的步骤中使用的曝光方法(指曝光条件和曝光设备)不限于上述方法。可以任意地采用公知的曝光方法。而且，通过分别使用多种曝光方法，也可以进行第一曝光和第二曝光的步骤。
应当注意，尽管在本实施例中已经说明了制造单栅极型TFT的步骤，但也适合于具有超过两个栅极的双栅极结构或多栅极结构。
应当注意，在本实施例中，说明了栅极型TFT及制造顶栅极型TFT的步骤。然而，本实施例中描述的方法同样适用于双栅极型TFT。应当注意，双栅极型TFT是一种具有在沟道区之上通过绝缘膜叠加的栅极布线和在沟道区之下通过绝缘膜叠加的栅极布线的TFT。
而且，当使用本实施例中描述的方法时，可以增加除了TFT之外的由第一布线层形成的元件的电极、布线等的形状的自由度。
实施例3
在本实施例中，说明一种制造液晶显示器件的例子，如实施例1中描述的显示器件的一个例子，其中在同一衬底上装配有功能电路。应当注意，在此采用的显示器部分和功能电路以及TFT的结构与实施例1和2相同。
图7A-7C示出了本实施例的显示器件的剖面图。示出N沟道型TFT361以代表构成像素部分的像素TFT。而且，示出N沟道型TFT 362和P沟道型TFT 363以代表构成像素驱动电路的各元件。示出N沟道型TFT 364和P沟道型TFT 365以代表构成功能电路部分的各元件。N沟道型TFT 361和362、P沟道型TFT 363、N沟道型TFT 364和P沟道型TFT 365的制造方法在此不进行说明，原因是它们与在实施例1中参照图6A-6H中所述的制造方法相同。
如图7A中所示，形成第一层间绝缘膜6036。第一层间绝缘膜6036由通过使用等离子体CVD或溅射的100-200nm厚度的含有硅的绝缘膜形成。在本实施例中，通过等离子体CVD，形成100nm厚度的氮氧化硅膜。不必说，第一层间绝缘膜6036不限于氮氧化硅膜，可以采用单层结构或叠层结构的含有其它硅的绝缘膜。
通过热处理，进行半导体层的重结晶和添加到半导体层的杂质元素的活化。通过采用电炉退火的热退火，进行该热处理。对于热退火，在含有1ppm或更少、优选0.1ppm或更少的氧的氮气气氛中、在400-700℃的温度范围内进行该热处理，在本实施例中，在410℃下进行1小时的热处理。应当注意，除了热退火可以采用激光退火或快速热退火(RTA)。可以在形成第一层间绝缘膜6036之前进行热处理。然而，在本实施例中，在N沟道型TFT 361和362、P沟道型TFT 363、N沟道型TFT 364和P沟道型TFT 365的栅极布线对热敏感的情况下，优选在形成第一层间绝缘膜6036(含有硅作为其主要成分的绝缘膜，例如氮化硅膜)之后实施热处理，以便保护布线等。
如上所述，当在形成第一层间绝缘膜6036(含有硅作为其主要成分的绝缘膜，例如氮化硅膜)之后实施热处理时，也可以与活化同时进行半导体层的氢化。在氢化步骤中，由在第一层间绝缘膜6036中含有的氢来中断半导体层的悬挂键。应当注意，可以实施用于氢化的热处理以及用于活化工艺的热处理。
随后，如图7B中所示，在第一层间绝缘膜6036上形成第二层间绝缘膜6037。可以采用无机绝缘膜来作为第二层间绝缘膜6037。例如，可以采用通过CVD形成的氧化硅膜、通过SOG(旋涂玻璃)涂覆的氧化硅膜等。此外，作为第二层间绝缘膜6037，可以采用有机绝缘膜。例如，可以采用聚酰亚胺、聚酰胺、BCB(苯并环丁烯)、丙烯酸(纤维)(acrylic)等形成的膜。此外，也可以采用丙烯酸膜和氮氧化硅膜的叠层结构。同样，可以采用丙烯(acryl)膜和通过溅射形成的氮化硅膜或氮氧化硅膜的叠层结构。在本实施例中，形成1.6μm厚度的丙烯酸纤维膜。第二层间绝缘膜6037可以减少因各TFT(N沟道型TFT 361和362、P沟道型TFT 363、N沟道型TFT 364和P沟道型TFT 365)造成的凹陷和凸起并提供水平度。具体地，提供第二层间绝缘膜6037主要用于获得水平度，由此优选水平度优异的膜。
接着，通过采用干法腐蚀或湿法腐蚀，腐蚀第二层间绝缘膜6037、第一层间绝缘膜6036和栅绝缘膜203，由此形成到达N沟道型TFT 361和362、P沟道型TFT 363、N沟道型TFT 364和P沟道型TFT 365的每个源区和漏区的接触孔。随后，形成电连接到每个TFT的源区和漏区的布线6040-6046和像素电极6039。应当注意，在本实施例中，通过连续溅射、形成50nm厚度的Ti膜和500nm厚度的Al和Ti的合金膜的叠层膜，并通过以所需形状构图该叠层膜，形成布线6040-6046和像素电极6039。不必说，本发明不限于两层结构，但单层结构或三层或多层的叠层结构也适用。此外，布线的材料不限于Al和Ti，可以采用其它导电层。例如，通过构图叠层膜来形成各布线，在叠层膜中在TaN膜上形成Al膜或Cu膜并进一步在其上形成Ti膜。无论如何，优选采用反射特性优异的材料。
随后，如图7C中所示，在至少含有像素电极6039的部分之上形成对准膜6047，并实施摩擦。应当注意，在本实施例中，在形成对准膜6047之前，通过构图有机树脂膜例如丙烯酸树脂膜，在所需的位置处形成用于保持衬底间隔的柱状衬垫6048。此外，代替柱状衬垫，可以在衬底的表面之上分布球形衬垫。
随后，制备反衬底7000。在反衬底7000之上，形成着色层(滤色器)7001-7003和整平膜7004。此时，第一着色层7001与第二着色层7002重叠，以形成遮光部分，并且第二着色层7002与第三着色层7003部分重叠，以形成遮光部分。此外，第一着色层7001与第三着色层7003可部分重叠，以形成遮光部分。以此方式，像素之间的间隙就通过遮光部分遮蔽光而不用形成新的遮光层，该遮光部分包括着色层的层叠。因此，就能够减少步骤数量。
然后，至少在整平膜7004对应于像素部分的部分之上，形成由透明导电膜形成的反电极7005，并且在反衬底7005的衬底的整个表面之上形成取向膜7006。然后，实施摩擦。
然后，通过密封材料7007，将其上形成有像素部分、驱动电路部分和CPU部分的衬底201与反衬底7000彼此粘结。密封材料7007混合有填料(未示出)，并且衬底201和反衬底7000粘结，同时通过填料和柱形衬垫6048保持一致的间隔。此后，在两个衬底201和7000之间注入液晶材料7008，并用密封剂(未示出)完全密封。可以采用公知的液晶材料来作为液晶材料7008。由此，就完成了液晶显示器件。
此外，将偏振器和FPC(未示出)粘结到液晶显示器件。通过采用FPC，就使从在衬底201之上形成的各元件或电路引出的端子连接到外部信号端子，由此就完成了一个产品。
应当注意，在本实施例中，例示了反射式液晶显示器件，其中像素电极6039由反射特性优异的金属膜形成且反电极7005由透光的材料形成，但本发明不限于此。例如，本发明可以应用于透射型液晶显示器件，其中像素电极6039由透光的材料形成且反电极7005由具有反射特性的材料形成。而且，本发明还可以应用于半透射型液晶显示器件。
本实施例可以与实施模式和实施例1和2的任何一个任意地组合而实现。
实施例4
在本实施例中，示出了制造其中在每个像素中设置有发光元件的OLED显示器件的一个例子，如其中在同一衬底上装配有功能电路的实施例1的显示器件的例子。应当注意，显示器部分和功能电路的结构和用于各电路的各TFT与实施例1和2中的结构类似。
发光元件具有阳极、阴极和在阳极和阴极之间夹有有机化合物层的一种结构。当在阳极和阴极之间施加电压时，发光元件发光。可以以叠层结构来形成有机化合物层。典型地，空穴输运层/发光层/电子输运层的叠层结构是公知的。除此之外，可以采用其中以此顺序在阳极上叠置空穴注入层/空穴输运层/发光层/电子输运层的结构或其中以此顺序在阳极上叠置空穴注入层/空穴输运层/发光层/电子输运层/电子注入层的结构。可以将荧光色素等掺杂到发光层中。在发光元件的阴极和阳极之间设置的所有层统统称为有机化合物层。因此，空穴注入层、空穴输运层、发光层、电子输运层、电子注入层等都包含在有机化合物层中。当从一对电极(阳极和阴极)将预定电压施加到上述结构的有机化合物层时，通过发光层中的载流子复合而发光。应当注意，发光元件可以是利用单重态激子(荧光)发射光的元件和从三重态激子(磷光)发射光的元件之一。由于OLED显示器件具有优点，以致它有优异的响应性、低电压下工作并具有宽视角等，因此它作为下一代平板显示器就引起了足够的重视。
在图8A-8D中，示出了通过采用本发明而形成的半导体器件的剖面图。至于构成像素部分的TFT，示出了串联连接到发光元件的TFT代表性地示出为N沟道型TFT 361。而且，作为构成像素驱动电路的元件，典型地示出了N沟道型TFT 362和P沟道型TFT 363。作为构成CPU部分的元件，典型地示出了N沟道型TFT 364和P沟道型TFT 365。由于制造N沟道型TFT 361和362、P沟道型TFT 363、N沟道型TFT 364和P沟道型TFT 365的制造方法与在实施例2中的图6A-6H中所示的制造方法类似，在此省略其说明。
根据实施例2，制造半导体器件直到图8A的状态。在图8B中，形成第一层间绝缘膜5036。该第一层间绝缘膜5036由通过等离子体CVD或溅射的、100-200nm厚度的含有硅的绝缘膜形成。在本实施例中，通过等离子体CVD形成100nm厚度的氮氧化硅膜。不必说，第一层间绝缘膜5036不限于氮氧化硅膜，可以采用含有硅的另一种绝缘膜作为单层结构或叠层结构。随后，通过热处理，进行半导体层的重结晶和添加到半导体层的杂质元素的活化。通过采用电炉退火的热退火，进行该热处理。对于热退火，在含有1ppm或更少、优选0.1ppm或更少的氧的氮气气氛中、在400-700℃的温度范围内进行该热处理，在本实施例中，在410℃下进行1小时的热处理。应当注意，除了热退火之外，可以采用激光退火或快速热退火(RTA)。此外，可以在形成第一层间绝缘膜5036之前，进行热处理。然而，在本实施例中，在N沟道型TFT 361和362、P沟道型TFT 363、N沟道型TFT 364和P沟道型TFT 365的栅电极对热敏感的情况下，优选在形成第一层间绝缘膜5036(含有硅作为其主要成分的绝缘膜，例如氮化硅膜)之后实施热处理，以便保护布线等。
如上所述，当在形成第一层间绝缘膜5036(含有硅作为其主要成分的绝缘膜，例如氮化硅膜)之后实施热处理时，也可以与活化同时进行半导体层的氢化。在氢化步骤中，由在第一层间绝缘膜5036中含有的氢来端接半导体层的悬挂键。应当注意，除了用于活化工艺的热处理之外，可以实施用于氢化的热处理。这里，氢化半导体层与第一层间绝缘膜5036的存在无关。作为用于氢化的其它方法，可以采用使用等离子体激发的氢的方法(等离子体氢化)或使用在含有3-100％的氢的气氛中、在300-450℃的温度范围内进行1-12小时热处理的方法。
随后，在第一层间绝缘膜5036上形成第二层间绝缘膜5037。可以采用无机绝缘膜来作为第二层间绝缘膜5037。例如，可以采用通过CVD形成的氧化硅膜、通过SOG(旋涂玻璃)涂覆的氧化硅膜等。此外，作为第二层间绝缘膜5037，可以采用有机绝缘膜。例如，可以采用聚酰亚胺、聚酰胺、BCB(苯并环丁烯)、丙烯酸等形成的膜。或者，也可以采用丙烯酸纤维膜和氮氧化硅膜的叠层结构。同样，可以采用丙烯(acryl)膜和通过溅射形成的氮化硅膜或硅的氮化物氧物化膜的叠层结构。在本实施例中，形成1.6μm厚度的丙烯酸纤维膜。第二层间绝缘膜5037可以减少因在衬底201之上形成的各TFT造成的不平整并提供水平度。具体地，提供第二层间绝缘膜5037主要用于获得水平度，由此优选水平度优异的膜。
接着，通过采用干法腐蚀或湿法腐蚀，腐蚀第二层间绝缘膜5037、第一层间绝缘膜5036和栅绝缘膜203，由此形成到达N沟道型TFT 361和362、P沟道型TFT 363、N沟道型TFT 364和P沟道型TFT 365的每个源区和漏区的接触孔。
随后，形成由透明导电膜组成的像素电极5038。对于透明导电膜，可以采用氧化铟和氧化锡的化合物(ITO)、添加有氧化硅的氧化铟和氧化锡的化合物(ITSO)、氧化铟和氧化锌的化合物、氧化锌、氧化锡、氧化铟等。可选择地，可以采用将镓添加到上述透明导电膜的物质。像素电极5038对应于发光元件的阳极。在本实施例中，形成110nm厚度的ITSO，并进行构图，以形成像素电极5038。
随后，形成分别电连接到每一个TFT(N沟道型TFT 361和362、P沟道型TFT 363、N沟道型TFT 364和P沟道型TFT 365)的源区和漏区的布线5039-5046。应当注意，在本实施例中，通过连续溅射形成100nm厚度的Ti膜、350nm厚度的Al膜和100nm厚度的Ti膜的叠层膜，并通过以所需形状构图该叠层膜，形成布线5039-5046。不必说，本发明不限于三层结构，而单层结构或两层结构或四层或更多层的叠层结构也适用。此外，布线的材料不限于Al和Ti，可以采用另一导电膜。例如，通过构图叠层膜来形成各布线，在叠层膜中在TaN膜上形成Al膜或Cu膜并进一步在其上形成Ti膜。以此方式，通过布线5039，像素部分的N沟道型TFT 361的源区或漏区之一就电连接到像素电极5038。这里，通过叠加像素电极5038的一部分和布线5039的一部分，在布线5039和像素电极5038之间形成电连线。
随后，如图8D中所示，形成第三层间绝缘膜5047。对于第三层间绝缘膜5047，可以采用无机和有机绝缘膜。作为无机绝缘膜，可以采用通过CVD方法形成的氧化硅膜和通过SOG(旋涂玻璃)涂覆的氧化硅膜、通过溅射形成的氧化硅膜或氮氧化硅膜，等等。而且，作为有机绝缘膜，可以采用丙烯酸树脂膜等。除此之外，具有硅氧烷键和具有在硅上附着的有机基团例如甲基和苯基的有机硅氧烷基绝缘膜。
在对应于第三层间绝缘膜5047的像素电极5038的位置处，形成开口部分。第三层间绝缘膜5047作为堤坝(bank)。此时，当形成开口部分时，通过采用湿法腐蚀，就容易形成锥形形状的侧壁。当开口部分的侧壁不是足够平缓时，由于步骤差异导致的有机化合物层的退化变成显著问题，因此就需要非常小心。
随后，为了对第三层间绝缘膜5047进行脱氢，在150-450℃、优选250-350℃的温度范围内、在减压下进行热处理。此后，暴露于第三层间绝缘膜5047上的开口部分中的像素电极5038上形成有机化合物层5048。可以采用公知的有机发光材料作为有机化合物层5048。注意，可以采用有机发光材料和无机发光材料，或者可以采用无机发光材料来代替有机发光材料。
作为有机发光材料，可以任意地采用低分子量的有机发光材料、高分子量的有机发光材料和中等分子量的有机发光材料。应当注意，中等分子量的有机发光材料定义为其不具有升华特性且它的聚合度为大约20或更低的有机发光材料。
在本实施例中，采用低分子量的有机发光材料通过气相淀积来形成有机化合物层5048。具体地，以叠层结构形成有机化合物层5048，其中提供20nm厚度的酞菁铜(CuPc)作为空穴注入层，并且其上提供70nm厚度的三-8羟基喹啉铝络合物(Alq3)膜作为发光层。通过将荧光色素例如喹吖酮、二萘嵌苯和DCM1添加到Alq3就可以控制发光颜色。
而且，作为采用高分子量有机发光材料的一个例子，可以形成具有叠层结构的有机化合物层5048，其中通过旋涂提供20nm厚度的聚噻吩(PEDOT)膜作为空穴注入层，并在其上形成大约100nm厚度的对苯亚乙烯酯(PPV)作为发光层。应当注意，当采用p共轭的高分子PPV时，就可以选择发射红颜色到蓝颜色波长的光。而且，对于电子输运层和电子注入层，可以采用无机材料例如碳化硅。
应当注意，有机化合物层5048不限于具有其中明显地区分空穴注入层、空穴输运层、发光层、电子输运层和电子注入层等的叠层结构的有机化合物层。即，有机化合物层5048可以是一种具有组成空穴注入层、空穴输运层、发光层、电子输运层和电子注入层等的材料的混合层结构。例如，它可以是具有一种结构的有机化合物层5048，在该结构中，在电子输运层和发光层之间形成组成电子输运层的材料(此后，描述为电子传输材料)和组成发光层的材料(此后，描述为发光材料)构成的混合层。
随后，在有机化合物层5048上提供由导电膜形成的反电极5049。在本实施例的情况下，采用铝和锂的合金膜作为导电膜。应当注意，可以采用Mg-Ag膜(镁和银的合金膜)。在本实施例中，反电极5049对应于发光元件的阴极。作为阴极材料，可以任意地采用由属于元素周期表的第1族或第2族的元素组成的导电膜或添加有这些元素的导电膜。
当形成反电极5049的同时，就完成了发光元件。应当注意，发光元件指由像素电极(阳极)5038、有机化合物层5048和反电极(阴极)5049形成的二极管。
提供钝化膜5050以便完全覆盖发光元件是有效的。作为钝化膜5050，可以采用具有单层或叠层的含有碳膜、氮化硅膜或氮氧化硅膜的绝缘膜。优选采用覆盖性优异的膜作为钝化膜5050，并且采用碳膜、特别是DLC(类金刚石碳)膜是有效的。由于可在100℃或更低的温度范围内形成DLC膜，因此甚至在其耐热性低的有机化合物层的上部也容易形成DLC膜。而且，由于DLC膜具有高阻挡氧的效应，因此可以抑制有机化合物层5048的氧化。
应当注意，在形成第三层间绝缘膜5047之后，采用多室方法(或成行方法)的膜形成设备连续实施步骤直至形成钝化膜5050的步骤而不将发光元件暴露到外部空气是有效的。
应当注意，实际上，当完成图8D的状态时，优选用其密封特性好且脱气少(叠层膜，紫外线固化树脂膜等)的保护膜或用具有半透明的密封部件进行封装，以使发光元件不被暴露到外部空气。此时，当将惰性气氛注入到密封部件的内部或内部设置吸湿材料(例如，氧化钡)时，就提高了发光元件的可靠性。
而且，当通过实施处理例如封装等来提高密封特性时，通过装配连接器(柔性印刷电路板：FPC)，就完成一个产品，该连接器用于连接从衬底201之上形成的元件或电路引出的端子和外部信号端子。
本实施例可以任意地与实施模式以及实施例1和2进行组合而实现。
实施例5
在本实施例中，将参照图9来说明通过使用本发明制造的显示系统的一个例子。
这里，显示系统包括其上形成显示器件和CPU部分的衬底、以及通过FPC外粘结的电路等。作为显示器件的一种制造方法，采用实施例1-3的那些制造方法。于9中示出了显示系统结构的一个例子。
在衬底500之上形成具有如图4和5中所示的结构的电路。这里，示出了采用具有图5中所示的结构的电路的一个例子。在显示系统700中，衬底500通过FPC 710电连接到电源电路701、时钟振荡电路702、VRAM 703、ROM 704和WRAM 705。这里，电源电路701是一种用于将提供在显示系统700中的的电源转换为用于在衬底500上形成的电路的电源的电路。时钟振荡电路702是一种用于将控制信号例如时钟信号输入到衬底500上形成的电路的电路。VRAM 703是一种用于以将被输入到GPU567的形式存储视频信号的电路。ROM 704是一种用于存储用于控制CPU 507的数据和输入到显示系统700的视频信号的电路。WRAM 705是其中CPU 507执行处理的工作区。
应当注意，由于在衬底500上提供的SRAM 504和通过FPC 710连接的WRAM 705两者都作为CPU 507的工作区，因此省略它们中的任何一个。例如，在来自CPU 507的访问非常多、但仅需要相对小的存储容量的情况下，就优选采用SRAM 504。相反，在需要大量的存储容量但来自CPU 507的访问相对少的情况下，优选采用WRAM 705。
实施例6
在本实施例中，将参照图10A-10G来说明通过采用本发明制造的电子设备的例子。
使用本发明的电子设备的例子包括摄像机、数字照相机、护目镜型显示器(头戴的显示器)、导航系统、声音再现装置(例如汽车音响系统和音频元件系统)、膝上型电脑、游戏机、便携式信息终端(例如移动计算机、移动电话、便携式游戏机和电子书)以及提供有记录介质的图像再现设备(具体地，其再现记录介质例如数字通用光盘(DVD)并提供有能够显示其图像的显示器的设备)。图10A-10G示出了它们的具体例子。
图10A说明了一种显示器件，其包括外壳1401、支撑座1402和显示器部分1403。本发明可以应用于构成显示器部分1403的显示器件。通过采用本发明，就能够实现一种小型、重量轻且高性能的显示器件。
图10B示出了一种摄像机，其包括主体1411、显示部分1412、音频输入部分1413、操作开关1414、电池1415、图像接收部分1416等。本发明可以应用于构成显示器部分1412的显示器件。通过采用本发明，就能够实现一种小型、重量轻且高性能的摄像机。
图10C说明了一种膝上型个人计算机，其包括主体1421、外壳1422、显示器部分1423、键盘1424等。本发明可以应用于构成显示器部分1423的显示器件。同样，本发明可以应用于半导体器件例如在主体1421中的CPU和存储器。通过采用本发明，就能够实现一种小型、重量轻且高性能的个人计算机。
图10D说明了一种便携式信息终端，其包括主体1431、记录笔1432、显示器部分1433、操作按钮1434、外部接口1435等。本发明可以应用于构成显示器部分1431的显示器件。同样，本发明可以应用于半导体器件例如在主体1431中的CPU和存储器。通过采用本发明，就能够实现一种小型、重量轻且高性能的便携式信息终端。
图10E说明了一种声音再现装置，特别是一种汽车音响系统，其包括主体1441、显示器部分1442、操作开关1443和1444等。本发明可以应用于构成显示器部分1442的显示器件。同样，本发明可以应用于半导体器件例如在主体1441中的CPU和存储器。此外，尽管在本实例中说明了汽车音响系统，但本发明也可以用于便携式音响系统或家用音响系统。通过采用本发明，就能够实现一种小型、重量轻且高性能的声音再现装置。
图10F说明了一种数字照相机，其包括主体1451、显示器部分(A)1452、目镜部分1453、操作开关1454、显示器部分(B)1455、电池1456等。本发明可以应用于构成显示器部分(A)1452和显示器部分(B)1455的显示器件。同样，本发明可以应用于半导体器件例如在主体1451中的CPU和存储器。通过采用本发明，就能够实现一种小型、重量轻且高性能的数字照相机。
图10G说明了一种便携式电话，其包括主体1461、音频输出部分1462、音频输入部分1463、显示器部分1464、操作开关1465、天线1466等。本发明可以应用于构成显示器部分1464的显示器件。同样，本发明可以应用于半导体器件例如在主体1461中的CPU和存储器。通过采用本发明，就能够实现一种小型、重量轻且高性能的便携式电话。
不仅玻璃衬底而且耐热塑料衬底都可以用于上述每一种电子设备中采用的半导体器件和显示器件。因此，就能够进一步实现减轻重量。
本发明不限于上述电子设备，而是可以包括采用实施模式中展示的半导体器件和显示器件的各种电子设备。
本申请基于2003年10月31日在日本专利局申请的日本专利申请序列号No.2003-373775，其内容在此引用作为参考。
虽然已经利用实例参照附图全面地说明了本发明，但应当理解各种变化和修改对于本领域普通技术人员是显而易见的。因此，除非这些改变和修改脱离了本发明的范围，否则它们都应当被理解为本发明所包含的内容。

Claims (64)

1、一种半导体器件，包括一功能电路，该功能电路包括一标准单元，该标准单元包括：
输入侧逻辑电路；以及
输出侧逻辑电路，
其中该输入侧逻辑电路和该输出侧逻辑电路中的每一个逻辑电路包括一包含门电路和时序电路中的任何一种的电路，
其中该输入侧逻辑电路的输入电容比该输出侧逻辑电路的输入电容更小，并且
其中该输出侧逻辑电路的驱动能力比该输入侧逻辑电路的驱动能力更大。
2、一种半导体器件，包括一功能电路，该功能电路包括一标准单元，该标准单元包括：
输入侧逻辑电路；以及
输出侧逻辑电路，
其中该输入侧逻辑电路和该输出侧逻辑电路中的每一个逻辑电路包括多个包含门电路和时序电路中的任何一种的电路，
其中该输入侧逻辑电路的输入电容比该输出侧逻辑电路的输入电容更小，并且
其中该输出侧逻辑电路的驱动能力比该输入侧逻辑电路的驱动能力更大。
3、一种半导体器件，包括一功能电路，该功能电路包括多个标准单元，该标准单元包括：
输入侧逻辑电路；以及
输出侧逻辑电路，
其中该输入侧逻辑电路和该输出侧逻辑电路中的每一个逻辑电路包括一包含门电路和时序电路中的任何一种的电路，
其中该输入侧逻辑电路的输入电容比该输出侧逻辑电路的输入电容更小，并且
其中该输出侧逻辑电路的驱动能力比该输入侧逻辑电路的驱动能力更大。
4、一种半导体器件，包括一功能电路，该功能电路包括多个标准单元，该标准单元包括：
输入侧逻辑电路；以及
输出侧逻辑电路，
其中该输入侧逻辑电路和该输出侧逻辑电路中的每一个逻辑电路包括多个包含门电路和时序电路中的任何一种的电路，
其中该输入侧逻辑电路的输入电容比该输出侧逻辑电路的输入电容更小，并且
其中该输出侧逻辑电路的驱动能力比该输入侧逻辑电路的驱动能力更大。
5、根据权利要求1的半导体器件，
其中该门电路是非门电路、或门电路、与门电路、或非门电路、与非门电路、异或门电路、异或非门电路中的任何一种电路。
6、根据权利要求1的半导体器件，
其中该时序电路是触发器电路或锁存器电路。
7、根据权利要求1的半导体器件，
其中该输入侧逻辑电路包括其沟道宽度为10μm或更小的薄膜晶体管。
8、根据权利要求1的半导体器件，
其中该输出侧逻辑电路包括其沟道宽度为5μm或更大的薄膜晶体管。
9、根据权利要求1的半导体器件，
其中该功能电路包括中央处理单元、存储器装置、静态存储器、动态存储器和非易失性存储器中的至少一种。
10、根据权利要求1的半导体器件，
其中该门电路和该时序电路中的任何一个电路包括薄膜晶体管。
11、根据权利要求1的半导体器件，
其中该半导体器件应用于选自由摄像机、数字照相机、护目镜型显示器、导航系统、声音再现装置、膝上型电脑、游戏机、便携式信息终端以及提供有记录介质的图像再现设备组成的组中的一种中。
12、根据权利要求2的半导体器件，
其中该门电路是非门电路、或门电路、与门电路、或非门电路、与非门电路、异或门电路、异或非门电路中的任何一种电路。
13、根据权利要求2的半导体器件，
其中该时序电路是触发器电路或锁存器电路。
14、根据权利要求2的半导体器件，
其中该输入侧逻辑电路包括其沟道宽度为10μm或更小的薄膜晶体管。
15、根据权利要求2的半导体器件，
其中该输出侧逻辑电路包括其沟道宽度为5μm或更大的薄膜晶体管。
16、根据权利要求2的半导体器件，
其中该功能电路包括中央处理单元、存储器装置、静态存储器、动态存储器和非易失性存储器中的至少一种。
17、根据权利要求2的半导体器件，
其中该门电路和该时序电路中的任何一个电路包括薄膜晶体管。
18、根据权利要求2的半导体器件，
其中该半导体器件应用于选自由摄像机、数字照相机、护目镜型显示器、导航系统、声音再现装置、膝上型电脑、游戏机、便携式信息终端以及提供有记录介质的图像再现设备组成的组中的一种中。
19、根据权利要求3的半导体器件，
其中该门电路是非门电路、或门电路、与门电路、或非门电路、与非门电路、异或门电路、异或非门电路中的任何一种电路。
20、根据权利要求3的半导体器件，
其中该时序电路是触发器电路或锁存器电路。
21、根据权利要求3的半导体器件，
其中该输入侧逻辑电路包括其沟道宽度为10μm或更小的薄膜晶体管。
22、根据权利要求3的半导体器件，
其中该输出侧逻辑电路包括其沟道宽度为5μm或更大的薄膜晶体管。
23、根据权利要求3的半导体器件，
其中该功能电路包括中央处理单元、存储器装置、静态存储器、动态存储器和非易失性存储器中的至少一种。
24、根据权利要求3的半导体器件，
其中该门电路和该时序电路中的任何一个电路包括薄膜晶体管。
25、根据权利要求3的半导体器件，
其中该半导体器件应用于选自由摄像机、数字照相机、护目镜型显示器、导航系统、声音再现装置、膝上型电脑、游戏机、便携式信息终端以及提供有记录介质的图像再现设备组成的组中的一种中。
26、根据权利要求4的半导体器件，
其中该门电路是非门电路、或门电路、与门电路、或非门电路、与非门电路、异或门电路、异或非门电路中的任何一种电路。
27、根据权利要求4的半导体器件，
其中该时序电路是触发器电路或锁存器电路。
28、根据权利要求4的半导体器件，
其中该输入侧逻辑电路包括其沟道宽度为10μm或更小的薄膜晶体管。
29、根据权利要求4的半导体器件，
其中该输出侧逻辑电路包括其沟道宽度为5μm或更大的薄膜晶体管。
30、根据权利要求4的半导体器件，
其中该功能电路包括中央处理单元、存储器装置、静态存储器、动态存储器和非易失性存储器中的至少一种。
31、根据权利要求4的半导体器件，
其中该门电路和该时序电路中的任何一个电路包括薄膜晶体管。
32、根据权利要求4的半导体器件，
其中该半导体器件应用于选自由摄像机、数字照相机、护目镜型显示器、导航系统、声音再现装置、膝上型电脑、游戏机、便携式信息终端以及提供有记录介质的图像再现设备组成的组中的一种中。
33、一种显示器件，包括一功能电路，该功能电路包括一个标准单元，该标准单元包括：
输入侧逻辑电路；以及
输出侧逻辑电路，
其中该输入侧逻辑电路和该输出侧逻辑电路中的每一个逻辑电路包括一包含门电路和时序电路中的任何一种的电路，
其中该输入侧逻辑电路的输入电容比该输出侧逻辑电路的输入电容更小，并且
其中该输出侧逻辑电路的驱动能力比该输入侧逻辑电路的驱动能力更大。
34、一种显示器件，包括一功能电路，该功能电路包括一标准单元，该标准单元包括：
输入侧逻辑电路；以及
输出侧逻辑电路，
其中该输入侧逻辑电路和该输出侧逻辑电路中的每一个逻辑电路包括多个包含门电路和时序电路中的任何一种的电路，
其中该输入侧逻辑电路的输入电容比该输出侧逻辑电路的输入电容更小，并且
其中该输出侧逻辑电路的驱动能力比该输入侧逻辑电路的驱动能力更大。
35、一种显示器件，包括一种功能电路，该功能电路包括多个标准单元，该标准单元包括：
输入侧逻辑电路；以及
输出侧逻辑电路，
其中该输入侧逻辑电路和该输出侧逻辑电路中的每一个逻辑电路包括一包含门电路和时序电路中的任何一种的电路，
其中该输入侧逻辑电路的输入电容比该输出侧逻辑电路的输入电容更小，并且
其中该输出侧逻辑电路的驱动能力比该输入侧逻辑电路的驱动能力更大。
36、一种显示器件，包括一功能电路，该功能电路包括多个标准单元，该标准单元包括：
输入侧逻辑电路；以及
输出侧逻辑电路，
其中该输入侧逻辑电路和该输出侧逻辑电路中的每一个逻辑电路包括多个包含门电路和时序电路中的任何一种的电路，
其中该输入侧逻辑电路的输入电容比该输出侧逻辑电路的输入电容更小，并且
其中该输出侧逻辑电路的驱动能力比该输入侧逻辑电路的驱动能力更大。
37、根据权利要求33的显示器件，
其中该门电路是非门电路、或门电路、与门电路、或非门电路、与非门电路、异或门电路、异或非门电路中的任何一种电路。
38、根据权利要求33的半导体器件，
其中该时序电路是触发器电路或锁存器电路。
39、根据权利要求33的显示器件，
其中该输入侧逻辑电路包括其沟道宽度为10μm或更小的薄膜晶体管。
40、根据权利要求33的显示器件，
其中该输出侧逻辑电路包括其沟道宽度为5μm或更大的薄膜晶体管。
41、根据权利要求33的显示器件，
其中该功能电路包括中央处理单元、存储器件、静态存储器、动态存储器和非易失性存储器中的至少一种。
42、根据权利要求33的显示器件，
其中该门电路和该时序电路中的任何一个电路包括薄膜晶体管。
43、根据权利要求33的显示器件，
其中该显示器件应用于选自由摄像机、数字照相机、护目镜型显示器、导航系统、声音再现装置、膝上型电脑、游戏机、便携式信息终端以及提供有记录介质的图像再现设备组成的组中的一种中。
44、根据权利要求34的显示器件，
其中该门电路是非门电路、或门电路、与门电路、或非门电路、与非门电路、异或门电路、异或非门电路中的任何一种电路。
45、根据权利要求34的显示器件，
其中该时序电路是触发器电路或锁存器电路。
46、根据权利要求34的显示器件，
其中该输入侧逻辑电路包括其沟道宽度为10μm或更小的薄膜晶体管。
47、根据权利要求34的显示器件，
其中该输出侧逻辑电路包括其沟道宽度为5μm或更大的薄膜晶体管。
48、根据权利要求34的显示器件，
其中该功能电路包括中央处理单元、存储器装置、静态存储器、动态存储器和非易失性存储器中的至少一种。
49、根据权利要求34的显示器件，
其中该门电路和该时序电路中的任何一个电路包括薄膜晶体管。
50、根据权利要求34的显示器件，
其中该显示器件应用于选自由摄像机、数字照相机、护目镜型显示器、导航系统、声音再现装置、膝上型电脑、游戏机、便携式信息终端以及提供有记录介质的图像再现设备组成的组中的一种中。
51、根据权利要求35的显示器件，
其中该门电路是非门电路、或门电路、与门电路、或非门电路、与非门电路、异或门电路、异或非门电路中的任何一种电路。
52、根据权利要求35的显示器件，
其中该时序电路是触发器电路或锁存器电路。
53、根据权利要求35的显示器件，
其中该输入侧逻辑电路包括其沟道宽度为10μm或更小的薄膜晶体管。
54、根据权利要求35的显示器件，
其中该输出侧逻辑电路包括其沟道宽度为5μm或更大的薄膜晶体管。
55、根据权利要求35的显示器件，
其中该功能电路包括中央处理单元、存储器装置、静态存储器、动态存储器和非易失性存储器中的至少一种。
56、根据权利要求35的显示器件，
其中该门电路和该时序电路中的任何一个电路包括薄膜晶体管。
57、根据权利要求35的显示器件，
其中该显示器件应用于选自摄像机、数字照相机、护目镜型显示器、导航系统、声音再现装置、膝上型电脑、游戏机、便携式信息终端以及提供有记录介质的图像再现设备组成的组中的一种中。
58、根据权利要求36的显示器件，
其中该门电路是非门电路、或门电路、与门电路、或非门电路、与非门电路、异或门电路、异或非门电路中的任何一种电路。
59、根据权利要求36的显示器件，
其中该时序电路是触发器电路或锁存器电路。
60、根据权利要求36的显示器件，
其中该输入侧逻辑电路包括其沟道宽度为10μm或更小的薄膜晶体管。
61、根据权利要求36的显示器件，
其中该输出侧逻辑电路包括其沟避宽度为5μm或更大的薄膜晶体管。
62、根据权利要求36的显示器件，
其中该功能电路包括中央处理单元、存储器装置、静态存储器、动态存储器和非易失性存储器中的至少一种。
63、根据权利要求36的显示器件，
其中该门电路和该时序电路中的任何一个电路包括薄膜晶体管。
64、根据权利要求36的显示器件，
其中该显示器件应用于选自由摄像机、数字照相机、护目镜型显示器、导航系统、声音再现装置、膝上型电脑、游戏机、便携式信息终端以及提供有记录介质的图像再现设备组成的组中的一种中。
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