JP5526561B2 - 半導体装置のセルレイアウト方法及び半導体装置 - Google Patents
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Description
最初に、インバータ回路は、電源電圧線とグランド線の間に、NチャネルMOSトランジスタ及びPチャネルMOSトランジスタを備えている。一般に、NチャネルMOSトランジスタのオフリーク電流は、キャリアの違いにより、PチャネルMOSトランジスタのオフリーク電流より大きい。このため、インバータ回路は、NチャネルMOSトランジスタのゲート長を、PチャネルMOSトランジスタのゲート長より長くし、NチャネルMOSトランジスタのオフリーク電流をPチャネルMOSトランジスタのオフリーク電流まで低減させている。
σn=A/(n)1/2 …(1)
A=K/(L×W)1/2
なお、「σn」は特性ばらつきσn、「A」は電源電圧線又はグランド線と、出力端子との間にMOSトランジスタが1段構成の場合の特性ばらつきを示している。「n」は電源電圧線又はグランド線と、出力端子との間に縦続に接続されたMOSトランジスタの段数、「K」はばらつき係数Kを示している。このばらつき係数Kは、実際には、PチャネルMOSトランジスタ、及び、NチャネルMOSトランジスタにて異なる値になるが、ここでは説明の便宜上同じ値にしている。また、「L」はゲート長L、「W」はゲート幅Wを示している。
本実施形態におけるセルの1例としてインバータ回路10、ナンド回路20、ノア回路30について以下に説明する。
(インバータ回路10)
図1に示すインバータ回路10は、周知な回路にて構成され、PチャネルMOSトランジスタよりなる第1MOSトランジスタとしての第1トランジスタTr1と、NチャネルMOSトランジスタよりなる第2MOSトランジスタとしての第2トランジスタTr2とを備えている。
上記構成のインバータ回路10のレイアウトを図2に示す。
インバータ回路10は、第1トランジスタTr1を形成するP領域Zpと、第2トランジスタTr2を形成するN領域Znにて構成されている。
上記したように、インバータ回路10は、第2トランジスタTr2のゲート長L(=70nm)を、第1トランジスタTr1のゲート長L(=60nm)より10nm長く形成している。従って、同じゲート面積ではPチャネルMOSトランジスタよりNチャネルMOSトランジスタはオフリーク電流が大きいが、ゲート長L(=60nm)を10nm長くしたことにより、NチャネルMOSトランジスタである第2トランジスタTr2のオフリーク電流は、PチャネルMOSトランジスタである第1トランジスタTr1のオフリーク電流まで低減させることができる。
(ナンド回路20)
次に、ナンド回路20について以下に説明する。
ナンド回路20は、PチャネルMOSトランジスタよりなる第3及び第4トランジスタTr3,Tr4を形成するP領域Zp、及び、NチャネルMOSトランジスタよりなる第5及び第6トランジスタTr5,Tr6を形成するN領域Znにて構成されている。
(ノア回路30)
次に、ノア回路30について以下に説明する。
上記のように、ノア回路30は、PチャネルMOSトランジスタである第7及び第8トランジスタTr7,Tr8が電源電圧線L1と出力端子Toの間にて縦続に接続されて第2回路としての縦続回路を構成している。また、ノア回路30は、NチャネルMOSトランジスタである第9及び第10トランジスタTr9,Tr10がグランド線L2と出力端子Toの間にて並列に接続されて第1回路としての並列回路を構成している。
ノア回路30は、ナンド回路20と比較して第1金属配線パターンLm1、電源電圧線パターンL1及びグランド線パターンL2の接続関係と、第1及び第2ゲート配線パターン25,27のゲート長L及びゲート幅Wが異なる。その他のレイアウトは同じため、同一符号を付けて説明を便宜上省略する。
N型拡散領域パターン29上の第1及び第2ゲート配線パターン25n,27nは、ゲート長L=85nm、ゲート幅W=300nmにて形成されている。
第1金属配線パターンLm1は、第3コンタクトC3を介してP領域Zpの第2P型ソース領域Zps2、及び、第5コンタクトC5を介してN領域ZnのN型ドレイン領域Zndと接続している。
(1)インバータ回路10は、オフリーク電流や反転時間を調整するとき、セルを構成するMOSトランジスタのゲート長L又はゲート幅Wを調整するとともに、セルを構成する各MOSトランジスタのゲート面積が等しくなるように調整した。
・上記実施形態において、インバータ回路10は、第1及び第2トランジスタTr1,Tr2のゲート面積を等しくしていた。これに限らず、インバータ回路10を構成する第1及び第2トランジスタTr1,Tr2のゲート面積をほぼ等しい値にしてもよい。例えば、65nmプロセスでは、MOSトランジスタのゲート面積が11%ばらつくと、MOSトランジスタの反転時間が1%ばらつくことが知られている。従って、最適なスタティックタイミング検証を行うには、反転時間のばらつきを1%以内にしなくてはいけないため、インバータ回路10を構成するMOSトランジスタのゲート面積をすべて11%以内に収める必要がある。
L ゲート長
W ゲート幅
Tr1,Tr3,Tr4,Tr9,Tr10 第1MOSトランジスタ(第1、第3、第4、第9、第10トランジスタ)
Tr2,Tr5,Tr6,Tr7,Tr8 第2MOSトランジスタ(第2、第5、第6、第7、第8トランジスタ)
L1 電源電圧線
L2 グランド線
Claims (4)
- 第1MOSトランジスタが複数並列に接続された第1回路と、第2MOSトランジスタが複数縦続に接続された第2回路とが電源電圧線及びグランド線間に縦続に接続されたセルを含む半導体装置のセルレイアウト方法であって、
前記第1回路の第1MOSトランジスタのゲート長及びゲート幅を調整して、前記セルの出力信号がLレベルからHレベルに遷移する時間と、前記出力信号がHレベルからLレベルに遷移する時間とをほぼ等しくし、かつ、前記第1MOSトランジスタの第1ゲート面積を前記第2MOSトランジスタの第2ゲート面積よりも大きくして、前記第1MOSトランジスタの特性ばらつきと前記第2MOSトランジスタの特性ばらつきとをほぼ等しくすることを特徴とする半導体装置のセルレイアウト方法。 - 前記第1ゲート面積は、前記第2MOSトランジスタの縦続接続の段数が多くなるほど大きくなることを特徴とする請求項1に記載の半導体装置のセルレイアウト方法。
- 前記第1ゲート面積と前記第2ゲート面積は、前記第1MOSトランジスタと第2MOSトランジスタの特性ばらつき誤差が1%以内に収まるゲート面積であることを特徴とする請求項1又は請求項2に記載の半導体装置のセルレイアウト方法。
- 第1MOSトランジスタが複数並列に接続された第1回路と、第2MOSトランジスタが複数縦続に接続された第2回路とが電源電圧線及びグランド線間に縦続に接続されたセルを有し、
前記第1MOSトランジスタの第1ゲート面積は前記第2MOSトランジスタの第2ゲート面積に比べて大きく、かつ前記第1MOSトランジスタの特性ばらつきと、前記第2MOSトランジスタの特性ばらつきとがほぼ等しく、前記セルの出力信号がLレベルからHレベルに遷移する時間と、前記出力信号がHレベルからLレベルに遷移する時間とがほぼ等しいことを特徴とする半導体装置。
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