JP2010199425A - 半導体装置のセルレイアウト方法及び半導体装置 - Google Patents

Abstract

【課題】ＭＯＳトランジスタの特性ばらつきを抑えつつ、ＭＯＳトランジスタのゲートサイズを変更する半導体装置のセルレイアウト方法及び半導体装置を提供すること。
【解決手段】インバータ回路１０は、第１及び第２トランジスタＴｒ１，Ｔｒ２の特性ばらつきを等しくするため、第２トランジスタＴｒ２のゲート長及びゲート幅を、第１トランジスタＴｒ１のゲート面積と等しくなるように調整する。
【選択図】図１

Description

半導体装置のセルレイアウト方法及び半導体装置に関するものである。

半導体装置は、セルにて構成された特定の処理機能を有する論理回路（ランダムロジック）を備えている。セルは、単一または複数のＭＯＳトランジスタを組み合わせ、インバータ回路、ナンド回路、ノア回路等からなり所定の機能を有する。

このような論理回路は、その論理が正しく設計されていることが確認された後にレイアウトされる。そして、そのレイアウトされた論理回路に基づいて遅延計算を実施し、論理回路が遅延時間を反映した状態において正しく所定の動作を行うことができるか否かのタイミング検証が行われる。そして、タイミング不良の箇所がある場合、セルを構成するＭＯＳトランジスタのゲートサイズ（ゲート長、ゲート幅）変更や、バッファの挿入などが施されて、タイミング不良を解消させている。

上記の論理回路を構成するインバータ回路、ナンド回路、ノア回路等のセルは、論理回路がタイミング不良なく正常に動作するように、ＬレベルからＨレベルに反転（アップ）する時間（反転時間）と、ＨレベルからＬレベルに反転（ダウン）する時間（反転時間）とを等しくしている。

また、ＭＯＳトランジスタのオフリーク電流は、ゲート長が長いほど小さい。反対に、ＭＯＳトランジスタのオフリーク電流は、ゲート長が短いほど大きい。そこで、論理回路は、低消費電力化のため、セルを構成するＭＯＳトランジスタのゲート長を長くすることでオフリーク電流の低減を図っている。

すなわち、セルにおける遅延時間であるアップの反転時間とダウンの反転時間を合わせるため、又はオフリーク電流を低減させるため、論理回路を構成するセルは、ＭＯＳトランジスタのゲート長及びゲート幅を調整し、アップの反転時間とダウンの反転時間を合わせ、又はオフリーク電流を低減させるようにしている（例えば、特許文献１，２）。

次に、上記の論理回路を構成するセルの一例としてインバータ回路、ナンド回路、ノア回路を以下に説明する。
最初に、インバータ回路は、電源電圧線とグランド線の間に、ＮチャネルＭＯＳトランジスタ及びＰチャネルＭＯＳトランジスタを備えている。一般に、ＮチャネルＭＯＳトランジスタのオフリーク電流は、キャリアの違いにより、ＰチャネルＭＯＳトランジスタのオフリーク電流より大きい。このため、インバータ回路は、ＮチャネルＭＯＳトランジスタのゲート長を、ＰチャネルＭＯＳトランジスタのゲート長より長くし、ＮチャネルＭＯＳトランジスタのオフリーク電流をＰチャネルＭＯＳトランジスタのオフリーク電流まで低減させている。

続いて、ナンド回路は、接地電位側に複数のＮチャネルＭＯＳトランジスタが縦続に接続され、その接地電位側の縦続回路に対して、電源電圧側に複数のＰチャネルＭＯＳトランジスタが並列接続された電源電圧側の並列回路が直列に接続されている。つまり、ナンド回路は、Ｌレベルの出力信号を出力する場合、接地電位から縦続接続された複数のＮチャネルＭＯＳトランジスタを介して出力するため、ＨレベルからＬレベルに反転（ダウン）する時間（反転時間）が長い。反対に、ナンド回路は、Ｈレベルの出力信号を出力するとき、電源電圧から並列接続されたＰチャネルＭＯＳトランジスタを介して出力するため、ＬレベルからＨレベルに反転（アップ）する時間（反転時間）が短い。

そこで、ナンド回路は、アップの反転時間とダウンの反転時間を合わせるため、ＰチャネルＭＯＳトランジスタのゲート幅を狭くしている。このとき、別の方法として、ＮチャネルＭＯＳトランジスタのゲート長を短くしても反転時間を短縮することができる。しかし、ナンド回路は、ＮチャネルＭＯＳトランジスタのゲート長を短くするとオフリーク電流が大きくなるため、アップの反転時間とダウンの反転時間が合うように、ＰチャネルＭＯＳトランジスタのゲート幅を狭くしている。

次に、ノア回路では、上記のナンド回路とは反対に、接地電位側にＮチャネルＭＯＳトランジスタが並列に接続され、その接地電位側の並列回路に対して、電源電圧側に複数のＰチャネルＭＯＳトランジスタが縦続接続された電源電圧側の縦続回路が直列に接続されている。つまり、ノア回路は、Ｌレベルの出力信号を出力するとき、接地電位から並列接続された複数のＮチャネルＭＯＳトランジスタを介して出力するため、ＨレベルからＬレベルに反転（ダウン）する時間（反転時間）が短い。反対に、ノア回路は、Ｈレベルの出力信号を出力するとき、電源電圧から縦続接続された複数のＰチャネルＭＯＳトランジスタを介して出力するため、ＬレベルからＨレベルに反転（アップ）する時間（反転時間）が長い。

そこで、ノア回路は、アップの反転時間とダウンの反転時間を合わせるため、ＮチャネルＭＯＳトランジスタのゲート幅を狭くしている。

特開平０２−２１８０９６号公報 特開平０２−０８９３６５号公報

ところで、近年、半導体装置は、微細化や高集積化が図られている。これにより、半導体装置の製造工程において、ＭＯＳトランジスタの特性ばらつきが増大化している。なお、このＭＯＳトランジスタの特性ばらつきには、上記の反転時間やオフリーク電流も含まれる。

半導体装置の製造工程におけるＭＯＳトランジスタの特性ばらつきは、特に、半導体装置上のインバータ回路やナンド回路などのセルの密集度の違いによって、露光工程やウエハ表面研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）工程において発生する。

従って、従来のタイミング検証にＭＯＳトランジスタの特性ばらつきを考慮したスタティックタイミング検証（ＳＴＡ：Ｓｔａｔｉｃ Ｔｉｍｉｎｇ Ａｎａｌｙｓｉｓ）を実施することが必要になっている。

ここで、ＭＯＳトランジスタの特性ばらつきσｎは、一般的に以下の式（１）で得られる。
σｎ＝Ａ／（ｎ）^1/2 …（１）
Ａ＝Ｋ／（Ｌ×Ｗ）^1/2
なお、「σｎ」は特性ばらつきσｎ、「Ａ」は電源電圧線又はグランド線と、出力端子との間にＭＯＳトランジスタが１段構成の場合の特性ばらつきを示している。「ｎ」は電源電圧線又はグランド線と、出力端子との間に縦続に接続されたＭＯＳトランジスタの段数、「Ｋ」はばらつき係数Ｋを示している。このばらつき係数Ｋは、実際には、ＰチャネルＭＯＳトランジスタ、及び、ＮチャネルＭＯＳトランジスタにて異なる値になるが、ここでは説明の便宜上同じ値にしている。また、「Ｌ」はゲート長Ｌ、「Ｗ」はゲート幅Ｗを示している。

式（１）から明らかなように、ＭＯＳトランジスタの特性ばらつきσｎは、電源電圧線又はグランド線と、出力端子との間にＭＯＳトランジスタが縦続に接続される段数ｎが多いほど小さくなる。反対に、縦続に接続されたＭＯＳトランジスタの特性ばらつきσｎは、電源電圧線又はグランド線と、出力端子との間にＭＯＳトランジスタが縦続に接続される段数ｎが少ないほど大きくなる。

また、ＭＯＳトランジスタの特性ばらつきσｎは、そのゲート長Ｌ及びゲート幅Ｗの乗算値であるゲート面積に基づいて算出されることがわかる。つまり、ＭＯＳトランジスタの特性ばらつきσｎは、そのゲート面積が大きいほど、小さくなり、反対に、ＭＯＳトランジスタの特性ばらつきσｎは、そのゲート面積が小さくなるほど、大きくなる。

しかしながら、上記のように、セルを構成する複数のＭＯＳトランジスタのゲート長又はゲート幅Ｗを調整すると、各ＭＯＳトランジスタのゲート面積がそれぞれ異なることになる。例えば、電源電圧線・出力端子間にあるＭＯＳトランジスタの段数と、グランド線・出力端子間にあるＭＯＳトランジスタの段数が同じ場合、電源電圧線・出力端子間のＭＯＳトランジスタのゲート面積とグランド線・出力端子間のＭＯＳトランジスタのゲート面積が異なる。その結果、前記各ＭＯＳトランジスタの特性ばらつきσｎが異なってしまう。

この論理回路を構成するセルにおける各ＭＯＳトランジスタの特性ばらつきσｎが異なる場合、スタティックタイミング検証では、悪いほうの特性ばらつきσｎに合せるようになっている。

従って、各ＭＯＳトランジスタでその特性ばらつきσｎが異なる場合、各ＭＯＳトランジスタのうち、特性ばらつきσｎが良いＭＯＳトランジスタに対しては過剰なマージンを有することになる。その結果、駆動能力を調整しなくても良いＭＯＳトランジスタの駆動能力を上げ、つまり、ゲート幅を広げ、そのＭＯＳトランジスタのレイアウト面積が大きくなってしまう。これにより、論理回路のレイアウト面積が増大し、これに伴い半導体装置も面積が増大して最適なスタティックタイミング検証を行うことができなかった。

この半導体装置のセルレイアウト方法及び半導体装置は、ＭＯＳトランジスタの特性ばらつきを抑えつつ、ＭＯＳトランジスタのゲートサイズを変更することを目的とする。

この半導体装置のセルレイアウト方法は、第１ＭＯＳトランジスタが１つの又は前記第１ＭＯＳトランジスタが複数並列に接続されてなる第１回路と、第２ＭＯＳトランジスタが１つの又は前記第２ＭＯＳトランジスタが複数縦続に接続されてなる第２回路とが電源電圧線及びグランド線間に縦続に接続されてなる半導体装置のセルの出力信号が、ＬレベルからＨレベルに反転する反転時間と、ＨレベルからＬレベルに反転する反転時間とを等しくするために、前記第１回路の第１ＭＯＳトランジスタのゲート長及びゲート幅を調整する半導体装置のセルレイアウト方法であって、前記反転時間を等しくするとともに、合せて、前記第１回路の第１ＭＯＳトランジスタのゲート面積を、前記第１回路の第１ＭＯＳトランジスタと前記第２回路の第２ＭＯＳトランジスタの特性ばらつきをほぼ等しくするようなゲート面積となるように、前記第１回路の第１ＭＯＳトランジスタのゲート長及びゲート幅を調整するようにした。

この半導体装置のセルレイアウト方法によれば、セルが有する第１回路のＭＯＳトランジスタのゲート長及びゲート幅を調整するだけで、セルを構成する第２回路の第２ＭＯＳトランジスタを含む全てのＭＯＳトランジスタの特性ばらつきを等しくすることができる。この結果、スタティックタイミング検証では、セルは、構成される全てのＭＯＳトランジスタの特性ばらつきとしての特性ばらつきを設定することになり、余分な駆動能力の調整もなく、最適に駆動能力を調整することができる。

開示された半導体装置のセルレイアウト方法及び半導体装置は、ＭＯＳトランジスタの特性ばらつきを抑えつつ、ＭＯＳトランジスタのゲートサイズを変更することができる。

インバータ回路の回路図である。 本実施形態のインバータ回路のレイアウト図である。 ナンド回路の回路図である。 本実施形態のナンド回路のレイアウト図である。 ノア回路の回路図である。 本実施形態のノア回路のレイアウト図である。

以下、実施形態を図１〜図６に従って説明する。
本実施形態におけるセルの１例としてインバータ回路１０、ナンド回路２０、ノア回路３０について以下に説明する。
（インバータ回路１０）
図１に示すインバータ回路１０は、周知な回路にて構成され、ＰチャネルＭＯＳトランジスタよりなる第１ＭＯＳトランジスタとしての第１トランジスタＴｒ１と、ＮチャネルＭＯＳトランジスタよりなる第２ＭＯＳトランジスタとしての第２トランジスタＴｒ２とを備えている。

第１トランジスタＴｒ１は、そのドレインが第２トランジスタＴｒ２のドレインに接続され、その接続点（ノードＮ１）は出力端子Ｔｏを介して出力信号を出力する。第１トランジスタＴｒ１は、そのソースが電源電圧線Ｌ１に接続され、そのゲートが第２トランジスタＴｒ２のゲートに接続され、その接続点（ノードＮ２）は入力端子Ｔｉを介して入力信号が入力される。

そして、第２トランジスタＴｒ２は、そのソースがグランド線Ｌ２に接続されている。
上記構成のインバータ回路１０のレイアウトを図２に示す。
インバータ回路１０は、第１トランジスタＴｒ１を形成するＰ領域Ｚｐと、第２トランジスタＴｒ２を形成するＮ領域Ｚｎにて構成されている。

Ｐ領域Ｚｐは、四角枠状のＰ型拡散領域パターン１５に形成される。また、Ｎ領域Ｚｎは、四角枠状のＮ型拡散領域パターン１８に形成される。Ｐ型拡散領域パターン１５及びＮ型拡散領域パターン１８には、両パターン１５，１８を横切るようにゲート配線パターン１６が延出形成されている。そして、ゲート配線パターン１６は、上層の電源電圧線パターンＬ１及びグランド線パターンＬ２の中央部まで延出している。

Ｐ型拡散領域パターン１５において、ゲート配線パターン１６を挟んでその両側がＰ型ソース領域ＺｐｓとＰ型ドレイン領域Ｚｐｄとなる。なお、ゲート配線パターン１６であって、Ｐ型拡散領域パターン１５上のゲート配線パターン１６ｐは、ゲート長Ｌ＝６０ｎｍ、ゲート幅Ｗ＝３５０ｎｍに形成されている。従って、ゲート配線パターン１６ｐで形成されるゲート面積（＝Ｌ×Ｗ）は２１０００［ｎｍ^２］となる。

Ｐ型ソース領域Ｚｐｓは、第１コンタクトＣ１を介して電源電圧線パターンＬ１に接続される。一方、Ｐ型ドレイン領域Ｚｐｄは、第２コンタクトＣ２を介して出力端子Ｔｏとしての第１金属配線パターンＬｍ１に接続される。

一方、Ｎ型拡散領域パターン１８において、ゲート配線パターン１６を挟んでその両側がＮ型ソース領域ＺｎｓとＮ型ドレイン領域Ｚｎｄとなる。なお、ゲート配線パターン１６であって、Ｎ型拡散領域パターン１８上のゲート配線パターン１６ｎは、ゲート長Ｌ＝７０ｎｍ、幅Ｗ＝３００ｎｍに形成されている。Ｎ型ソース領域Ｚｎｓは、第３コンタクトＣ３を介してグランド線パターンＬ２に接続される。Ｎ型ドレイン領域Ｚｎｄは、第４コンタクトＣ４を介して第１金属配線パターンＬｍ１に接続される。従って、ゲート配線パターン１６ｎで形成されるゲート面積（＝Ｌ×Ｗ）は２１０００［ｎｍ^２］となり、前記ゲート配線パターン１６ｐで形成されるゲート面積と一致させている。

ゲート配線パターン１６は、Ｐ領域ＺｐとＮ領域Ｚｎの中間位置において第５コンタクトＣ５を介して入力端子Ｔｉとしての第２金属配線パターンＬｍ２に接続される。
上記したように、インバータ回路１０は、第２トランジスタＴｒ２のゲート長Ｌ（＝７０ｎｍ）を、第１トランジスタＴｒ１のゲート長Ｌ（＝６０ｎｍ）より１０ｎｍ長く形成している。従って、同じゲート面積ではＰチャネルＭＯＳトランジスタよりＮチャネルＭＯＳトランジスタはオフリーク電流が大きいが、ゲート長Ｌ（＝６０ｎｍ）を１０ｎｍ長くしたことにより、ＮチャネルＭＯＳトランジスタである第２トランジスタＴｒ２のオフリーク電流は、ＰチャネルＭＯＳトランジスタである第１トランジスタＴｒ１のオフリーク電流まで低減させることができる。

また、インバータ回路１０は、第１トランジスタＴｒ１のゲート幅Ｗ（＝３５０ｎｍ）を、第２トランジスタＴｒ２のゲート幅Ｗ（＝３００ｎｍ）より５０ｎｍ広くしている。これにより、第１及び第２トランジスタＴｒ１，Ｔｒ２のゲート配線パターン１６ｐ，１６ｎのゲート面積がともに２１０００［ｎｍ^２］になる。これによって、インバータ回路１０は、電源電圧線Ｌ１・出力端子Ｔｏ間にあるＭＯＳトランジスタの段数と、グランド線Ｌ２・出力端子Ｔｏ間にあるＭＯＳトランジスタの段数が同じ段数（１段）であることから、第１及び第２トランジスタＴｒ１，Ｔｒ２の特性ばらつきσｎは等しくなる。

従って、インバータ回路１０の第１及び第２トランジスタＴｒ１，Ｔｒ２の特性ばらつきσｎが等しくなっているため、スタティックタイミング検証におけるインバータ回路１０の特性ばらつきσｎを第１及び第２トランジスタＴｒ１，Ｔｒ２の特性ばらつきσｎに設定している。この結果、スタティックタイミング検証において、インバータ回路１０は、その特性ばらつきσｎとして第１及び第２トランジスタＴｒ１，Ｔｒ２の特性ばらつきσｎを設定するため、第１及び第２トランジスタＴｒ１，Ｔｒ２に対して、余分な駆動能力の調整もなく、最適に駆動能力を調整することができる。
（ナンド回路２０）
次に、ナンド回路２０について以下に説明する。

図３に示すように、ナンド回路２０は、周知な回路にて構成され、ＰチャネルＭＯＳトランジスタよりなる第１ＭＯＳトランジスタとしての第３及び第４トランジスタＴｒ３，Ｔｒ４と、ＮチャネルＭＯＳトランジスタよりなる第２ＭＯＳトランジスタとしての第５及び第６トランジスタＴｒ５，Ｔｒ６にて構成されている。

第３トランジスタＴｒ３と第４トランジスタＴｒ４は、その両ドレインが第５トランジスタＴｒ５のドレインにそれぞれ接続され、その接続点（ノードＮ１）は出力端子Ｔｏを介して出力信号を出力する。第３トランジスタＴｒ３は、そのソースが電源電圧線Ｌ１に接続され、そのゲートが第５トランジスタＴｒ５のゲートに接続され、その接続点（ノードＮ２）は第１入力端子Ｔｉ１を介して入力信号が入力される。第４トランジスタＴｒ４は、そのソースが電源電圧線Ｌ１に接続され、そのゲートが第６トランジスタＴｒ６のゲートに接続され、その接続点（ノードＮ３）は第２入力端子Ｔｉ２を介して入力信号が入力される。

一方、第５トランジスタＴｒ５は、そのソースが第６トランジスタＴｒ６のドレインに接続されている。又、第６トランジスタＴｒ６は、そのソースがグランド線Ｌ２に接続されている。

上記のように、ナンド回路２０は、ＰチャネルＭＯＳトランジスタである第３及び第４トランジスタＴｒ３，Ｔｒ４が電源電圧線Ｌ１と出力端子Ｔｏの間にて並列に接続されて第１回路としての並列回路を構成している。また、ナンド回路２０は、ＮチャネルＭＯＳトランジスタである第５及び第６トランジスタＴｒ５，Ｔｒ６がグランド線Ｌ２と出力端子Ｔｏの間にて縦続に接続されて第２回路としての縦続回路を構成している。

このため、ＨレベルからＬレベルに反転（ダウン）する時間（反転時間）より、ＬレベルからＨレベルに反転（アップ）する時間（反転時間）は短くなっている。このとき、第３及び第４トランジスタＴｒ３，Ｔｒ４のオフリーク電流は、第５及び第６トランジスタＴｒ５，Ｔｒ６のオフリーク電流に比べて大きくなっている。

ここで、ＭＯＳトランジスタの特性ばらつきσｎは、上記の式（１）に示すように、複数のＭＯＳトランジスタが縦続に接続されている場合、同じゲート面積の１段のＭＯＳトランジスタと比べて小さくなる。

従って、ナンド回路２０では、第５及び第６トランジスタＴｒ５，Ｔｒ６が縦続に２段接続となっているため、第５及び第６トランジスタＴｒ５，Ｔｒ６の特性ばらつきσｎは、Ａ／（２）^1/2になる。第３及び第４トランジスタＴｒ３，Ｔｒ４の特性ばらつきσｎは、縦続に接続されていなく１段のため、Ａ／（１）^1/2、つまりＡになる。この結果、同じゲート面積では、第５及び第６トランジスタＴｒ５，Ｔｒ６は、第３及び第４トランジスタＴｒ３，Ｔｒ４より、特性ばらつきσｎが小さくなる。

このため、第３〜第６トランジスタＴｒ３〜Ｔｒ６を同じ特性ばらつきσｎにするには、特性ばらつきσｎのうち、ゲート面積を調整する必要がある。つまり、第３〜第６トランジスタＴｒ３〜Ｔｒ６を同じ特性ばらつきσｎにするには、第５及び第６トランジスタＴｒ５，Ｔｒ６のゲート面積を、第３及び第４トランジスタＴｒ３，Ｔｒ４のゲート面積の１／（２）^1/2にする必要がある。

なお、第５及び第６トランジスタＴｒ５，Ｔｒ６のゲート面積を、第３及び第４トランジスタＴｒ３，Ｔｒ４のゲート面積の１／（２）^1/2にすると、第５及び第６トランジスタＴｒ５，Ｔｒ６のオフリーク電流が大きくなる。そこで、第３及び第４トランジスタＴｒ３，Ｔｒ４のゲート面積を、第５及び第６トランジスタＴｒ５，Ｔｒ６のゲート面積の（２）^1/2倍にする必要がある。

上記構成のナンド回路２０のレイアウトを図４に示す。
ナンド回路２０は、ＰチャネルＭＯＳトランジスタよりなる第３及び第４トランジスタＴｒ３，Ｔｒ４を形成するＰ領域Ｚｐ、及び、ＮチャネルＭＯＳトランジスタよりなる第５及び第６トランジスタＴｒ５，Ｔｒ６を形成するＮ領域Ｚｎにて構成されている。

Ｐ領域Ｚｐには、四角枠状のＰ型拡散領域パターン２３が形成される。また、Ｎ領域Ｚｎには、四角枠状のＮ型拡散領域パターン２９が形成される。Ｐ型拡散領域パターン２３及びＮ型拡散領域パターン２９には、両パターン２３，２９を横切るように２つの第１及び第２ゲート配線パターン２５，２７が平行に延出形成されている。そして、第１及び第２ゲート配線パターン２５，２７は、上層の電源電圧線パターンＬ１及びグランド線パターンＬ２の中央部まで延出している。

第１ゲート配線パターン２５であって、Ｐ型拡散領域パターン２３上の第１ゲート配線パターン２５ｐが、第４トランジスタＴｒ４のゲートを形成する。また、第１ゲート配線パターン２５であって、Ｎ型拡散領域パターン２９上の第１ゲート配線パターン２５ｎが、第６トランジスタＴｒ６のゲートを形成する。一方、第２ゲート配線パターン２７であって、Ｐ型拡散領域パターン２３上の第２ゲート配線パターン２７ｐが、第３トランジスタＴｒ３のゲートを形成する。また、第２ゲート配線パターン２７であって、Ｎ型拡散領域パターン２９上の第２ゲート配線パターン２７ｎが、第５トランジスタＴｒ５のゲートを形成する。

Ｐ型拡散領域パターン２３であって、第１ゲート配線パターン２５ｐの左側が、第４トランジスタＴｒ４のソースを形成する第１Ｐ型ソース領域Ｚｐｓ１になる。また、Ｐ型拡散領域パターン２３であって、第１ゲート配線パターン２５ｐと、第２ゲート配線パターン２７ｐとの間が、第３及び第４トランジスタＴｒ３，Ｔｒ４のドレインをそれぞれ形成するＰ型ドレイン領域Ｚｐｄになる。また、Ｐ型拡散領域パターン２３であって、第２ゲート配線パターン２７ｐの右側が、第３トランジスタＴｒ３のソースを形成する第２Ｐ型ソース領域Ｚｐｓ２になる。

つまり、第４トランジスタＴｒ４は、そのソースが第１Ｐ型ソース領域Ｚｐｓ１、そのドレインがＰ型ドレイン領域Ｚｐｄ、そのゲートが第１ゲート配線パターン２５ｐにて構成されている。一方、第３トランジスタＴｒ３は、そのソースが第２Ｐ型ソース領域Ｚｐｓ２、そのドレインがＰ型ドレイン領域Ｚｐｄ、そのゲートが第２ゲート配線パターン２７ｐにて構成されている。

なお、第１及び第２ゲート配線パターン２５ｐ，２７ｐは、ゲート長Ｌ＝８５ｎｍ、ゲート幅Ｗ＝３００ｎｍにて形成されている。従って、第１及び第２ゲート配線パターン２５ｐ，２７ｐでそれぞれ形成される各ゲート面積（＝Ｌ×Ｗ）は２５５００［ｎｍ^２］となる。

第１及び第２Ｐ型ソース領域Ｚｐｓ１，Ｚｐｓ２は、第１及び第２コンタクトＣ１，Ｃ２を介して電源電圧線パターンＬ１に接続される。Ｐ型ドレイン領域Ｚｐｄは、第３コンタクトＣ３を介して出力端子Ｔｏとしての第１金属配線パターンＬｍ１に接続される。

一方、Ｎ型拡散領域パターン２９であって、第１ゲート配線パターン２５ｎの左側が、第６トランジスタＴｒ６のソースを形成する第１Ｎ型ソース領域Ｚｎｓ１になる。また、Ｎ型拡散領域パターン２９であって、第１ゲート配線パターン２５ｎと第２ゲート配線パターン２７ｎとの間が、第５及び第６トランジスタＴｒ５，Ｔｒ６のドレインをそれぞれ形成するＮ型ドレイン領域Ｚｎｄになる。また、Ｎ型拡散領域パターン２９であって、第２ゲート配線パターン２７ｎの右側が、第５トランジスタＴｒ５のソースを形成する第２Ｎ型ソース領域Ｚｎｓ２になる。

つまり、第６トランジスタＴｒ６は、そのソースが第１Ｎ型ソース領域Ｚｎｓ１、そのドレインがＮ型ドレイン領域Ｚｎｄ、そのゲートが第１ゲート配線パターン２５ｎにて構成されている。一方、第５トランジスタＴｒ５は、そのソースが第２Ｎ型ソース領域Ｚｎｓ２、そのドレインがＮ型ドレイン領域Ｚｎｄ、そのゲートが第２ゲート配線パターン２７ｎにて構成されている。

なお、第１及び第２ゲート配線パターン２５ｎ，２７ｎは、ゲート長Ｌ＝６０ｎｍ、ゲート幅Ｗ＝３００ｎｍにて形成されている。従って、第１及び第２ゲート配線パターン２５ｎ，２７ｎでそれぞれ形成される各ゲート面積（＝Ｌ×Ｗ）は１８０００［ｎｍ^２］となる。

第１Ｎ型ソース領域Ｚｎｓ１は、第４コンタクトＣ４を介してグランド線パターンＬ２に接続されている。第２Ｎ型ソース領域Ｚｎｓ２は、第５コンタクトＣ５を介して第１金属配線パターンＬｍ１に接続される。

第１ゲート配線パターン２５は、第６コンタクトＣ６を介して第２入力端子Ｔｉ２としての第２金属配線パターンＬｍ２と接続される。第２ゲート配線パターン２７は、第７コンタクトＣ７を介して第１入力端子Ｔｉ１としての第３金属配線パターンＬｍ３と接続される。

上記したように、ナンド回路２０は、第３及び第４トランジスタＴｒ３，Ｔｒ４のゲート長Ｌ（＝８５ｎｍ）を、第５及び第６トランジスタＴｒ５，Ｔｒ６のゲート長Ｌ（＝６０ｎｍ）より２５ｎｍ長くして形成している。これにより、第３及び第４トランジスタＴｒ３，Ｔｒ４のアップの反転時間を、第５及び第６トランジスタＴｒ５，Ｔｒ６のダウンの反転時間まで遅延させて等しくなるようにしている。このとき、第３及び第４トランジスタＴｒ３，Ｔｒ４は、ゲート長が長くなっているため、オフリーク電流が小さくなっている。

また、第３及び第４トランジスタＴｒ３，Ｔｒ４のゲート面積が２５５００［ｎｍ^２］、第５及び第６トランジスタＴｒ５，Ｔｒ６のゲート面積が１８０００［ｎｍ^２］になっている。つまり、第５及び第６トランジスタＴｒ５，Ｔｒ６のゲート面積は、第３及び第４トランジスタＴｒ３，Ｔｒ４のゲート面積の１／（２）^1/2となっている。これによって、ナンド回路２０は、電源電圧線Ｌ１・出力端子Ｔｏ間に１段の第３及び第４トランジスタＴｒ３，Ｔｒ４と、グランド線Ｌ２・出力端子Ｔｏ間に縦続に２段接続された第５及び第６トランジスタＴｒ５，Ｔｒ６を備えていることから、第３〜第６トランジスタＴｒ３〜Ｔｒ６の特性ばらつきσｎは等しくなっている。

その結果、ナンド回路２０の第３〜第６トランジスタＴｒ３〜Ｔｒ６の特性ばらつきσｎが等しくなっているため、スタティックタイミング検証におけるナンド回路２０の特性ばらつきσｎを第３〜第６トランジスタＴｒ３〜Ｔｒ６の特性ばらつきσｎに設定している。この結果、スタティックタイミング検証において、ナンド回路２０は、その特性ばらつきσｎとして第３〜第６トランジスタＴｒ３〜Ｔｒ６の特性ばらつきσｎを設定するため、第３〜第６トランジスタＴｒ３〜Ｔｒ６に対して、余分な駆動能力の調整もなく、最適に駆動能力を調整することができる。
（ノア回路３０）
次に、ノア回路３０について以下に説明する。

図５に示すように、ノア回路３０は、周知な回路にて構成され、ＰチャネルＭＯＳトランジスタよりなる第２ＭＯＳトランジスタとしての第７及び第８トランジスタＴｒ７，Ｔｒ８、及び、ＮチャネルＭＯＳトランジスタよりなる第１ＭＯＳトランジスタとしての第９及び第１０トランジスタＴｒ９，Ｔｒ１０にて構成されている。

第７トランジスタＴｒ７は、そのドレインが第８トランジスタＴｒ８のソースに接続され、そのソースが電源電圧線Ｌ１に接続される。また、第７トランジスタＴｒ７は、そのゲートが第１０トランジスタＴｒ１０のゲートに接続され、その接続点（ノードＮ１）は第１入力端子Ｔｉ１を介して入力信号が入力される。

第８トランジスタＴｒ８は、そのドレインが第９及び第１０トランジスタＴｒ９，Ｔｒ１０の両ドレインに接続され、その接続点（ノードＮ２）は出力端子Ｔｏを介して出力信号を出力する。また、第８トランジスタＴｒ８は、そのゲートが第９トランジスタＴｒ９のゲートに接続され、その接続点（ノードＮ３）は第２入力端子Ｔｉ２を介して入力信号が入力される。

一方、第９及び第１０トランジスタＴｒ９，Ｔｒ１０は、そのソースがグランド線Ｌ２に接続されている。
上記のように、ノア回路３０は、ＰチャネルＭＯＳトランジスタである第７及び第８トランジスタＴｒ７，Ｔｒ８が電源電圧線Ｌ１と出力端子Ｔｏの間にて縦続に接続されて第２回路としての縦続回路を構成している。また、ノア回路３０は、ＮチャネルＭＯＳトランジスタである第９及び第１０トランジスタＴｒ９，Ｔｒ１０がグランド線Ｌ２と出力端子Ｔｏの間にて並列に接続されて第１回路としての並列回路を構成している。

このため、ＬレベルからＨレベルに反転（アップ）する時間（反転時間）より、ＨレベルからＬレベルに反転（ダウン）する時間（反転時間）は短くなっている。このとき、第９及び第１０トランジスタＴｒ９，Ｔｒ１０のオフリーク電流は、第７及び第８トランジスタＴｒ７，Ｔｒ８のオフリーク電流に比べて大きくなっている。

また、ノア回路３０では、第７及び第８トランジスタＴｒ７，Ｔｒ８の特性ばらつきσｎは、第７及び第８トランジスタＴｒ７，Ｔｒ８が縦続に２段接続となっているため、１段の第９及び第１０トランジスタＴｒ９，Ｔｒ１０の特性ばらつきσｎと比較して、同じゲート面積の場合、上記の式（１）より、１／（２）^1/2になっている。

このため、第７〜第１０トランジスタＴｒ７〜Ｔｒ１０を同じ特性ばらつきσｎにするには、各トランジスタＴｒ７〜Ｔｒ１０のゲート面積を調整する必要がある。つまり、第７〜第１０トランジスタＴｒ７〜Ｔｒ１０を同じ特性ばらつきσｎにするには、第７及び第８トランジスタＴｒ７，Ｔｒ８のゲート面積を、第９及び第１０トランジスタＴｒ９，Ｔｒ１０のゲート面積の１／（２）^1/2にする必要がある。

なお、第７及び第８トランジスタＴｒ７，Ｔｒ８のゲート面積を、第９及び第１０トランジスタＴｒ９，Ｔｒ１０のゲート面積の１／（２）^1/2にすると、第７及び第８トランジスタＴｒ７，Ｔｒ８のオフリーク電流が大きくなる。そこで、第９及び第１０トランジスタＴｒ９，Ｔｒ１０のゲート面積を、第７及び第８トランジスタＴｒ７，Ｔｒ８のゲート面積の（２）^1/2倍にする必要がある。

上記構成のノア回路３０のレイアウトを図６に示す。
ノア回路３０は、ナンド回路２０と比較して第１金属配線パターンＬｍ１、電源電圧線パターンＬ１及びグランド線パターンＬ２の接続関係と、第１及び第２ゲート配線パターン２５，２７のゲート長Ｌ及びゲート幅Ｗが異なる。その他のレイアウトは同じため、同一符号を付けて説明を便宜上省略する。

Ｐ型拡散領域パターン２３上の第１及び第２ゲート配線パターン２５ｐ，２７ｐは、ゲート長Ｌ＝６０ｎｍ、ゲート幅Ｗ＝３００ｎｍにて形成されている。
Ｎ型拡散領域パターン２９上の第１及び第２ゲート配線パターン２５ｎ，２７ｎは、ゲート長Ｌ＝８５ｎｍ、ゲート幅Ｗ＝３００ｎｍにて形成されている。

グランド線パターンＬ２は、第８コンタクトＣ８を介してＮ領域Ｚｎの第２Ｎ型ソース領域Ｚｎｓ２と接続している。
第１金属配線パターンＬｍ１は、第３コンタクトＣ３を介してＰ領域Ｚｐの第２Ｐ型ソース領域Ｚｐｓ２、及び、第５コンタクトＣ５を介してＮ領域ＺｎのＮ型ドレイン領域Ｚｎｄと接続している。

上記したように、ノア回路３０は、第９及び第１０トランジスタＴｒ９，Ｔｒ１０のゲート長Ｌ（＝８５ｎｍ）を、第７及び第８トランジスタＴｒ７，Ｔｒ８のゲート長Ｌ（＝６０ｎｍ）より２５ｎｍ長くして形成している。これにより、第９及び第１０トランジスタＴｒ９，Ｔｒ１０のダウンの反転時間を、第７及び第８トランジスタＴｒ７，Ｔｒ８のアップの反転時間まで遅延させて等しくなるようにしている。このとき、第９及び第１０トランジスタＴｒ９，Ｔｒ１０は、ゲート長が長くなっているため、オフリーク電流が小さくなっている。

また、第７及び第８トランジスタＴｒ７，Ｔｒ８のゲート面積が１８０００［ｎｍ^２］、第９及び第１０トランジスタＴｒ９，Ｔｒ１０のゲート面積が２５５００［ｎｍ^２］になっている。つまり、ナンド回路２０と同様に、縦続に２段接続された第７及び第８トランジスタＴｒ７，Ｔｒ８のゲート面積は、１段の第９及び第１０トランジスタＴｒ９，Ｔｒ１０のゲート面積の１／（２）^1/2となっている。これによって、ノア回路３０は、電源電圧線Ｌ１・出力端子Ｔｏ間に縦続に２段接続された第７及び第８トランジスタＴｒ７，Ｔｒ８と、グランド線Ｌ２・出力端子Ｔｏ間に縦続に２段接続された第９及び第１０トランジスタＴｒ９，Ｔｒ１０を備えていることから、第７〜第１０トランジスタＴｒ７〜Ｔｒ１０の特性ばらつきσｎは等しくなっている。

その結果、ノア回路３０の第７〜第１０トランジスタＴｒ７〜Ｔｒ１０の特性ばらつきσｎが等しくなっているため、スタティックタイミング検証におけるノア回路３０の特性ばらつきσｎを第７〜第１０トランジスタＴｒ７〜Ｔｒ１０の特性ばらつきσｎに設定している。この結果、スタティックタイミング検証において、ノア回路３０は、その特性ばらつきσｎとして第７〜第１０トランジスタＴｒ７〜Ｔｒ１０の特性ばらつきσｎを設定するため、第７〜第１０トランジスタＴｒ７〜Ｔｒ１０に対して、余分な駆動能力の調整もなく、最適に駆動能力を調整することができる。

以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）インバータ回路１０は、オフリーク電流や反転時間を調整するとき、セルを構成するＭＯＳトランジスタのゲート長Ｌ又はゲート幅Ｗを調整するとともに、セルを構成する各ＭＯＳトランジスタのゲート面積が等しくなるように調整した。

このため、セルを構成する各ＭＯＳトランジスタは特性ばらつきσｎが等しくなる。この結果、スタティックタイミング検証では、セルは、備える全てのＭＯＳトランジスタに対応した特性ばらつきσｎを設定することになり、余分な駆動能力の調整もなく、最適に駆動能力を調整することができる。

（２）ナンド回路２０は、電源電圧線Ｌ１・出力端子Ｔｏ間に１段の第３及び第４トランジスタＴｒ３，Ｔｒ４を備え、グランド線Ｌ２・出力端子Ｔｏ間に縦続に２段接続された第５及び第６トランジスタＴｒ５，Ｔｒ６を備えている。上記の式（１）より、１段の並列接続された第３及び第４トランジスタＴｒ３，Ｔｒ４の特性ばらつきσｎを、縦続に２段接続された第５及び第６トランジスタＴｒ５，Ｔｒ６の特性ばらつきσｎと等しくするのに、１段の並列接続された第３及び第４トランジスタＴｒ３，Ｔｒ４のゲート面積を縦続に２段接続された第５及び第６トランジスタＴｒ５，Ｔｒ６のゲート面積より大きくしている。

つまり、並列接続されているために縦続に２段接続された第５及び第６トランジスタＴｒ５，Ｔｒ６よりオフリーク電流が大きい第３及び第４トランジスタＴｒ３，Ｔｒ４は、ゲート長Ｌを長くしてそのゲート面積を大きくした。これにより、第３及び第４トランジスタＴｒ３，Ｔｒ４のオフリーク電流を小さくすることができ、ナンド回路２０の消費電流を低減することができる。

（３）ノア回路３０は、電源電圧線Ｌ１・出力端子Ｔｏ間に縦続に２段接続された第７及び第８トランジスタＴｒ７，Ｔｒ８を備え、グランド線Ｌ２・出力端子Ｔｏ間に１段の第９及び第１０トランジスタＴｒ９，Ｔｒ１０を備えている。上記の式（１）より、１段の並列接続された第９及び第１０トランジスタＴｒ１０の特性ばらつきσｎを、縦続に２段接続された第７及び第８トランジスタＴｒ７，Ｔｒ８の特性ばらつきσｎと等しくするのに、１段の並列接続された第９及び第１０トランジスタＴｒ９，Ｔｒ１０のゲート面積を縦続に２段接続された第７及び第８トランジスタＴｒ７，Ｔｒ８のゲート面積より大きくする必要がある。

つまり、並列接続されているために縦続に２段接続された第７及び第８トランジスタＴｒ７，Ｔｒ８よりオフリーク電流が大きい第９及び第１０トランジスタＴｒ９，Ｔｒ１０は、ゲート長Ｌを長くしてそのゲート面積を大きくした。これにより、第９及び第１０トランジスタＴｒ９，Ｔｒ１０のオフリーク電流を小さくすることができ、ノア回路３０の消費電流を低減することができる。

尚、上記実施の形態は、以下の態様で実施してもよい。
・上記実施形態において、インバータ回路１０は、第１及び第２トランジスタＴｒ１，Ｔｒ２のゲート面積を等しくしていた。これに限らず、インバータ回路１０を構成する第１及び第２トランジスタＴｒ１，Ｔｒ２のゲート面積をほぼ等しい値にしてもよい。例えば、６５ｎｍプロセスでは、ＭＯＳトランジスタのゲート面積が１１％ばらつくと、ＭＯＳトランジスタの反転時間が１％ばらつくことが知られている。従って、最適なスタティックタイミング検証を行うには、反転時間のばらつきを１％以内にしなくてはいけないため、インバータ回路１０を構成するＭＯＳトランジスタのゲート面積をすべて１１％以内に収める必要がある。

また、ナンド回路２０は第３〜第６トランジスタＴｒ３〜Ｔｒ６、ノア回路３０は第７〜第１０トランジスタＴｒ７〜Ｔｒ１０の特性ばらつきσｎを等しくしていた。これに限らず、ナンド回路２０は第３〜第６トランジスタＴｒ３〜Ｔｒ６、ノア回路３０は第７〜第１０トランジスタＴｒ７〜Ｔｒ１０の特性ばらつきσｎをほぼ等しい値にしてもよい。例えば、上記のように、最適なスタティックタイミング検証を行うには、反転時間のばらつきを１％以内にしなくてはいけないため、ナンド回路２０及びノア回路３０は、構成する各ＭＯＳトランジスタの特性ばらつきσｎをすべて１％以内に収める必要がある。

・上記実施形態において、セルの一例としてインバータ回路、ナンド回路、ノア回路を説明した。これに限らず、そのほかのセルにも適用してもよい。

１０ インバータ回路
Ｌ ゲート長
Ｗ ゲート幅
Ｔｒ１，Ｔｒ３，Ｔｒ４，Ｔｒ９，Ｔｒ１０ 第１ＭＯＳトランジスタ（第１、第３、第４、第９、第１０トランジスタ）
Ｔｒ２，Ｔｒ５，Ｔｒ６，Ｔｒ７，Ｔｒ８ 第２ＭＯＳトランジスタ（第２、第５、第６、第７、第８トランジスタ）
Ｌ１ 電源電圧線
Ｌ２ グランド線

Claims (6)

1. 第１ＭＯＳトランジスタが１つの又は前記第１ＭＯＳトランジスタが複数並列に接続されてなる第１回路と、第２ＭＯＳトランジスタが１つの又は前記第２ＭＯＳトランジスタが複数縦続に接続されてなる第２回路とが電源電圧線及びグランド線間に縦続に接続されてなる半導体装置のセルの出力信号が、ＬレベルからＨレベルに反転する反転時間と、ＨレベルからＬレベルに反転する反転時間とを等しくするために、前記第１回路の第１ＭＯＳトランジスタのゲート長及びゲート幅を調整する半導体装置のセルレイアウト方法であって、
   前記反転時間を等しくするとともに、合わせて、前記第１回路の第１ＭＯＳトランジスタのゲート面積を、前記第１回路の第１ＭＯＳトランジスタと前記第２回路の第２ＭＯＳトランジスタの特性ばらつきをほぼ等しくするようなゲート面積となるように、前記第１回路の第１ＭＯＳトランジスタのゲート長及びゲート幅を調整することを特徴とする半導体装置のセルレイアウト方法。
2. 請求項１に記載の半導体装置のセルレイアウト方法において、
   前記セルは、前記第１回路が１つの前記第１ＭＯＳトランジスタにて構成され、前記第２回路が１つの前記第２ＭＯＳトランジスタにて構成されたインバータ回路であって、
   前記反転時間を等しくするために前記第１回路の第１ＭＯＳトランジスタのゲート長及びゲート幅を調整するとともに、合わせて、前記特性ばらつきを等しくするために前記第１ＭＯＳトランジスタのゲート面積が前記第２ＭＯＳトランジスタのゲート面積とほぼ等しくなるように前記第１回路の第１ＭＯＳトランジスタのゲート長及びゲート幅を調整することを特徴とする半導体装置のセルレイアウト方法。
3. 請求項１に記載の半導体装置のセルレイアウト方法において、
   前記セルは、前記第１回路が前記第１ＭＯＳトランジスタが複数並列に接続されてなる並列回路で構成され、前記第２回路が前記第２ＭＯＳトランジスタが複数縦続に接続されてなる縦続回路で構成され、
   前記反転時間を等しくするために前記第１回路の第１ＭＯＳトランジスタのゲート長及びゲート幅を調整するとともに、合わせて、前記特性ばらつきを等しくするために前記第１回路の各第１ＭＯＳトランジスタのゲート面積を、前記第２回路の第２ＭＯＳトランジスタのゲート面積に比べて大きくするように、前記第１回路の第１ＭＯＳトランジスタのゲート長及びゲート幅を調整することを特徴とする半導体装置のセルレイアウト方法。
4. 請求項３に記載の半導体装置のセルレイアウト方法において、
   前記並列回路を構成する前記第１ＭＯＳトランジスタのゲート面積は、前記第２ＭＯＳトランジスタが縦続接続する段数が多くなるほど、そのゲート面積を大きくすることを特徴とする半導体装置のセルレイアウト方法。
5. 請求項１〜４のいずれか１項に記載の半導体装置のセルレイアウト方法において、
   前記第１及び第２ＭＯＳトランジスタのゲート面積は、前記第１及び第２ＭＯＳトランジスタの特性ばらつき誤差を１％以内に収めるようなゲート面積であることを特徴とする半導体装置のセルレイアウト方法。
6. 第１ＭＯＳトランジスタが１つの又は前記第１ＭＯＳトランジスタが複数並列に接続されてなる第１回路と、第２ＭＯＳトランジスタが１つの又は前記第２ＭＯＳトランジスタが複数縦続に接続されてなる第２回路とが電源電圧線及びグランド線間に縦続に接続されてなる半導体装置のセルの出力信号が、ＬレベルからＨレベルに反転する反転時間と、ＨレベルからＬレベルに反転する反転時間とを等しくするために、前記第１回路の第１ＭＯＳトランジスタのゲート長及びゲート幅が調整された半導体装置であって、
   前記反転時間を等しくするとともに、合わせて、前記第１回路の第１ＭＯＳトランジスタのゲート面積を、前記第１回路の第１ＭＯＳトランジスタと前記第２回路の第２ＭＯＳトランジスタの特性ばらつきをほぼ等しくするようなゲート面積となるように、前記第１回路の第１ＭＯＳトランジスタのゲート長及びゲート幅が調整されたことを特徴とする半導体装置。

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