JP2000278098A - レシオ回路、ラッチ回路及びｍｏｓトランジスタ - Google Patents

Abstract

(57)【要約】 【課題】 レシオ回路において逆ショートチャネル効果
を積極的に利用して、低電源電圧下での安定動作を保証
すること。 【解決手段】 このレシオ回路では、一方のＣＭＯＳ回
路１０のＮチャネルＭＯＳトランジスタ１２が駆動素子
を構成し、他方のＣＭＯＳ回路１６のＰチャネルＭＯＳ
トランジスタ１８が負荷素子を構成する。これら駆動側
のＮチャネルＭＯＳトランジスタ１２および負荷側のＰ
チャネルＭＯＳトランジスタ１６のそれぞれのドレイン
端子は、ＮチャネルＭＯＳトランジスタからなるトラン
スファゲート２２を介して互いに電気的に接続されてい
る。駆動側のＭＯＳトランジスタ１２は、逆ショートチ
ャネル効果を奏する単一のチャネルＣＨaを有してい
る。負荷側のＭＯＳトランジスタ１８は、それぞれ逆シ
ョートチャネル効果を奏し、かつ互いに縦続接続された
複数たとえば２つののチャネルＣＨb1，ＣＨb2を有して
いる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＭＯＳトランジス
タおよびこれを用いるレシオ回路等のディジタル回路に
関する。

【０００２】

【従来の技術】ＭＯＳＦＥＴ（Metal Oxide Semiconduc
tor Field Effect Transistor）等のＭＯＳトランジス
タにおいては、図１４の曲線ＬＡで示すように、チャネ
ル長またはゲート長が短くなるとそのしきい値電圧Vth
が低下する現象があり、この現象はショートチャネル効
果と称されている。ショートチャネル効果が顕著になる
と、いわゆるパンチスルーを起こして、ソース・ドレイ
ン間の電流をゲート電圧で制御できなくなる。ＭＯＳト
ランジスタとして正常に機能するには、ショートチャネ
ル効果やパンチスルーを防ぐ必要がある。

【０００３】従来より、ショートチャネル効果を抑制す
るために種々の技術が開発ないし提案されている。たと
えば、０．２１μｍのゲート長をデザインルールとする
最近のプロセステクノロジーでは、図１５に示すよう
に、ＬＤＤ（Lightly Doped Drain）構造を採用し、か
つドレインおよびソース領域のそれぞれのチャネル側端
部の低濃度拡散領域（Ｎ^-）の下に逆導電型の低濃度拡
散領域（Ｐ^-）を所定の斜め入射角θでの不純物イオン
の打ち込みにより形成することで、ドレインおよびソー
ス領域からの空乏層の張り出しを効果的に抑制して、図
１４の曲線ＬＢで示すように、デザインルールの最小ゲ
ート長寸法（０．２１μｍ）付近でそのしきい値電圧Vt
hを極大化させるようなプロファイルを実現し、いわゆ
る逆ショートチャネル効果を得るようにしている。

【０００４】なお、図１５はＮチャネルＭＯＳトランジ
スタの例を示しているが、ＰチャネルＭＯＳトランジス
タでも同様の技法を適用できる。また、図１４の特性曲
線ＬＡ，ＬＢは、ＮチャネルＭＯＳトランジスタについ
てシミュレーションおよび実測により得られたものであ
る。ＰチャネルＭＯＳトランジスタでも、同様の特性曲
線が得られるが、逆ショートチャネル効果（ＬＢ）にお
けるVthの上昇率は幾らか小さく（低く）なる。

【０００５】図１６に、上記のような逆ショートチャネ
ル効果型のＭＯＳトランジスタを有する従来のＣＭＯＳ
型レシオ回路の一例を示す。このレシオ回路では、一方
のＣＭＯＳ(Complementary Metal Oxide Semiconducto
r)回路２００のＮチャネルＭＯＳトランジスタ２０２が
駆動素子を構成し、他方のＣＭＯＳ回路２０４のＰチャ
ネルＭＯＳトランジスタ２０６が負荷素子を構成する。
これら駆動側のＮチャネルＭＯＳトランジスタ２０２お
よび負荷側のＰチャネルＭＯＳトランジスタ２０６のそ
れぞれのドレイン端子は、ＮチャネルＭＯＳトランジス
タからなるトランスファゲート２０８を介して互いに電
気的に接続されている。通常、両トランジスタ２０２，
２０６間のノード２１０は、このレシオ回路の出力端子
として他の回路（図示せず）に接続される。

【０００６】いま、駆動側および負荷側の両ＭＯＳトラ
ンジスタ２０２，２０６が共にオンになっている状態の
下で、トランスファゲート２０８をオンにする。そうす
ると、電源電圧Ｖddの電源端子→負荷側のＰチャネルＭ
ＯＳトランジスタ２０６→トランスファゲート２０８→
駆動側のＮチャネルＭＯＳトランジスタ２０２→グラン
ド端子の経路で電流ｉが流れる。

【０００７】このレシオ回路では、駆動側ＭＯＳトラン
ジスタ２０２のコンダクタンスを負荷側ＭＯＳトランジ
スタ２０６のそれよりも大きな値に設定している。これ
により、上記のように両者がオン状態で電気的に衝突し
たときは、ノード２１０にはＭＯＳトランジスタ２００
側の基準電圧（グランド電位）寄りの出力電圧が得られ
るようにしている。

【０００８】図１７に、両ＭＯＳトランジスタ２０２，
２０６のレイアウトを示す。駆動側のＭＯＳトランジス
タ２０２では、動作速度を最大限に上げるためゲート長
Ｌiをデザインルールの最小ゲート長寸法（たとえば
０．２１μｍ）に設定し、電流容量を大きくするためチ
ャネル幅Ｗiを比較的大きな寸法（たとえば０．９１μ
ｍ）に選んでいる。一方、負荷側のＭＯＳトランジスタ
２０６では、オン抵抗の高い（コンダクタンスの低い）
負荷機能を得るようにゲート長Ｌjを最小ゲート長寸法
よりも格段に大きな寸法（たとえば０．３５μｍ）に設
定している。また、チャネル幅Ｗjを駆動側よりも小さ
な寸法（たとえば０．５６μｍ）に選んでいる。

【０００９】このように、駆動側のＭＯＳトランジスタ
２０２は、デザインルールの最小ゲート長寸法のゲート
長Ｌiを有することにより、逆ショートチャネル効果に
よる高いしきい値電圧Ｖthで動作する。一方、負荷側Ｍ
ＯＳトランジスタ２０６は、デザインルールの最小ゲー
ト長寸法よりもかなり大きなゲート長Ｌjを有するた
め、逆ショートチャネル効果の影響を受けることなく
（ショートチャネル効果の影響も受けることなく）比較
的低いしきい値電圧Ｖthで動作する。

【００１０】

【発明が解決しようとする課題】近年、半導体集積回路
の高集積化または高密度化に伴い、消費電力の節減の面
から各種電子機器において低電源電圧下での動作が求め
られている。特に、バッテリ駆動式の携帯型電子機器等
では、電源電圧１ボルト以下での動作保証の要求が高ま
っている。

【００１１】本発明者等がレシオ回路の性能動作につい
て様々な評価を行ったところ、従来の設計手法では逆シ
ョートチャネル効果の影響で０．９５ボルト付近に動作
限界があることが判明した。しかし、定格電圧をたとえ
ば１．０ボルトとした場合、それよりも少し余裕（マー
ジン）をみて、たとえば１０％低い０．９０ボルトまで
の動作保証を求められるから、動作限界値が０．９５ボ
ルト付近では不充分である。

【００１２】しかも、ＭＯＳトランジスタのしきい値電
圧Vthは温度が低くなると上昇するため、低温時には逆
ショートチャネル効果の影響が一層強まり、動作限界値
がさらに高い方へシフトするおそれがある。

【００１３】図１８、図１９および図２０に、チャネル
幅Ｗを０．２１μｍ（一定）、ゲート長Ｌを０．２１μ
ｍ、０．３５μｍ（２種類）に選んでＭＯＳトランジス
タを設計した場合のＳＰＩＣＥシミュレーションで得ら
れる「ＷＥＡＫ」、「ＮＯＭＩＮＡＬ」、「ＳＴＲＯＮ
Ｇ」の３つのモデルにおける周囲温度−４０゜ＣでのＩ
_D−V_GS特性をそれぞれ示す。たとえば図１８に示すよう
に、各特性曲線のリニア領域と重なる直線を引いて電圧
軸と交わる点の電圧値で当該特性曲線に対応するしきい
値電圧Ｖthを近似することができる。

【００１４】プロセスの変動により素子の特性にはある
程度のばらつきがある。本例において、ＷＥＡＫモデル
は、そのようなばらつきの中でも、相対的にしきい値電
圧Vthが高くて電流駆動能力の小さい（弱い）特性を有
しているものである。逆に、ＳＴＲＯＮＧモデルは、相
対的にしきい値電圧Vthが低くて電流駆動能力の大きい
（強い）特性を有しているものである。ＮＯＭＩＮＡＬ
モデルは、中間の特性を有しているものである。なお、
通常の汎用製品のＴa仕様は０〜７０゜Ｃであるが、通
信用ＩＣでは−４０〜８５゜Ｃであり、−４０゜Ｃが動
作保証上最も厳しい温度条件といえる。

【００１５】これらの図１８、図１９および図２０から
わかるように、電源電圧（ゲート・ソース電圧Ｖ_GSにほ
ぼ相当）が０．９ボルト近辺まで低くなると、ゲート長
０．２１μｍのＭＯＳトランジスタにおいては、逆ショ
ートチャネル効果によって高められたしきい値電圧Ｖth
がこの電源電圧付近にあるため、サブスレショルド領域
で動作するようになる。このサブスレショルド領域で
は、Ｓファクタが約８０ｍボルト／ｄｅｃで与えられる
ため、０．０８ボルトの電圧低下でもリーク電流が一桁
下がってしまう。したがって、本来の駆動電流ではなく
サブスレショルド電流で動作が律則される。

【００１６】一方、０．９ボルト近辺の低電源電圧で
も、ゲート長０．３５μｍのＭＯＳトランジスタにおい
ては、逆ショートチャネル効果の影響がなく（ショート
チャネル効果の影響もなく）、しきい値電圧Ｖthが比較
的低いため（約０．７６ボルト）、実質的にリニア領域
での動作を維持できる。

【００１７】したがって、従来のレシオ回路では、サブ
スレショルド領域で動作する駆動側ＭＯＳトランジスタ
２０２とリニア領域で動作する負荷側ＭＯＳトランジス
タ２０６とが電気的に衝突することになり、所期の動作
つまり両者間のノード２１０の電位が駆動側の基準電位
側に寄るという図式が保証されない。つまり、コンダク
タンスまたはオン抵抗の比に基づいて動作を決めるとい
う設計手法がもはや成り立たなくなっている。

【００１８】上記のような問題に対しては、低電源電圧
下での駆動側ＭＯＳトランジスタ２０２の電流駆動能力
を高めるべく、そのチャネル幅Ｗを一層増加させること
も考えられる。しかし、上記のようなＳファクタでの電
流駆動能力の低下を補償するとなると、チャネル幅Ｗは
レイアウト上非現実的な大きさとなってしまう。

【００１９】また、現状では、１ボルト以下の低電源電
圧と、たとえば１．８ボルトの通常電源電圧とが併用さ
れる仕様になっている。したがって、低電源電圧での動
作保証だけで済むものではなく通常電源電圧における性
能動作を低下させるわけにはいかない。しかるに、駆動
側ＭＯＳトランジスタ２０２においてチャネル幅Ｗを大
幅に増大させたならば、ゲート容量の増大を来し、通常
電源電圧動作時の性能（消費電力、スピード等）が劣化
してしまう。

【００２０】また、設計データベースやセルライブリの
面でも、通常電圧動作用と低電圧動作用の２種類を用意
してそれぞれ使い分けることは不便である。

【００２１】本発明は、かかる従来技術の問題点を解決
するものであり、低電源電圧での動作保証を向上させる
レシオ回路およびラッチ回路を提供することを目的とす
る。

【００２２】本発明の別の目的は、逆ショートチャネル
効果を積極的に利用して、低電源電圧下での安定動作を
保証するようにしたレシオ回路およびラッチ回路を提供
することにある。

【００２３】本発明の他の目的は、１ボルト以下の電圧
を含む広範囲の電源電圧にわたって安定動作を保証する
ようにしたレシオ回路およびラッチ回路を提供すること
にある。

【００２４】本発明の他の目的は、回路面積の増大を実
質的に伴うことなく低電源電圧下での安定動作を保証す
るようにしたレシオ回路およびラッチ回路を提供するこ
とにある。

【００２５】本発明の他の目的は、回路面積の増大を実
質的に伴うことなく高いオン抵抗を確保し、かつ逆ショ
ートチャネル効果で動作するＭＯＳトランジスタを提供
することにある。

【００２６】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明のレシオ回路は、逆ショートチャネル効果
を奏する単一のチャネルを有する第１のＭＯＳトランジ
スタと、それぞれ逆ショートチャネル効果を奏し、かつ
互いに縦続接続された複数のチャネルを有する第２のＭ
ＯＳトランジスタとを電気的に接続してなる構成とし
た。

【００２７】本発明のレシオ回路では、共に逆ショート
チャネル効果型の第１および第２のＭＯＳトランジスタ
がオン状態で電気的に衝突する。両ＭＯＳトランジスタ
のしきい値電圧が近似しているため、しきい値電圧付近
の低電源電圧の下では、両ＭＯＳトランジスタが共にサ
ブスレショルド領域で動作する。ここで、両ＭＯＳトラ
ンジスタにおける縦続チャネル数の違いから第２のＭＯ
Ｓトランジスタが比較的高いオン抵抗で動作することに
より、第１のＭＯＳトランジスタの電流駆動能力が勝
り、両ＭＯＳトランジスタ間のノードの電位は第１のＭ
ＯＳトランジスタ側の電位に寄る。

【００２８】本発明のレシオ回路において、第１および
第２のＭＯＳトランジスタは各々Ｐチャネル型またはＮ
チャネル型のいずれの導電型であってもよい。また、両
ＭＯＳトランジスタにおいて、互いに接続する端子と反
対側の端子は任意の電源電圧端子あるいは他の素子また
は回路に接続可能であり、それぞれのゲート端子には任
意の信号または電圧を与えることができる。

【００２９】本発明のレシオ回路の典型的な形態は、逆
ショートチャネル効果を奏する単一のチャネルを有し、
ソース端子が第１の電位を与える第１の基準電圧端子に
接続されている第１導電型の第１のＭＯＳトランジスタ
と、それぞれ逆ショートチャネル効果を奏し、かつ互い
に縦続接続された複数のチャネルを有し、ソース端子が
前記第１の電位と異なる第２の電位を与える第２の基準
電圧端子に接続され、ドレイン端子が前記第１のＭＯＳ
トランジスタのドレイン端子に電気的に接続されている
第２導電型の第２のＭＯＳトランジスタとを有する構成
である。

【００３０】本発明のラッチ回路は、逆ショートチャネ
ル効果を奏する単一のチャネルを有し、ソース端子が第
１の電位を与える第１の基準電圧端子に接続されている
第１導電型の第１のＭＯＳトランジスタと、入力端子が
前記第１のＭＯＳトランジスタのドレイン端子に接続さ
れているトランスファゲートと、それぞれ逆ショートチ
ャネル効果を奏し、かつ互いに縦続接続された複数のチ
ャネルを有し、ソース端子が前記第１の電位と異なる第
２の電位を与える第２の基準電圧端子に接続され、ドレ
イン端子が前記トランスファゲートの出力端子に接続さ
れている第２導電型の第２のＭＯＳトランジスタと、入
力端子が前記第２のＭＯＳトランジスタのドレイン端子
に接続され、出力端子が前記第２のＭＯＳトランジスタ
のゲート端子に接続されているインバータとを有する構
成とした。

【００３１】本発明のラッチ回路では、第１のＭＯＳト
ランジスタが駆動素子を構成し、第２のＭＯＳトランジ
スタが負荷素子を構成する。本発明のラッチ回路をＣＭ
ＯＳで構成する場合は、ソース端子が前記第２の基準電
圧端子に接続され、ドレイン端子が前記第１のＭＯＳト
ランジスタのドレイン端子に接続され、ゲート端子に前
記第１のＭＯＳトランジスタのゲート端子と同一のゲー
ト電圧が与えられる第２導電型の第３のＭＯＳトランジ
スタと、ソース端子が前記第１の基準電圧端子に接続さ
れ、ドレイン端子が前記第２のＭＯＳトランジスタのド
レイン端子に接続され、ゲート端子に前記第２のＭＯＳ
トランジスタのゲート端子と同一のゲート電圧が与えら
れる第１導電型の第４のＭＯＳトランジスタとをさらに
備える構成となる。

【００３２】このＣＭＯＳ形態において、前記第３のＭ
ＯＳトランジスタが逆ショートチャネル効果を奏する単
一のチャネルを有し、前記第４のＭＯＳトランジスタが
それぞれ逆ショートチャネル効果を奏し、かつ互いに縦
続接続された複数のチャネルを有する構成とした場合
は、前記第３および第４のＭＯＳトランジスタの間で前
者が駆動素子として、後者が負荷素子としてそれぞれ機
能する。

【００３３】本発明のＭＯＳトランジスタは、第１導電
型の半導体基板または半導体層と、前記半導体基板また
は半導体層の一主面に形成された第２導電型のソース領
域と、前記半導体基板または半導体層の一主面に形成さ
れた第２導電型のドレイン領域と、前記ソース領域と前
記ドレイン領域との間でそれらの領域から所定の間隔を
置いて前記半導体基板または半導体層の一主面に形成さ
れた第２導電型の中間領域と、前記ソース領域と前記中
間領域との間および前記ドレイン領域と前記中間領域と
の間でそれぞれ前記半導体基板または半導体層上に絶縁
膜を介して形成され、かつ互いに接続されている複数の
ゲート電極と、前記ソース領域と前記中間領域との間お
よび前記ドレイン領域と前記中間領域との間でそれぞれ
前記半導体基板または半導体層の一主面に形成された逆
ショートチャネル効果を得るための半導体領域とを有す
る構成とした。

【００３４】本発明のＭＯＳトランジスタにおいて、中
間領域はソース領域とドレイン領域との間のチャネルを
長さ方向で複数に分割し、かつそれらの分割チャネルを
縦続接続し、さらには各分割チャネルに逆ショートチャ
ネル効果をもたらす。

【００３５】各分割チャネルで逆ショートチャネル効果
を得るために、ソース領域と中間領域との間およびドレ
イン領域と中間領域との間でそれぞれ半導体基板または
半導体層の一主面に所定の半導体領域が形成される。

【００３６】この半導体領域は、各分割チャネルに臨む
ソース領域、中間領域およびドレイン領域の端部近傍で
の電界強度を緩和し、空乏層の延びを抑制するようなも
のであってよく、たとえばソース領域、ドレイン領域ま
たは中間領域とは異なる不純物濃度を有し、かつ絶縁膜
と接して設けられる第２導電型の第１の領域と、半導体
基板または半導体層とは異なる不純物濃度を有し、かつ
第１の領域と接してその下に設けられる第２の領域とを
含む。

【００３７】

【発明の実施の形態】以下、図１〜図１３を参照して本
発明の実施例を説明する。

【００３８】図１に、本発明の一実施例によるＣＭＯＳ
型レシオ回路の回路構成を示す。このレシオ回路では、
一方のＣＭＯＳ回路１０のＮチャネルＭＯＳトランジス
タ１２が駆動素子を構成し、他方のＣＭＯＳ回路１６の
ＰチャネルＭＯＳトランジスタ１８が負荷素子を構成す
る。これら駆動側のＮチャネルＭＯＳトランジスタ１２
および負荷側のＰチャネルＭＯＳトランジスタ１６のそ
れぞれのドレイン端子は、ＮチャネルＭＯＳトランジス
タからなるトランスファゲート２２を介して互いに電気
的に接続されている。

【００３９】ＣＭＯＳ回路１０において、ＮチャネルＭ
ＯＳトランジスタ１２のソース端子はグランド電位の端
子に接続されており、ＰチャネルＭＯＳトランジスタ１
４のソース端子は電圧Ｖddの電源電圧端子に接続され、
ドレイン端子がＮチャネルＭＯＳトランジスタ１２のド
レイン端子に接続されている。両ＭＯＳトランジスタ１
２，１４のゲート端子には同一の信号または電圧が与え
られる。

【００４０】ＣＭＯＳ回路１６において、ＰチャネルＭ
ＯＳトランジスタ１８のソース端子は電源電圧Ｖddの電
源端子に接続されており、ＮチャネルＭＯＳトランジス
タ２０のソース端子はグランド電位の端子に接続され、
ドレイン端子がＰチャネルＭＯＳトランジスタ１８のド
レイン端子に接続されている。両ＭＯＳトランジスタ１
８，２０のゲート端子には同一の信号または電圧が与え
られる。

【００４１】ＣＭＯＳ回路１６のノード２４は、このレ
シオ回路の出力端子として他の回路または素子（図示せ
ず）に接続されてよい。

【００４２】このレシオ回路において、駆動側のＭＯＳ
トランジスタ１２は、逆ショートチャネル効果を奏する
単一のチャネルＣＨaを有している。たとえば、上記し
たような０．２１μｍのゲート長をデザインルールとす
る最近のプロセステクノロジーを適用する場合は、この
駆動側ＭＯＳトランジスタ１２のゲート長をデザインル
ールの最小ゲート長寸法（０．２１μｍ）近辺に設定し
てよい。

【００４３】一方、負荷側のＭＯＳトランジスタ１８
は、それぞれ逆ショートチャネル効果を奏し、かつ互い
に縦続接続された複数たとえば２つののチャネルＣＨb
1，ＣＨb2を有している。上記プロセステクノロジーを
適用する場合、この負荷側ＭＯＳトランジスタ１８のゲ
ート長も最小ゲート長寸法（０．２１μｍ）近辺に設定
してよい。

【００４４】いま、駆動側および負荷側の両ＭＯＳトラ
ンジスタ１２，１８が共にオンになっている状態の下
で、トランスファゲート２２をオンにする。そうする
と、電源電圧Ｖddの電源端子→負荷側のＰチャネルＭＯ
Ｓトランジスタ１８→トランスファゲート２４→駆動側
のＮチャネルＭＯＳトランジスタ１２→グランド端子の
経路で電流ｉが流れる。

【００４５】このレシオ回路では、上記のように、駆動
側ＭＯＳトランジスタ１２が通常の単一チャネル構造で
あるのに対し、負荷側ＮチャネルＭＯＳトランジスタ１
２が縦続接続された複数または多段チャネル構造である
から、負荷側ＭＯＳトランジスタ１８のオン抵抗を駆動
側ＭＯＳトランジスタ１２のオン抵抗よりも十分大きな
値に設定することができる。

【００４６】これにより、両ＭＯＳトランジスタ１２，
１８のしきい値電圧Ｖthよりも十分高い通常の電源電圧
Ｖddの下で両者がオン状態で電気的に衝突したときは、
両者のオン抵抗またはコンダクタンスの比でノード２４
の電位が決定され、駆動側のＭＯＳトランジスタ１２側
の基準電圧（グランド電位）寄りの出力電圧が得られ
る。

【００４７】また、両ＭＯＳトランジスタ１２，１８の
しきい値電圧Ｖth付近の低電源電圧Ｖddの下で両者がオ
ン状態で電気的に衝突したときは、両者ともサブスレシ
ョルド領域で動作することになり、負荷側ＭＯＳトラン
ジスタ１８のオン抵抗が駆動側ＭＯＳトランジスタ１２
のオン抵抗よりも十分大きい分、駆動側ＭＯＳトランジ
スタ１２の電流駆動能力が負荷側ＭＯＳトランジスタ１
８のそれよりも勝り、両者間のノード２４には駆動側の
ＭＯＳトランジスタ１２側の基準電圧（グランド電位）
寄りの出力電圧が得られる。

【００４８】このように、このレシオ回路では、通常の
電源電圧だけでなくしきい値電圧付近の低電源電圧でも
安定した動作を保証できる。

【００４９】図２に、負荷側ＭＯＳトランジスタ１８を
含むＣＭＯＳ回路１６のレイアウト例を示す。図３に、
図２のIII−III線についての断面図を示す。

【００５０】負荷側ＭＯＳトランジスタ１８は、Ｐ型シ
リコン基板３０の一主面に形成されたＮ型のウエル３２
内に形成される。このＭＯＳトランジスタ１８では、Ｎ
ウエル３２の主面にゲート長Ｌbまたはチャネル長に相
当する間隔を置いて一列に不純物拡散によるＰ⁺型のソ
ース領域３４、中間領域３６およびドレイン領域３８が
形成される。

【００５１】ソース領域３４と中間領域３６との間、お
よび中間領域３６とドレイン領域３８との間のＮウエル
３２の主面上には薄いゲート酸化膜（SiO2）４０が形成
され、このゲート酸化膜４０上にカスケード接続された
たとえばポリシリコンからなるゲート電極４２(1)，４
２(2)が形成される。これにより、ソース領域３４と中
間領域３６との間にＰ型チャネルＣＨb1が形成され、中
間領域３６とドレイン領域３８との間にＰ型チャネルＣ
Ｈb2が形成される。

【００５２】このＭＯＳトランジスタ１８では、ソース
領域３４、中間領域３６、ドレイン領域３８の各領域が
ＬＤＤ構造で形成される。このため、ゲート電極４２
(1)，４２(2)の端部に近接する各領域３４，３６，３８
の端部に、ゲート酸化膜４０と接する浅い低不純物濃度
のＰ^-領域４４が形成される。そして、逆ショートチャ
ネル効果を高めるために、図１５に示すような斜め入射
角のイオン注入法を用いて該Ｐ^-領域４４の下に低不純
物濃度のＮ^-領域４６が形成される。

【００５３】なお、ＬＤＤ構造においては、このＮ^-領
域４６形成のための斜め入射角のイオン注入工程を、Ｐ
^-領域４６形成のためのイオン注入工程の後で行う。Ｎ^-
領域４６を形成した後に、ゲート電極４２にサイドウォ
ールを形成して、Ｐ⁺ 領域３４，３６，３８形成のため
のイオン注入工程を行う。

【００５４】上記したように、このＭＯＳトランジスタ
１８のゲート長Ｌbは、逆ショートチャネル効果を得る
ようにデザインルールの最小ゲート長寸法（０．２１μ
ｍ）近辺に設定される。また、チャネル幅Ｗbも従来の
ものより相当小さい寸法としてよく、たとえば０．２８
μｍ程度にすることができる。したがって、縦続接続さ
れた２つのチャネルＣＨb1、ＣＨb2を有するにもかかわ
らず、ＭＯＳトランジスタ１８のセル面積の増加はわず
かである。

【００５５】図２および図３には、ＮチャネルＭＯＳト
ランジスタ２０のレイアウトおよび断面構造も示されて
いる。これと同様のレイアウトおよび断面構造を駆動側
のＮチャネルＭＯＳトランジスタ１２が有していてよ
い。

【００５６】ＮチャネルＭＯＳトランジスタ２０におい
ては、Ｐ型シリコン基板３０の主面にゲート長Ｌcまた
はチャネル長に相当する間隔を置いて不純物拡散による
N⁺型のソース領域４８およびドレイン領域５０が形成さ
れる。

【００５７】ソース領域４８とドレイン領域５０との間
のＰ型シリコン基板３０の主面上には薄いゲート酸化膜
（SiO2）５２が形成され、このゲート酸化膜５２上に単
一のゲート電極５４が形成される。これにより、ソース
領域４８とドレイン領域５０との間に単一のＮ型チャネ
ルＣＨcが形成される。

【００５８】このＭＯＳトランジスタ２０においても、
ソース領域４８およびドレイン領域５０がＬＤＤ構造で
形成され、逆ショートチャネル効果を得るために各領域
４８，５０のチャネル側端部にＮ^-領域５６およびＰ^-領
域５８が形成される。

【００５９】図２および図３において、６０は素子分離
用のフィールド酸化膜（SiO2）、６２は中間絶縁膜、６
４は保護絶縁膜、６６，６８，７０はたとえばアルミニ
ウムからなる金属配線である。

【００６０】図１のレシオ回路は一例であり、本発明は
様々な形態のレシオ回路に適用可能である。

【００６１】たとえば、図４のＣＭＯＳレシオ回路で
は、一方のＣＭＯＳ回路７２のＰチャネルＭＯＳトラン
ジスタ７４が駆動素子を構成し、他方のＣＭＯＳ回路７
６のＮチャネルＭＯＳトランジスタ７８が負荷素子を構
成する。両ＣＭＯＳ回路７２，７６間の伝送ゲートに
は、ＮチャネルＭＯＳトランジスタ８０を用いている。
このＮチャネルＭＯＳトランジスタ８０をＣＭＯＳトラ
ンスファゲートで置き換えることが可能である。

【００６２】また、図５に示すように、図１のレシオ回
路においてトランスファゲート２２を省き、駆動側ＭＯ
Ｓトランジスタ１２と負荷側ＭＯＳトランジスタ１８の
両者を直接接続する構成も可能である。

【００６３】また、図６の構成例では、負荷側のＮチャ
ネルＭＯＳトランジスタ８２が各々逆ショートチャネル
効果を奏する３つの縦続チャネルＣＨd1，ＣＨd2，ＣＨ
d3を有している。図７および図８に、このＭＯＳトラン
ジスタ８２のレイアウトおよび断面構造を示す。

【００６４】このＭＯＳトランジスタ８２では、Ｐ型シ
リコン基板８４の主面にゲート長Ｌdまたはチャネル長
に相当する間隔を置いて一列に不純物拡散によるＮ⁺型
のソース領域８６、中間領域８８，９０およびドレイン
領域９２が形成される。

【００６５】ソース領域８６と中間領域８８との間、両
中間領域８８，９０の間および中間領域９０とドレイン
領域９２との間のＰ型シリコン基板８４の主面上には薄
いゲート酸化膜９４が形成され、このゲート酸化膜９４
上にカスケード接続されたゲート電極９６(1)，９６(2)
，９６(3)が形成される。これにより、ソース領域８６
と中間領域８８との間にＮ型チャネルＣＨd3が形成さ
れ、両中間領域８８，９０の間にＮ型チャネルＣＨd2が
形成され、中間領域９０とドレイン領域９２との間にＮ
型チャネルＣＨd1が形成される。

【００６６】このＭＯＳトランジスタ８２においても、
ソース領域８６、中間領域８８，９０およびドレイン領
域９２がＬＤＤ構造で形成され、逆ショートチャネル効
果を得るために各領域８６，８８，９０，９２のチャネ
ル側端部にＮ^-領域９８およびＰ^-領域１００が形成され
る。

【００６７】なお、本発明のレシオ回路は上記したよう
なＣＭＯＳ型に限るものではなく、単独型のＮチャネル
ＭＯＳトランジスタまたはＰチャネルＭＯＳトランジス
タを駆動素子または負荷素子とすることが可能であり、
駆動素子と負荷素子の双方をＮチャネルＭＯＳトランジ
スタまたはＰチャネルＭＯＳトランジスタとする構成も
可能である。

【００６８】次に、レシオ回路を用いる代表的なディジ
タル回路であるラッチ回路につき本発明の実施例を説明
する。

【００６９】図９に、本発明の適用可能なラッチ回路の
一例を示す。このラッチ回路（１ビット分）において、
互いにクロス接続（入力および出力が相手側の出力およ
び入力にそれぞれ接続）された一対のインバータ１１
０，１１２はデータラッチ回路を構成し、インバータ１
１０の出力側のノード１１４にデータが保持される。

【００７０】入力段のインバータ１１６は、入力した１
ビットのデータＤinを論理反転させてノード１１４に書
きこむための駆動素子である。より詳細には、このイン
バータ１１６はＣＭＯＳ回路からなり、その中のＮチャ
ネルＭＯＳトランジスタがノード１１４に論理値０（Ｌ
レベル）のデータを書きこむための駆動素子として機能
する。

【００７１】このラッチ回路には、３つのＮチャネルＭ
ＯＳトランジスタ１１８，１２０，１２２が設けられ
る。これらの中、ＮチャネルＭＯＳトランジスタ１１８
は、インバータ１１０の入力側のノード１２４に論理値
０（Ｌレベル）のデータを書きこみ、ひいてはノード１
１４に論理値１（Ｈレベル）のデータを書きこむための
駆動素子として機能する。ＮチャネルＭＯＳトランジス
タ１２０，１２２はトランスファゲートとして機能し、
クロック信号ＣＫの論理レベルに応じてオン・オフ動作
する。出力段のインバータ１２６は出力バッファとして
機能する。

【００７２】図１０に、本発明の一実施例による３ＮＭ
ＯＳトランジスタ型ラッチ回路の回路構成例を示す。こ
の実施例のラッチ回路では、データラッチ回路のインバ
ータ１１０，１１２がＣＭＯＳ回路からなり、それぞれ
のＰチャネルＭＯＳトランジスタ１２８，１３２が本発
明による負荷素子用のＭＯＳトランジスタとして構成さ
れる。すなわち、これらのＰチャネルＭＯＳトランジス
タ１２８，１３２は、それぞれ逆ショートチャネル効果
を奏し、かつ互いに縦続接続された複数たとえば２つの
チャネル［ＣＨe1，ＣＨe2］、［ＣＨf1，ＣＨf2］を有
する。

【００７３】また、ＣＭＯＳインバータ１１０のＰチャ
ネルＭＯＳトランジスタ１２８に対する駆動素子として
機能するＣＭＯＳインバータ１１６のＮチャネルＭＯＳ
トランジスタ１３８は、逆ショートチャネル効果を奏す
る単一のチャネルＣＨgを有する。ＣＭＯＳインバータ
１１２のＰチャネルＭＯＳトランジスタ１３２に対する
駆動素子として機能する単独型のＮチャネルＭＯＳトラ
ンジスタ１１８も、逆ショートチャネル効果を奏する単
一のチャネルＣＨhを有する。

【００７４】このように、このシフトレジスタ回路に
は、２つのレシオ回路、つまりＣＭＯＳインバータ１１
６のＮチャネルＭＯＳトランジスタ１３８を駆動素子と
し、ＣＭＯＳインバータ１１０のＰチャネルＭＯＳトラ
ンジスタ１２８を負荷素子とする第１のレシオ回路１４
０と、単独型のＮチャネルＭＯＳトランジスタ１１８を
駆動素子とし、ＣＭＯＳインバータ１１２のＰチャネル
ＭＯＳトランジスタ１３２を負荷素子とする第２のレシ
オ回路１４２が含まれている。

【００７５】いま、トランスファゲート１２０，１２２
がオフ状態になっていて、データ保持ノード１１４には
論理値１（Ｈレベル）のデータが保持されているとす
る。この時、データラッチ回路の一方のＣＭＯＳインバ
ータ１１０では、ＰチャネルＭＯＳトランジスタ１２８
がオン状態で、ＮチャネルＭＯＳトランジスタ１３０が
オフ状態になっている。また、他方のＣＭＯＳインバー
タ１１２では、ＮチャネルＭＯＳトランジスタ１３４が
オン状態で、ＰチャネルＭＯＳトランジスタ１３２がオ
フ状態になっている。

【００７６】かかる状態の下で、入力バッファのＣＭＯ
Ｓインバータ１１６に論理値１（Ｈレベル）の入力デー
タＤinが与えられ、かつトランスファゲート１２０，１
２２に論理値１（Ｈレベル）のクロック信号ＣＫが与え
られたとする。

【００７７】そうすると、ＣＭＯＳインバータ１１６で
は、ＰチャネルＭＯＳトランジスタ１３６がオフで、Ｎ
チャネルＭＯＳトランジスタ１３８がオン状態になる。
またトランスファゲート１２０もオン状態になる。これ
により、第１のレシオ回路１４０において、オン状態の
駆動側ＮチャネルＭＯＳトランジスタ１３８とオン状態
の負荷側ＰチャネルＭＯＳトランジスタ１２８とが互い
に電気的に衝突する。

【００７８】この第１のレシオ回路１４０は、上記した
図１のレシオ回路と同様の構成を有し、同様の作用で動
作する。したがって、電源電圧Ｖddが１ボルト以上の通
常電圧であるときはもちろんのこと１ボルト以下のしき
い値電圧近辺の低電圧であるときでも、駆動側Ｎチャネ
ルＭＯＳトランジスタ１３８の電流駆動能力が負荷側Ｐ
チャネルＭＯＳトランジスタ１２８のそれよりも勝り、
ノード１１４の電位は駆動側の基準電位（グランド電位
Ｖss）にシフトする。

【００７９】ノード１１４の電位がＶss側にシフトする
と、ＣＭＯＳインバータ１１２において、ＮチャネルＭ
ＯＳトランジスタ１３４がオフすると同時にＰチャネル
ＭＯＳトランジスタ１３２がオンし、ノード１２４の電
位が論理値１（Ｈレベル）になる。これにより、ＣＭＯ
Ｓインバータ１１０においては、ＰチャネルＭＯＳトラ
ンジスタ１２８がオフすると同時に、ＮチャネルＭＯＳ
トランジスタ１３０がオンし、ノード１１４の電位がＶ
ssまで引き下げられる。こうして、ノード１１４に論理
値０（Ｌレベル）のデータが書き込まれる。

【００８０】なお、第２のレシオ回路１４２は、駆動側
のＮチャネルＭＯＳトランジスタ１１８がオフ状態に置
かれるため、ディセーブル状態を保つ。また、トランス
ファゲート１２０がオフになっても、インバータ１１
０，１１２におけるデータラッチ機能によりノード１１
４のデータは保持される。

【００８１】次に、かかる状態の下で、論理値０（Ｌレ
ベル）の入力データＤinが与えられ、かつクロック信号
ＣＫに応動してトランスファゲート１２０，１２２がオ
ンしたとする。

【００８２】この場合、ＣＭＯＳインバータ１１６で
は、ＰチャネルＭＯＳトランジスタ１３６がオンし、Ｎ
チャネルＭＯＳトランジスタ１３８がオフになる。これ
により、第２のレシオ回路において、駆動側のＮチャネ
ルＭＯＳトランジスタ１１８のゲート端子に電源電圧Ｖ
ddに近い論理値１（Ｈレベル）の電圧が与えられ、この
トランジスタ１１８がオンになる。一方、この時、負荷
側のＣＭＯＳインバータ１１２のＰチャネルＭＯＳトラ
ンジスタ１３２もオン状態に保持されている。したがっ
て、駆動側および負荷側の両ＭＯＳトランジスタ１１
８，１３２が共にオン状態でトランスファゲート１２２
を介して電気的に衝突する。

【００８３】この第２のレシオ回路１４２も、上記した
図１のレシオ回路と同様の構成を有し、同様の作用で動
作する。したがって、電源電圧Ｖddが１ボルト以上の通
常電圧であるときはもちろんのこと１ボルト以下のしき
い値電圧近辺の低電圧であるときでも、駆動側Ｎチャネ
ルＭＯＳトランジスタ１１８の電流駆動能力が負荷側Ｐ
チャネルＭＯＳトランジスタ１３２のそれよりも勝り、
両者間のノード１２４の電位は駆動側の基準電位（グラ
ンド電位Ｖss）側にシフトする。

【００８４】ノード１２４の電位がＶss側にシフトする
と、ＣＭＯＳインバータ１１０において、ＮチャネルＭ
ＯＳトランジスタ１３０がオフすると同時にＰチャネル
ＭＯＳトランジスタ１２８がオンし、ノード１１４の電
位が論理値１（Ｈレベル）になる。これにより、ＣＭＯ
Ｓインバータ１１２においては、ＰチャネルＭＯＳトラ
ンジスタ１３２がオフ状態に切り替わると同時に、Ｎチ
ャネルＭＯＳトランジスタ１３４がオン状態に切り替わ
り、ノード１２４の電位がＶss付近まで引き下げられ
る。こうして、ノード１１４に論理値１（Ｈレベル）の
データが書き込まれる。

【００８５】なお、第１のレシオ回路１４０において
は、ＣＭＯＳインバータ１１６のＰチャネルＭＯＳトラ
ンジスタ１３６がオンして電源電圧Ｖdd付近の電圧を出
力するが、このＨレベルに対してＮチャネルＭＯＳトラ
ンジスタからなるトランスファゲート１２０がしきい値
電圧分の電圧降下を与えるため、ノード１１４に対して
ほとんど駆動能力を持たない。このため、実質的に第１
のレシオ回路１４０は低電圧下では作用しない。

【００８６】表１に、図１０のラッチ回路における動作
保証可能な電源電圧の下限値を示す。この表１のデータ
はＳＰＩＣＥシュミレーションで得られたものである。

【００８７】表１において、「ＷＥＡＫ」はこのラッチ
回路を構成するＭＯＳトランジスタの全てが上記ＷＥＡ
Ｋモデルである場合、「ＮＯＭＩＮＡＬ」は全ＭＯＳト
ランジスタが上記ＮＯＭＩＮＡＬモデルである場合、
「ＳＴＲＯＮＧ」は全ＭＯＳトランジスタが上記ＳＴＲ
ＯＮＧモデルである場合である。「ＮＳＰＷ」は、この
ラッチ回路を構成するＭＯＳトランジスタのうち、Ｎチ
ャネルＭＯＳトランジスタの全てが上記ＳＴＲＯＮＧモ
デルで、ＰチャネルＭＯＳトランジスタの全てが上記Ｗ
ＥＡＫモデルである場合である。「ＮＷＰＳ」は、反対
に、ＮチャネルＭＯＳトランジスタが全て上記ＷＥＡＫ
モデルで、ＰチャネルＭＯＳトランジスタが全て上記Ｓ
ＴＲＯＮＧモデルである場合である。後述する表２〜４
でも同様である。

【００８８】

【表１】

【００８９】なお、ＳＰＩＣＥシュミレーションでは、
各ＭＯＳトランジスタのゲート長Ｌとチャネル幅Ｗを次
のような値に設定している。ＮチャネルＭＯＳトランジ
スタ１３８はＬ＝０．２１μｍ、Ｗ＝０．６３μｍ、Ｎ
チャネルＭＯＳトランジスタ１１８はＬ＝０．２１μ
ｍ、Ｗ＝０．８２μｍ、ＮチャネルＭＯＳトランジスタ
１２０はＬ＝０．２１μｍ、Ｗ＝１．００μｍ、Ｎチャ
ネルＭＯＳトランジスタ１２２はＬ＝０．２１μｍ、Ｗ
＝０．５６μｍ、ＮチャネルＭＯＳトランジスタ１３０
はＬ＝０．２１μｍ、Ｗ＝０．５６μｍ、ＮチャネルＭ
ＯＳトランジスタ１３４はＬ＝０．２１μｍ、Ｗ＝０．
５６μｍ、ＰチャネルＭＯＳトランジスタ１３６はＬ＝
０．２１μｍ、Ｗ＝０．９１μｍである。本発明による
負荷素子のＰチャネルＭＯＳトランジスタ１２８、１３
２は、各チャネルＣＨe1、ＣＨe2、ＣＨf2、ＣＨf3につ
きＬ＝０．２１μｍ、Ｗ＝０．２８μｍであり、各中間
領域のチャネル長方向の寸法を０．２８μｍに選んでい
る。

【００９０】このＳＰＩＣＥシュミレーションでは、１
２５゜Ｃ、２５゜Ｃ、０゜Ｃおよび−４０゜Ｃの各温度
の下で、クロック信号ＣＫの周波数を２０ＭＨｚとし、
電源電圧Ｖddを３．８ボルトから０．５ボルトまで除除
に下げていき、上記ラッチ回路（図１０）が正常に機能
しなくなるときの電源電圧値（下限値）を求めた。その
結果、表１に示すように、ほとんどの場合で０．８０ボ
ルト以下の動作保証を実現しており、たとえば、最も厳
しい温度条件である−４０゜Ｃでも「ＭＯＭＩＮＡＬ」
のモデルで０．７５ボルトまで動作可能である。

【００９１】参考（比較）例として、従来の技法によっ
て図９の３ＮＭＯＳトランジスタ型ラッチ回路を設計し
た場合の回路構成を図１１に示し、表２にこの従来回路
について上記と同様のＳＰＩＣＥシュミレーションを行
って得られた動作保証電圧の下限値を示す。

【００９２】

【表２】

【００９３】この従来型ラッチ回路（図１１）では、第
１および第２のレシオ回路１４０’，１４２’において
負荷素子を構成するＣＭＯＳインバータ１１０，１１２
のＰチャネルＭＯＳトランジスタ１４４，１４６がそれ
ぞれ単一のチャネルＣＨh，ＣＨkを有している。これら
ＰチャネルＭＯＳトランジスタ１４４，１４６における
ゲート長Ｌとチャネル幅Ｗは、どちらもＬ＝０．３５μ
ｍ、Ｗ＝０．５６μｍに設定している。また、ＣＭＯＳ
インバータ１１０のＮチャネルＭＯＳトランジスタ１４
８においてはＬ＝１．０３μｍ、Ｗ＝０．４１μｍ、Ｃ
ＭＯＳインバータ１１２のＮチャネルＭＯＳトランジス
タ１５０においてはＬ＝０．２１μｍ、Ｗ＝０．５６μ
ｍに設定している。他のＭＯＳトランジスタは、図１０
の各対応するＭＯＳトランジスタと同一寸法のゲート長
Ｌおよびチャネル幅Ｗに設定している。

【００９４】表２に示すように、この比較例のラッチ回
路（図１１）では、０．９０ボルト付近で動作不能にな
る場合が多く、たとえば−４０゜Ｃで温度条件下で「Ｍ
ＯＭＩＮＡＬ」のモデルは０．９２ボルトが限界であ
る。

【００９５】このように、本発明を適用することで、図
９のような３ＮＭＯＳトランジスタ型ラッチ回路の動作
保証電圧を大幅に下げることができ、そのぶん消費電力
を節減することができる。

【００９６】図１２に、本発明の別の実施例によるラッ
チ回路の構成例を示す。このラッチ回路（１ビット分）
には、ＣＭＯＳ回路１５２のＰチャネルＭＯＳトランジ
スタ１５４を駆動素子とし、ＣＭＯＳ回路１５８のＮチ
ャネルＭＯＳトランジスタ１６２を負荷素子とする第１
のレシオ回路と、ＣＭＯＳ回路１５２のＮチャネルＭＯ
Ｓトランジスタ１５６を駆動素子とし、ＣＭＯＳ回路１
５８のＰチャネルＭＯＳトランジスタ１６０を負荷素子
とする第２のレシオ回路とが含まれている。

【００９７】両ＣＭＯＳ回路１５２，１５８はＣＭＯＳ
トランスファゲート１６４を介して互いに電気的に接続
される。ＣＭＯＳトランスファゲート１６４にはインバ
ータ１６６を介してクロック信号ＣＫが与えられる。Ｃ
ＭＯＳ回路１５８の出力端子（ドレイン端子）は出力バ
ッファを兼ねるインバータ１６８の入力端子に接続さ
れ、インバータ１６８の出力端子がＣＭＯＳ回路１５８
の入力端子（ゲート端子）に接続される。ＣＭＯＳ回路
１５８の出力側のノード１７０に１ビットのデータがラ
ッチされる。

【００９８】本発明にしたがい、各々の駆動側ＭＯＳト
ランジスタ１５４，１５６は逆ショートチャネル効果を
奏する単一のチャネルＣＨm，ＣＨnを有しており、各負
荷側のＭＯＳトランジスタ１６０，１６２はそれぞれ逆
ショートチャネル効果を奏し、かつ互いに縦続接続され
た複数たとえば２つのチャネル［ＣＨp1，ＣＨp2］、
［ＣＨq1，ＣＨq2］を有している。

【００９９】このラッチ回路において、第１のレシオ回
路は、上記した図４のレシオ回路とほぼ同様の構成を有
し、同様に動作する。一方、第２のレシオ回路は、上記
した図１のレシオ回路とほぼ同様の構成を有し、同様に
動作する。したがって、このラッチ回路でも、通常の電
源電圧だけでなくしきい値電圧付近の低電源電圧でも安
定した動作を保証できる。

【０１００】表３に、上記と同様のＳＰＩＣＥシュミレ
ーションで得られた本実施例のラッチ回路（図１２）に
おける動作保証電圧の下限値を示す。ここで、主要な各
ＭＯＳトランジスタのゲート長Ｌとチャネル幅Ｗを次の
ような値に設定している。駆動側ではＰチャネルＭＯＳ
トランジスタ１５４がＬ＝０．２１μｍ、Ｗ＝０．９１
μｍ、ＮチャネルＭＯＳトランジスタ１５６がＬ＝０．
２１μｍ、Ｗ＝０．６３μｍである。ＣＭＯＳトランス
ファゲート１６４において、ＰチャネルＭＯＳトランジ
スタ１６５はＬ＝０．２１μｍ、Ｗ＝２．１０μｍ、Ｎ
チャネルＭＯＳトランジスタ１６７はＬ＝０．２１μ
ｍ、Ｗ＝１．０５μｍである。負荷側ではＰチャネルＭ
ＯＳトランジスタ１６０が各チャネルＣＨp1、ＣＨp2に
つきＬ＝０．２１μｍ、Ｗ＝０．２８μｍであり、各中
間領域のチャネル長方向の寸法は０．２８μｍである。

【０１０１】

【表３】

【０１０２】表３に示すように、この実施例のラッチ回
路（図１２）では、０．７０近辺までの動作保証を実現
しており、たとえば、最も厳しい温度条件である−４０
゜Ｃで「ＭＯＭＩＮＡＬ」のモデルは０．７５ボルトま
で動作可能である。このように、この実施例のラッチ回
路でも、動作保証電圧を大幅に下げることができ、その
ぶん消費電力を節減することができる。

【０１０３】参考（比較）例として、上記実施例のラッ
チ回路（図１２）に対応する従来の回路の構成を図１３
に示し、表４にこの従来回路について上記と同様のＳＰ
ＩＣＥシュミレーションを行って得られた動作保証電圧
の下限値を示す。

【０１０４】

【表４】

【０１０５】この従来回路（図１３）では、負荷側のＣ
ＭＯＳインバータ１７２におけるＰチャネルＭＯＳトラ
ンジスタ１７４およびＮチャネルＭＯＳトランジスタ１
７６のいずれも単一のチャネルを有する。ゲート長Ｌお
よびチャネル幅Ｗは、ＰチャネルＭＯＳトランジスタ１
７４がＬ＝０．４２μｍ、Ｗ＝０．４２μｍ、Ｎチャネ
ルＭＯＳトランジスタ１７６がＬ＝０．９８μｍ、Ｗ＝
０．４２μｍであり、、いずれも逆ショートチャネル効
果の影響を受けない（ショートチャネル効果の影響もな
い）。他のＭＯＳトランジスタは、図１２の各対応する
ＭＯＳトランジスタと同一寸法のゲート長Ｌおよびチャ
ネル幅Ｗに設定している。

【０１０６】表４に示すように、参考例のラッチ回路
（図１３）では、各場合において動作保証電圧の下限値
がまだ高めにあり、温度特性もよくなく、たとえば−４
０゜Ｃの温度条件下で「ＭＯＭＩＮＡＬ」のモデルは
０．９６ボルトが限界である。

【０１０７】本発明のレシオ回路は、上記したようなラ
ッチ回路以外にも種々の保持回路またはシフトレジスタ
に適用可能であり、さらにはデータ伝送回路にも適用可
能である。本発明によるＭＯＳトランジスタも、上記し
たレシオ回路やラッチ回路等に限定されるものではな
く、種々の回路に使用可能である。

【０１０８】

【発明の効果】以上説明したように、本発明によれば、
ラッチ回路等のレシオ回路において低電源電圧での動作
保証を向上させることができる。また、本発明によれ
ば、回路面積の増大を実質的に伴うことなく高いオン抵
抗を確保し、かつ逆ショートチャネル効果で動作するＭ
ＯＳトランジスタを得ることができる。

【図面の簡単な説明】

【図１】本発明の一実施例によるレシオ回路の回路構成
を示す回路図である。

【図２】実施例のレシオ回路のレイアウトを示す図であ
る。

【図３】実施例のレシオ回路の半導体デバイス断面構造
を示す図２のIII−III線断面図である。

【図４】本発明の別の実施例によるレシオ回路の回路構
成を示す回路図である。

【図５】本発明の他の実施例によるレシオ回路の回路構
成を示す回路図である。

【図６】本発明の他の実施例によるレシオ回路の回路構
成を示す回路図である。

【図７】図６のレシオ回路の要部のレイアウトを示す図
である。

【図８】図６のレシオ回路の要部の半導体デバイス断面
構造を示す図７のVIII−VIII線断面図である。

【図９】本発明の適用可能なラッチ回路の一例を示す回
路図である。

【図１０】本発明の一実施例による図９のラッチ回路の
回路構成例を示す回路図である。

【図１１】比較例として従来の技法による図９のラッチ
回路の回路構成を示す回路図である。

【図１２】本発明の別の実施例によるラッチ回路の回路
構成例を示す回路図である。

【図１３】図１２のラッチ回路に対応する従来の回路構
成を示す回路図である。

【図１４】ＭＯＳトランジスタにおけるショートチャネ
ル効果および逆ショートチャネル効果を示す図である。

【図１５】逆ショートチャネル効果を得るためのＭＯＳ
トランジスタ構造および工程を示す図である。

【図１６】従来のレシオ回路の回路構成を示す回路図で
ある。

【図１７】図１６のレシオ回路の要部ノレイアウトを示
す図である。

【図１８】ＭＯＳトランジスタの一シミュレーションモ
デルのおけるＩ_D−Ｖ_GS特性を示す図である。

【図１９】ＭＯＳトランジスタの一シミュレーションモ
デルにおけるＩ_D−Ｖ_GS特性を示す図である。

【図２０】ＭＯＳトランジスタの一シミュレーションモ
デルにおけるＩ_D−Ｖ_GS特性を示す図である。

【符号の説明】

１０，１６ ＣＭＯＳ回路 １２ 駆動側ＮチャネルＭＯＳトランジスタ １８ 負荷側ＰチャネルＭＯＳトランジスタ ２２ トランスファゲート ３０ Ｐ型シリコン基板 ３２ Ｎウエル ３４ ソース領域 ３６ 中間領域 ３８ ドレイン領域 ４０ ゲート酸化膜 ４２(1)，４２(2) ゲート電極 ７４ 駆動側ＰチャネルＭＯＳトランジスタ ７８ 負荷側ＮチャネルＭＯＳトランジスタ ８２ 負荷側ＮチャネルＭＯＳトランジスタ １１８，１３８ 駆動側ＮチャネルＭＯＳトランジス
タ １２０，１２２ トランスファゲート １２８，１３２ 負荷側ＰチャネルＭＯＳトランジス
タ １５４ 駆動側ＰチャネルＭＯＳトランジスタ １５６ 駆動側ＮチャネルＭＯＳトランジスタ １６０ 負荷側ＰチャネルＭＯＳトランジスタ １６２ 負荷側ＮチャネルＭＯＳトランジスタ １６４ ＣＭＯＳトランスファゲート

───────────────────────────────────────────────────── フロントページの続き (72)発明者 池崎 泰正 東京都港区北青山３丁目６番12号 青山富 士ビル 日本テキサス・インスツルメンツ 株式会社内 (72)発明者 浦崎 徹 東京都港区北青山３丁目６番12号 青山富 士ビル 日本テキサス・インスツルメンツ 株式会社内 (72)発明者 嶽釜 章浩 東京都港区北青山３丁目６番12号 青山富 士ビル 日本テキサス・インスツルメンツ 株式会社内 Ｆターム(参考） 5J043 AA00 BB04 DD00 DD02 DD07 HH01 JJ10 KK01

Claims (9)

【特許請求の範囲】
1. 【請求項１】 逆ショートチャネル効果を奏する単一の
   チャネルを有する第１のＭＯＳトランジスタと、それぞ
   れ逆ショートチャネル効果を奏し、かつ互いに縦続接続
   された複数のチャネルを有する第２のＭＯＳトランジス
   タとを電気的に接続してなるレシオ回路。
2. 【請求項２】 逆ショートチャネル効果を奏する単一の
   チャネルを有し、ソース端子が第１の電位を与える第１
   の基準電圧端子に接続されている第１導電型の第１のＭ
   ＯＳトランジスタと、 それぞれ逆ショートチャネル効果を奏し、かつ互いに縦
   続接続された複数のチャネルを有し、ソース端子が前記
   第１の電位と異なる第２の電位を与える第２の基準電圧
   端子に接続され、ドレイン端子が前記第１のＭＯＳトラ
   ンジスタのドレイン端子に電気的に接続されている第２
   導電型の第２のＭＯＳトランジスタとを有するレシオ回
   路。
3. 【請求項３】 逆ショートチャネル効果を奏する単一の
   チャネルを有し、ソース端子が第１の電位を与える第１
   の基準電圧端子に接続されている第１導電型の第１のＭ
   ＯＳトランジスタと、 入力端子が前記第１のＭＯＳトランジスタのドレイン端
   子に接続されているトランスファゲートと、 それぞれ逆ショートチャネル効果を奏し、かつ互いに縦
   続接続された複数のチャネルを有し、ソース端子が前記
   第１の電位と異なる第２の電位を与える第２の基準電圧
   端子に接続され、ドレイン端子が前記トランスファゲー
   トの出力端子に接続されている第２導電型の第２のＭＯ
   Ｓトランジスタと、 入力端子が前記第２のＭＯＳトランジスタのドレイン端
   子に接続され、出力端子が前記第２のＭＯＳトランジス
   タのゲート端子に接続されているインバータとを有する
   ラッチ回路。
4. 【請求項４】 ソース端子が前記第２の基準電圧端子に
   接続され、ドレイン端子が前記第１のＭＯＳトランジス
   タのドレイン端子に接続され、ゲート端子に前記第１の
   ＭＯＳトランジスタのゲート端子と同一のゲート電圧が
   与えられる第２導電型の第３のＭＯＳトランジスタと、 ソース端子が前記第１の基準電圧端子に接続され、ドレ
   イン端子が前記第２のＭＯＳトランジスタのドレイン端
   子に接続され、ゲート端子に前記第２のＭＯＳトランジ
   スタのゲート端子と同一のゲート電圧が与えられる第１
   導電型の第４のＭＯＳトランジスタとを有する請求項３
   に記載のラッチ回路。
5. 【請求項５】 前記第３のＭＯＳトランジスタが逆ショ
   ートチャネル効果を奏する単一のチャネルを有し、前記
   第４のＭＯＳトランジスタがそれぞれ逆ショートチャネ
   ル効果を奏し、かつ互いに縦続接続された複数のチャネ
   ルを有する請求項４に記載のラッチ回路。
6. 【請求項６】 第１導電型の半導体基板または半導体層
   と、 前記半導体基板または半導体層の一主面に形成された第
   ２導電型のソース領域と、 前記半導体基板または半導体層の一主面に形成された第
   ２導電型のドレイン領域と、 前記ソース領域と前記ドレイン領域との間でそれらの領
   域から所定の間隔を置いて前記半導体基板または半導体
   層の一主面に形成された第２導電型の中間領域と、 前記ソース領域と前記中間領域との間および前記ドレイ
   ン領域と前記中間領域との間でそれぞれ前記半導体基板
   または半導体層上に絶縁膜を介して形成され、かつ互い
   に接続されている複数のゲート電極と、 前記ソース領域と前記中間領域との間および前記ドレイ
   ン領域と前記中間領域との間でそれぞれ前記半導体基板
   または半導体層の一主面に形成された逆ショートチャネ
   ル効果を得るための半導体領域とを有するＭＯＳトラン
   ジスタ。
7. 【請求項７】 前記ソース領域と前記ドレイン領域との
   間で複数の前記中間領域が所定の間隔を置いて形成さ
   れ、各隣接する２つの前記中間領域の間で、前記半導体
   基板または半導体層上に絶縁膜を介して前記ゲート電極
   が形成されるとともに、前記半導体基板または半導体層
   の一主面に逆ショートチャネル効果を得るための前記半
   導体領域が形成されている請求項６に記載のＭＯＳトラ
   ンジスタ。
8. 【請求項８】 前記半導体領域が、各々の前記ゲート電
   極の端部に近接する前記ソース領域、前記ドレイン領域
   または前記中間領域の端部付近に形成される請求項６ま
   たは７に記載のＭＯＳトランジスタ。
9. 【請求項９】 前記半導体領域が、前記ソース領域、前
   記ドレイン領域または前記中間領域とは異なる不純物濃
   度を有し、かつ前記絶縁膜と接して設けられる第２導電
   型の第１の領域と、前記半導体基板または半導体層とは
   異なる不純物濃度を有し、かつ前記第１の領域と接して
   その下に設けられる第２の領域とを含む請求項８に記載
   のＭＯＳトランジスタ。