JPH0322620A - 相補型ｍｉｓｆｅｔ集積回路 - Google Patents
相補型ｍｉｓｆｅｔ集積回路Info
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- JPH0322620A JPH0322620A JP1157693A JP15769389A JPH0322620A JP H0322620 A JPH0322620 A JP H0322620A JP 1157693 A JP1157693 A JP 1157693A JP 15769389 A JP15769389 A JP 15769389A JP H0322620 A JPH0322620 A JP H0322620A
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- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
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- 230000008094 contradictory effect Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は相補型ＭＩＳＦＥＴ集積回路に関し、特に相補
型レシオ回路を備えた相補型ＭＩＳＦＥＴ集積回路に関
する． 〔従来の技術〕 従来、相補型ＭＩＳＦＥＴ集積回路、例えばＣＭＯＳ集
積回路の高速化手法の一つとして、ＰチャネルＭＯＳＦ
ＥＴを負荷とし、ＮチャネルＭＯＳＦＥＴをドライバー
としたレシオ回路を用いることが知られている。
型レシオ回路を備えた相補型ＭＩＳＦＥＴ集積回路に関
する． 〔従来の技術〕 従来、相補型ＭＩＳＦＥＴ集積回路、例えばＣＭＯＳ集
積回路の高速化手法の一つとして、ＰチャネルＭＯＳＦ
ＥＴを負荷とし、ＮチャネルＭＯＳＦＥＴをドライバー
としたレシオ回路を用いることが知られている。
これは特に低電圧時には必須な手法である。
第４図はＣＭＯＳ集積回路の一例の、ＰチャネルＭＯＳ
ＦＥＴを負荷とし、ＮチャネルＭＯＳＦＥＴをドライバ
ーとした相補型レシオ・イン，＜ ＋＋夕回路図である
。
ＦＥＴを負荷とし、ＮチャネルＭＯＳＦＥＴをドライバ
ーとした相補型レシオ・イン，＜ ＋＋夕回路図である
。
負荷であるＰチャネルＭＯＳＦＥＴＭＰ．．は、ゲート
が接地電位にバイアスされ、ＮチャネルＭＯ Ｓ Ｆ
Ｅ Ｔ Ｍ Ｎ ４ｒのゲートは入力電圧Ｖ ，Ｎ，が
加えられる。
が接地電位にバイアスされ、ＮチャネルＭＯ Ｓ Ｆ
Ｅ Ｔ Ｍ Ｎ ４ｒのゲートは入力電圧Ｖ ，Ｎ，が
加えられる。
とのレシオ・インバータは従来から知られているように
、出力■。。−ｒ４の低レベル電圧の変動が大きいとい
う欠点がある。
、出力■。。−ｒ４の低レベル電圧の変動が大きいとい
う欠点がある。
その原因は、ＰチャネルＭＯＳＦＥＴＭＰ．．およびＮ
チャネルＭ Ｏ Ｓ Ｆ Ｅ Ｔ Ｍ Ｎ ｓ ＋のし
きい電圧のばらつき等のプロセス変動、および電源電圧
，温度の変動にある。
チャネルＭ Ｏ Ｓ Ｆ Ｅ Ｔ Ｍ Ｎ ｓ ＋のし
きい電圧のばらつき等のプロセス変動、および電源電圧
，温度の変動にある。
なぜなら、それらがＰチャネルＭＯＳＦＥＴＭＰ４１と
ＮチャネルＭ Ｏ Ｓ Ｆ Ｅ Ｔ Ｍ Ｎ ｓ ＋と
の抵抗比を変化させてしまうからである。
ＮチャネルＭ Ｏ Ｓ Ｆ Ｅ Ｔ Ｍ Ｎ ｓ ＋と
の抵抗比を変化させてしまうからである。
この問題は、電気機器のポータブル化が進み、動作電源
電圧の低電圧化が図られると一層深刻な問題となる。
電圧の低電圧化が図られると一層深刻な問題となる。
例えば、負荷のＰチャネルＭＯＳＦＥＴが飽和領域で動
作しているとすると、その電流値工，は、空乏近似によ
れば Ｉｐ＝＋βｐ （ＶＤＤ Ｖｏｔ＋ｙ Ｉ Ｖ？ｐ
Ｉ） ”， （Ｖ？Ｐ ：ＰチャネルＭＯＳＦＥＴのし
きい電圧、βＰ：比例係数） と表せるが、ここでＩＶｔｐｌの変動が一定であるとし
た時、■，の変動率はｖｎｎの電位が低くなれば大きく
なることがわかる。これはｖＤつ自体について同様であ
る。
作しているとすると、その電流値工，は、空乏近似によ
れば Ｉｐ＝＋βｐ （ＶＤＤ Ｖｏｔ＋ｙ Ｉ Ｖ？ｐ
Ｉ） ”， （Ｖ？Ｐ ：ＰチャネルＭＯＳＦＥＴのし
きい電圧、βＰ：比例係数） と表せるが、ここでＩＶｔｐｌの変動が一定であるとし
た時、■，の変動率はｖｎｎの電位が低くなれば大きく
なることがわかる。これはｖＤつ自体について同様であ
る。
通常第４図に示されたレシオ・インバータの低レベル電
圧出力時には、低レベル電圧を十分低くとるため負荷の
ＰチャネルＭ Ｏ Ｓ Ｆ Ｅ Ｔ Ｍ Ｐ ４１は飽
和領域で動作するように設計されるが、もし３極管特佳
領域で動作するように設計されても同様なことがいえる
。
圧出力時には、低レベル電圧を十分低くとるため負荷の
ＰチャネルＭ Ｏ Ｓ Ｆ Ｅ Ｔ Ｍ Ｐ ４１は飽
和領域で動作するように設計されるが、もし３極管特佳
領域で動作するように設計されても同様なことがいえる
。
明らかに、ここで述べた低レベル電圧の問題は、ドライ
バーであるＮチャネルＭ Ｏ Ｓ Ｆ Ｅ Ｔ Ｍ Ｎ
４、の電流駆動能力を十分に大きくとり、負荷のＰチ
ャネルＭ Ｏ Ｓ Ｆ Ｅ Ｔ Ｍ Ｐ ４ ｓとのオ
ン抵抗比を十分に大きく取っておけば解決されるが、そ
れは必然的に低レベル出力状態から高レベル出力状態へ
の立上り速度の低下を招き、好ましい解決策ではない。
バーであるＮチャネルＭ Ｏ Ｓ Ｆ Ｅ Ｔ Ｍ Ｎ
４、の電流駆動能力を十分に大きくとり、負荷のＰチ
ャネルＭ Ｏ Ｓ Ｆ Ｅ Ｔ Ｍ Ｐ ４ ｓとのオ
ン抵抗比を十分に大きく取っておけば解決されるが、そ
れは必然的に低レベル出力状態から高レベル出力状態へ
の立上り速度の低下を招き、好ましい解決策ではない。
次に、第５図のレシオ・インバータは、第４図のレシオ
・インバータを変形したセルフ・バイアス増幅器型であ
る。
・インバータを変形したセルフ・バイアス増幅器型であ
る。
この場合、しきい電圧等のプロセス、電源電圧および温
度の変動による回路特性の不安定化で最？問題となるの
は電圧利得の変動である．増幅器の機能から電圧利得は
ＯｄＢより大きい必要があるが、一般にこの回路では電
圧利得を大きくすることと高速化とは相反する方向であ
り、通常高速化を優先して電圧利得は前述の変動の範囲
内で必要最小限な電圧利得が得られるように設計し、電
圧利得を大きくするには同様な増幅器を縦属接続して対
処する。
度の変動による回路特性の不安定化で最？問題となるの
は電圧利得の変動である．増幅器の機能から電圧利得は
ＯｄＢより大きい必要があるが、一般にこの回路では電
圧利得を大きくすることと高速化とは相反する方向であ
り、通常高速化を優先して電圧利得は前述の変動の範囲
内で必要最小限な電圧利得が得られるように設計し、電
圧利得を大きくするには同様な増幅器を縦属接続して対
処する。
電圧利得を大きくすることと高速化とが相反する理由は
次のように説明される。
次のように説明される。
第５図のレシオ・インバータの動作速度を上げるために
は、当然立上り時の速度も上げる必要があるが、このた
めには出力を電源と接続している負荷のＰチャネルＭＯ
Ｓ Ｆ Ｅ ＴＭＰ ｓ＋の能力を上げる必要がある
。こうすることによりセルフ・バイアス電圧も上がり、
ＮチャネルＭＯＳＦＥＴＭＮｓ＋の能力も上がるため出
力を引き下げる速度も上昇する． しかし、このようにしてセルフ・バイアス電圧が上がる
と負荷のＰチャネルＭＯＳＦＥＴＭＰ■は３極管特性領
域側に動作領域が移動するため、出力インピーダンスが
下がり電圧利得は低下してしまう． このように、第５図のレシオ・インバータでは、プロセ
ス，電源電圧および温度の変動の範囲内で必要な電圧利
得を確保するため、動作速度は犠牲にしなければならな
かった。
は、当然立上り時の速度も上げる必要があるが、このた
めには出力を電源と接続している負荷のＰチャネルＭＯ
Ｓ Ｆ Ｅ ＴＭＰ ｓ＋の能力を上げる必要がある
。こうすることによりセルフ・バイアス電圧も上がり、
ＮチャネルＭＯＳＦＥＴＭＮｓ＋の能力も上がるため出
力を引き下げる速度も上昇する． しかし、このようにしてセルフ・バイアス電圧が上がる
と負荷のＰチャネルＭＯＳＦＥＴＭＰ■は３極管特性領
域側に動作領域が移動するため、出力インピーダンスが
下がり電圧利得は低下してしまう． このように、第５図のレシオ・インバータでは、プロセ
ス，電源電圧および温度の変動の範囲内で必要な電圧利
得を確保するため、動作速度は犠牲にしなければならな
かった。
上述した従来の相補型ＭＩＳＦＥＴ集積回路は、例えば
ＭＯＳＦＥＴのしきい電圧のばらつき等のプロセス変動
および電源電圧，温度の変動に対して、出力電圧や電圧
利得がばらつくため、これらを所定の範囲内の値とする
ために、動作速度からみると、必ずしも最適な設計とす
ることが出来ないという欠点がある。
ＭＯＳＦＥＴのしきい電圧のばらつき等のプロセス変動
および電源電圧，温度の変動に対して、出力電圧や電圧
利得がばらつくため、これらを所定の範囲内の値とする
ために、動作速度からみると、必ずしも最適な設計とす
ることが出来ないという欠点がある。
本発明の相補型ＭＩＳＦＥＴ集積回路は、接地端子及び
出力端子間に接続されゲートに入力信号を入力する一導
電型のトランジスタと、電源端子及び前記出力端子間に
接続され所定のオン抵抗をもつ逆導電型の第１の負荷ト
ランジスタと、前記電源端子及び出力端子間に接続され
ゲートに検出電圧を入力してオン・オフする所定のオン
抵抗をもつ逆導電型の第２の負荷トランジスタとを備え
たインバータ回路と、動作電圧のレベルを検出してこの
レベルに応じた前記検出信号を出力する電圧検出回路と
を有している． 〔実施例〕 次に、本発明の実施例について図面を参照して説明する
。
出力端子間に接続されゲートに入力信号を入力する一導
電型のトランジスタと、電源端子及び前記出力端子間に
接続され所定のオン抵抗をもつ逆導電型の第１の負荷ト
ランジスタと、前記電源端子及び出力端子間に接続され
ゲートに検出電圧を入力してオン・オフする所定のオン
抵抗をもつ逆導電型の第２の負荷トランジスタとを備え
たインバータ回路と、動作電圧のレベルを検出してこの
レベルに応じた前記検出信号を出力する電圧検出回路と
を有している． 〔実施例〕 次に、本発明の実施例について図面を参照して説明する
。
第１図は本発明の第１の実施例の回路図である．Ｎチャ
ネルＭＯ Ｓ Ｆ Ｅ ＴＭＮ ｕ ， ＰチャネルＭ
Ｏ Ｓ Ｆ Ｅ ＴＭＰ ｒｔ ， ＭＰ ｒｓの３つ
のトランジスタによりＰチャネルＭＯ Ｓ Ｆ Ｅ Ｔ
ＭＰ ＋！ ， Ｍ Ｐ ｒｓを負荷トランジスタとす
る相補型のレシオ・インバータｌを構成している． ＰチャネルＭ Ｏ Ｓ Ｆ Ｅ Ｔ Ｍ Ｐ ｌ ！は
常に動作するわけではなく、電圧比較器ＣＰ＋の出力に
よって制御されている． ＰチャネルＭＯ Ｓ Ｆ Ｅ ＴＭＰ ．．及びＮチャ
ネルＭ Ｏ Ｓ Ｆ Ｅ Ｔ Ｍ Ｎ ＋ ，はゲート
がそれぞれ接地端子および電源端子（電圧ＶゎＤ）に接
続さているがその出力ｖ１の電位は、ＰチャネルＭＯＳ
ＦＥＴＭＰｌｌを負荷トランジスタ、ＮチャネルＭＯＳ
Ｆ’ＥＴＭＮｒｒをドライバーとした相補型のレシオ・
インバータを構或した時の出力低レベルの電位そのもの
となっている。すなわち、電圧比較器Ｃ Ｐ １と共に
電圧検出回路２を形成する。
ネルＭＯ Ｓ Ｆ Ｅ ＴＭＮ ｕ ， ＰチャネルＭ
Ｏ Ｓ Ｆ Ｅ ＴＭＰ ｒｔ ， ＭＰ ｒｓの３つ
のトランジスタによりＰチャネルＭＯ Ｓ Ｆ Ｅ Ｔ
ＭＰ ＋！ ， Ｍ Ｐ ｒｓを負荷トランジスタとす
る相補型のレシオ・インバータｌを構成している． ＰチャネルＭ Ｏ Ｓ Ｆ Ｅ Ｔ Ｍ Ｐ ｌ ！は
常に動作するわけではなく、電圧比較器ＣＰ＋の出力に
よって制御されている． ＰチャネルＭＯ Ｓ Ｆ Ｅ ＴＭＰ ．．及びＮチャ
ネルＭ Ｏ Ｓ Ｆ Ｅ Ｔ Ｍ Ｎ ＋ ，はゲート
がそれぞれ接地端子および電源端子（電圧ＶゎＤ）に接
続さているがその出力ｖ１の電位は、ＰチャネルＭＯＳ
ＦＥＴＭＰｌｌを負荷トランジスタ、ＮチャネルＭＯＳ
Ｆ’ＥＴＭＮｒｒをドライバーとした相補型のレシオ・
インバータを構或した時の出力低レベルの電位そのもの
となっている。すなわち、電圧比較器Ｃ Ｐ １と共に
電圧検出回路２を形成する。
基準電圧■。２、は、レシオ・インバータ１の低レベル
電位として許される上限電位とする。これには所定の定
電圧源を利用すればよい。
電位として許される上限電位とする。これには所定の定
電圧源を利用すればよい。
次に、このような構或で何故従来より高速なＰチャネル
ＭＯＳＦＥＴを負荷とする相補型のレシオ・インバータ
が得られるのか説明する。
ＭＯＳＦＥＴを負荷とする相補型のレシオ・インバータ
が得られるのか説明する。
第４図のような従来回路では、プロセス，電源電圧，温
度の変動範囲内でＮチャネルＭＯＳＦＥＴと比べて相対
的にＰチャネルＭＯＳＦＥＴの能力が最も高くなった場
合を悲定して、その時の低レベル出力電圧が許容値の上
限となるようにＰチャネルＭＯＳＦＥＴのサイズつまり
ゲート幅およびゲート長が決められる． 従って、−一般的には、低レベル出力電圧に対してはオ
ーバー・マージンとなり、逆に出力の立上り速度につい
ては必要以上に負荷のＰチャネルＭＯＳＦＥＴの能力を
低くしているために遅くしてしまっている。
度の変動範囲内でＮチャネルＭＯＳＦＥＴと比べて相対
的にＰチャネルＭＯＳＦＥＴの能力が最も高くなった場
合を悲定して、その時の低レベル出力電圧が許容値の上
限となるようにＰチャネルＭＯＳＦＥＴのサイズつまり
ゲート幅およびゲート長が決められる． 従って、−一般的には、低レベル出力電圧に対してはオ
ーバー・マージンとなり、逆に出力の立上り速度につい
ては必要以上に負荷のＰチャネルＭＯＳＦＥＴの能力を
低くしているために遅くしてしまっている。
しかし、本発明の構成では、低レベル出力電圧をＰチャ
ネルＭＯＳＦＥＴＭＰ．．，ＮチャネルＭＯ Ｓ Ｆ
Ｅ Ｔ Ｍ Ｎ １ｒにより発生し、それと低レベル出
力電圧の上限電位である■。Ｆ１とを比較し、プロセス
，電源電圧，温度の変動によってＰチャネルＭＯＳＦＥ
Ｔの能力がＮチャネルＭＯＳＦ’ＥＴに対し相補的に高
くなり、低レベル出力電圧がＶｌｔｌ！Ｆｌより高くな
った場合には、比較器ＣＰＩの出力が高レベルとなりＰ
チャネルＭＯＳＦＥＴＭＰｕをオフすることによって低
レベル出力電圧を下げることが出来るため、Ｐチャネル
ＭＯＳＦＥＴの能力が低い場合にはＰチャネルＭＯＳＦ
’ＥＴＭＰ ｕ ， ＭＰ １ｓの両方をオンとして従
来よりＰチャネルＭＯＳＦＥＴの能力を上げることが出
来る。
ネルＭＯＳＦＥＴＭＰ．．，ＮチャネルＭＯ Ｓ Ｆ
Ｅ Ｔ Ｍ Ｎ １ｒにより発生し、それと低レベル出
力電圧の上限電位である■。Ｆ１とを比較し、プロセス
，電源電圧，温度の変動によってＰチャネルＭＯＳＦＥ
Ｔの能力がＮチャネルＭＯＳＦ’ＥＴに対し相補的に高
くなり、低レベル出力電圧がＶｌｔｌ！Ｆｌより高くな
った場合には、比較器ＣＰＩの出力が高レベルとなりＰ
チャネルＭＯＳＦＥＴＭＰｕをオフすることによって低
レベル出力電圧を下げることが出来るため、Ｐチャネル
ＭＯＳＦＥＴの能力が低い場合にはＰチャネルＭＯＳＦ
’ＥＴＭＰ ｕ ， ＭＰ １ｓの両方をオンとして従
来よりＰチャネルＭＯＳＦＥＴの能力を上げることが出
来る。
つまり本発明では、出力の立上り速度の最悪値を改善す
ることが出来るため、従来より相補型のレシオ・インバ
ータを高速化することが出来る。
ることが出来るため、従来より相補型のレシオ・インバ
ータを高速化することが出来る。
尚、本発明でＶｍｔｙ＋を厳密に低レベル出力電圧の上
限値に設定せずとも従来より高速な相補型のレシオ・イ
ンバータが得られることは明らかである。
限値に設定せずとも従来より高速な相補型のレシオ・イ
ンバータが得られることは明らかである。
本発明の高速化効果を調べるために、次のような条件で
試算してみる。
試算してみる。
本発明は低電源電圧時により一層効果を発揮するので、
電源電圧は１ｖという低電圧と仮定する。
電源電圧は１ｖという低電圧と仮定する。
ページャ等では現在既にこのような電源電圧となってい
る孔乾電池１本での動作が要求される用途では当然この
ような低電圧を考えることになる。ここでは、Ｐチャネ
ルＭＯＳＦＥＴのしきい電圧の変動を考えることとし、
そのばらつき幅は− ０． ４ Ｖから−〇． ７ Ｖ
であるとする。
る孔乾電池１本での動作が要求される用途では当然この
ような低電圧を考えることになる。ここでは、Ｐチャネ
ルＭＯＳＦＥＴのしきい電圧の変動を考えることとし、
そのばらつき幅は− ０． ４ Ｖから−〇． ７ Ｖ
であるとする。
すると、負荷のＰチャネルＭＯＳＦＥＴが飽和している
と仮定すると、空乏近似よりしきい値ぎ− ０． ４
Ｖの時に流せる電流Ｉａ４と−０．７■の時に流せる電
流工。，との比は、 Ｉａ４ ［０−ＶＤＤ （ ０．４）］”（一１
＋０．４）” ０．０９ ０．３６ ＝０．２５ となる。従って、従来のように常に負荷のＰチャネルＭ
ＯＳＦＥＴのサイズを一定としていると、ＰチャネルＭ
ＯＳＦＥＴのしきい値が−０．７Ｖの時の立ち上がり速
度は−０．４ｖの時の１７４になってしまう。
と仮定すると、空乏近似よりしきい値ぎ− ０． ４
Ｖの時に流せる電流Ｉａ４と−０．７■の時に流せる電
流工。，との比は、 Ｉａ４ ［０−ＶＤＤ （ ０．４）］”（一１
＋０．４）” ０．０９ ０．３６ ＝０．２５ となる。従って、従来のように常に負荷のＰチャネルＭ
ＯＳＦＥＴのサイズを一定としていると、ＰチャネルＭ
ＯＳＦＥＴのしきい値が−０．７Ｖの時の立ち上がり速
度は−０．４ｖの時の１７４になってしまう。
よって、既に低レベル電圧の上限がＰチャネルＭＯＳＦ
ＥＴのしきい値が−〇．４■の時に限界値になるように
設計されているとすると、立ち上がり速度の最悪値はこ
れ以上上げられない。
ＥＴのしきい値が−〇．４■の時に限界値になるように
設計されているとすると、立ち上がり速度の最悪値はこ
れ以上上げられない。
しかし、本発明ではＰチャネルＭＯＳＦＥＴＭＰ ｌｔ
， ＭＰ １ｍが同一のサイズであるとした時これらを
従来例の回路で設計した場合のＰチャネルＭＯＳＦＥＴ
のサイズと同一とした場合、低レベル電圧の最悪値はＰ
チャネルＭ Ｏ Ｓ Ｆ Ｅ Ｔ Ｍ Ｐ ｌ ２をオ
フすることにより従来例と同一としながら、Ｐチャネル
ＭＯＳＦＥＴのしきい値が−０．７■と大きい場合には
、ＰチャネルＭ Ｏ Ｓ Ｆ Ｅ Ｔ Ｍ Ｐ ｒ ｔ
もオンさせることにより、従来より２倍の立ち上がり速
度が得られる。
， ＭＰ １ｍが同一のサイズであるとした時これらを
従来例の回路で設計した場合のＰチャネルＭＯＳＦＥＴ
のサイズと同一とした場合、低レベル電圧の最悪値はＰ
チャネルＭ Ｏ Ｓ Ｆ Ｅ Ｔ Ｍ Ｐ ｌ ２をオ
フすることにより従来例と同一としながら、Ｐチャネル
ＭＯＳＦＥＴのしきい値が−０．７■と大きい場合には
、ＰチャネルＭ Ｏ Ｓ Ｆ Ｅ Ｔ Ｍ Ｐ ｒ ｔ
もオンさせることにより、従来より２倍の立ち上がり速
度が得られる。
尚、本実施例では、低レベル電圧の参照回路として機能
しているＰチャネルＭ Ｏ Ｓ Ｆ ＥＴ Ｍ Ｐ ＋
Ｉ， ＮチャネルＭ Ｏ Ｓ Ｆ Ｅ Ｔ Ｍ Ｎ
ｒ ｓからなる回路を別に設けているが、レシオ・イン
バータ１を常時使用するのでなければ、使用していない
時に直接レシオ・インバータニの出力Ｖ。ｕＴの低レベ
ルを調べることによって負荷トランジスタのＰチャネル
ＭＯ Ｓ Ｆ ＥＴ Ｍ Ｐ ｌ＊を制御することも可
能である。
しているＰチャネルＭ Ｏ Ｓ Ｆ ＥＴ Ｍ Ｐ ＋
Ｉ， ＮチャネルＭ Ｏ Ｓ Ｆ Ｅ Ｔ Ｍ Ｎ
ｒ ｓからなる回路を別に設けているが、レシオ・イン
バータ１を常時使用するのでなければ、使用していない
時に直接レシオ・インバータニの出力Ｖ。ｕＴの低レベ
ルを調べることによって負荷トランジスタのＰチャネル
ＭＯ Ｓ Ｆ ＥＴ Ｍ Ｐ ｌ＊を制御することも可
能である。
この場合にはもちろん、スイッチ等を追加する必要があ
る． 第２図は本発明の第２の実施例の回路図である。
る． 第２図は本発明の第２の実施例の回路図である。
第１の実施例が低レベル出力電圧の上限に対するチェッ
クしか行っていなかったのに対し、本実施例では基準電
圧ＶＲ１１Ｆ２Ａ＃ Ｖ。Ｆ２１の電圧を異ならせるこ
とによりよりこまかく負荷トランジスタのＰチャネルＭ
ＯＳＦＥＴのサイズ（オン抵抗）を調整し、さらに高速
化を図ったものである。
クしか行っていなかったのに対し、本実施例では基準電
圧ＶＲ１１Ｆ２Ａ＃ Ｖ。Ｆ２１の電圧を異ならせるこ
とによりよりこまかく負荷トランジスタのＰチャネルＭ
ＯＳＦＥＴのサイズ（オン抵抗）を調整し、さらに高速
化を図ったものである。
２０はクロックＣＫ２により一定のシークエンスで電圧
比較器Ｃ Ｐ ！Ａ ， Ｃ Ｐ ２１の出力の状態を
順次調べることにより、オンさせるべきＰチャネルＭＯ
ＳＦＥＴを選択する負荷制御回路である。
比較器Ｃ Ｐ ！Ａ ， Ｃ Ｐ ２１の出力の状態を
順次調べることにより、オンさせるべきＰチャネルＭＯ
ＳＦＥＴを選択する負荷制御回路である。
第３図は本発明の第３の実施例の回路図である．本実施
例はレシオ・インバータｌ３をセルフ・バイアス増幅器
型にしたものである。
例はレシオ・インバータｌ３をセルフ・バイアス増幅器
型にしたものである。
抵抗Ｒ，は十分に抵抗値の高い帰還抵抗である。
３１はＤ／Ａ変換器、３２はＡ／Ｄ変換器である。
３３はＣ Ｋｓのクロックにより一定のシークエンスで
Ｄ／Ａ変換器３１を制御してその出力ＶＳ＋を変化させ
なからＰチャネルＭ Ｏ Ｓ Ｐ Ｅ Ｔ Ｍ Ｐ ｓ
ｓとＮチャネルＭ Ｏ Ｓ Ｆ Ｅ Ｔ Ｍ Ｎ ３
２からなるリファ？ンス用インバータの出力電圧■３
■を入力とするＡ／Ｄ変換器３２の出力を調べることに
よってインバータの電圧利得を調べる利得判定器であり
、その利得に応じて負荷制御回路３４はＰチャネルＭ
Ｏ Ｓ Ｆ Ｅ Ｔ Ｍ Ｐ ３１のオン・オフを制御
する。
Ｄ／Ａ変換器３１を制御してその出力ＶＳ＋を変化させ
なからＰチャネルＭ Ｏ Ｓ Ｐ Ｅ Ｔ Ｍ Ｐ ｓ
ｓとＮチャネルＭ Ｏ Ｓ Ｆ Ｅ Ｔ Ｍ Ｎ ３
２からなるリファ？ンス用インバータの出力電圧■３
■を入力とするＡ／Ｄ変換器３２の出力を調べることに
よってインバータの電圧利得を調べる利得判定器であり
、その利得に応じて負荷制御回路３４はＰチャネルＭ
Ｏ Ｓ Ｆ Ｅ Ｔ Ｍ Ｐ ３１のオン・オフを制御
する。
本実施例でも第１の実施例同様、負荷トランジスタのＰ
チャネルＭＯＳＦＥＴの能力を調節することにより従来
より高速化できる。
チャネルＭＯＳＦＥＴの能力を調節することにより従来
より高速化できる。
尚、本実施例では電圧利得を直接測定しているが、一般
的にＰチャネルＭＯＳＦＥＴを負荷とする相補ＦＪｔの
レシオ・インバータの低レベル出力電圧とそれをセルフ
・バイアス増幅器として用いた時の電圧利得とは相関が
あるので、予め低レベル出力電圧と電圧利得との対応を
知ることにより、セレフ・バイアス増幅器の場合にも、
インバータとしての低レベル出力電圧の参照により第１
，第２の実施例と同様な方法で負荷トランジスタのＰチ
ャネルＭＯＳＦＥＴを制御してもよい。
的にＰチャネルＭＯＳＦＥＴを負荷とする相補ＦＪｔの
レシオ・インバータの低レベル出力電圧とそれをセルフ
・バイアス増幅器として用いた時の電圧利得とは相関が
あるので、予め低レベル出力電圧と電圧利得との対応を
知ることにより、セレフ・バイアス増幅器の場合にも、
インバータとしての低レベル出力電圧の参照により第１
，第２の実施例と同様な方法で負荷トランジスタのＰチ
ャネルＭＯＳＦＥＴを制御してもよい。
〔発明の効果〕“
以上説明したように本発明は、電圧検出回路により直接
または間接的にＰチャネルＭＩＳＦＥＴを負荷とする相
補型レシオ回路の低レベル出力電圧または電圧利得等を
調べ、その値によって負荷トランジスタのサイズ（オン
抵抗）を調整する構或とすることにより、動作速度を従
来より高速化することができる゛効来がある。
または間接的にＰチャネルＭＩＳＦＥＴを負荷とする相
補型レシオ回路の低レベル出力電圧または電圧利得等を
調べ、その値によって負荷トランジスタのサイズ（オン
抵抗）を調整する構或とすることにより、動作速度を従
来より高速化することができる゛効来がある。
Claims (1)
- 接地端子及び出力端子間に接続されゲートに入力信号を
入力する一導電型のトランジスタと、電源端子及び前記
出力端子間に接続され所定のオン抵抗をもつ逆導電型の
第１の負荷トランジスタと、前記電源端子及び出力端子
間に接続されゲートに検出電圧を入力してオン・オフす
る所定のオン抵抗をもつ逆導電型の第２の負荷トランジ
スタとを備えたインバータ回路と、製作電圧のレベルを
検出してこのレベルに応じた前記検出信号を出力する電
圧検出回路とを有することを特徴とする相補型ＭＩＳＦ
ＥＴ集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1157693A JP2910058B2 (ja) | 1989-06-19 | 1989-06-19 | 相補型ｍｉｓｆｅｔ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1157693A JP2910058B2 (ja) | 1989-06-19 | 1989-06-19 | 相補型ｍｉｓｆｅｔ集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0322620A true JPH0322620A (ja) | 1991-01-31 |
| JP2910058B2 JP2910058B2 (ja) | 1999-06-23 |
Family
ID=15655322
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1157693A Expired - Fee Related JP2910058B2 (ja) | 1989-06-19 | 1989-06-19 | 相補型ｍｉｓｆｅｔ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2910058B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000278098A (ja) * | 1999-03-24 | 2000-10-06 | Texas Instr Japan Ltd | レシオ回路、ラッチ回路及びｍｏｓトランジスタ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59111334U (ja) * | 1983-12-26 | 1984-07-27 | パイオニア株式会社 | インバ−タ回路 |
| JPS6399615A (ja) * | 1986-10-16 | 1988-04-30 | Fujitsu Ltd | 半導体集積回路の出力回路 |
-
1989
- 1989-06-19 JP JP1157693A patent/JP2910058B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59111334U (ja) * | 1983-12-26 | 1984-07-27 | パイオニア株式会社 | インバ−タ回路 |
| JPS6399615A (ja) * | 1986-10-16 | 1988-04-30 | Fujitsu Ltd | 半導体集積回路の出力回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000278098A (ja) * | 1999-03-24 | 2000-10-06 | Texas Instr Japan Ltd | レシオ回路、ラッチ回路及びｍｏｓトランジスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2910058B2 (ja) | 1999-06-23 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |