JPH1083693A - シフトレジスタ - Google Patents
シフトレジスタInfo
- Publication number
- JPH1083693A JPH1083693A JP9194512A JP19451297A JPH1083693A JP H1083693 A JPH1083693 A JP H1083693A JP 9194512 A JP9194512 A JP 9194512A JP 19451297 A JP19451297 A JP 19451297A JP H1083693 A JPH1083693 A JP H1083693A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- inverter
- input
- transfer
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Shift Register Type Memory (AREA)
Abstract
(57)【要約】
【課題】低電力化を図れるシフトレジスタを実現する。
【解決手段】入力端子DIN1に接続された第１のゲートNT
M1と、接地線に直列に接続された第２および第３のゲー
トNTM2，NTM3と、ゲートNTM1，NTM3の出力端子との間に
逆向きに接続された一対のインバータIVM1，IVM2と、イ
ンバータIVM2の出力に接続されたインバータIVM3と、イ
ンバータIVM3の出力に接続された第４のゲートPTS1と、
電源に直列に接続された第５および第６のゲートPTS2，
PTS3と、ゲートPTS1，PTS3の出力端子との間に逆向きに
接続された一対のインバータIVS1，IVS2とを設け、第２
のゲートのゲート端子を入力端子に接続し、第５のゲー
トのゲート端子をインバータIVM3の出力に接続し、ゲー
トPTS1，PTS3のゲート端子に第１のクロック信号CLK1を
入力し、ゲートNTM1，NTM3のゲート端子に第１のクロッ
ク信号に基づきゲートで生成した第２のクロック信号CL
K21 を入力する。
M1と、接地線に直列に接続された第２および第３のゲー
トNTM2，NTM3と、ゲートNTM1，NTM3の出力端子との間に
逆向きに接続された一対のインバータIVM1，IVM2と、イ
ンバータIVM2の出力に接続されたインバータIVM3と、イ
ンバータIVM3の出力に接続された第４のゲートPTS1と、
電源に直列に接続された第５および第６のゲートPTS2，
PTS3と、ゲートPTS1，PTS3の出力端子との間に逆向きに
接続された一対のインバータIVS1，IVS2とを設け、第２
のゲートのゲート端子を入力端子に接続し、第５のゲー
トのゲート端子をインバータIVM3の出力に接続し、ゲー
トPTS1，PTS3のゲート端子に第１のクロック信号CLK1を
入力し、ゲートNTM1，NTM3のゲート端子に第１のクロッ
ク信号に基づきゲートで生成した第２のクロック信号CL
K21 を入力する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＩＳ(Metal Ins
ulation Semiconductor)トランジスタを用いて構成され
るシフトレジスタに関するものである。
ulation Semiconductor)トランジスタを用いて構成され
るシフトレジスタに関するものである。
【０００２】
【従来の技術】シフトレジスタとしては、２つのインバ
ータを互いに逆向きに接続してなるラッチ部をそれぞれ
有するマスタラッチとスレイブラッチとをＮチャネルの
スレイブ用トランスファーゲートを介して縦続接続した
ものが知られている。一般的なシフトレジスタにおいて
は、マスタラッチのラッチ部とデータ入力端子とがＮチ
ャネルのマスタ用トランスファーゲートを介して接続さ
れ、このマスタ用トランスファーゲートをマスタクロッ
ク信号により、上記スレイブ用トランスファーゲートを
スレイブクロック信号によりそれぞれ相補的に導通状態
と非導通状態に保持されるように制御して、入力データ
のシフト動作を行っている。
ータを互いに逆向きに接続してなるラッチ部をそれぞれ
有するマスタラッチとスレイブラッチとをＮチャネルの
スレイブ用トランスファーゲートを介して縦続接続した
ものが知られている。一般的なシフトレジスタにおいて
は、マスタラッチのラッチ部とデータ入力端子とがＮチ
ャネルのマスタ用トランスファーゲートを介して接続さ
れ、このマスタ用トランスファーゲートをマスタクロッ
ク信号により、上記スレイブ用トランスファーゲートを
スレイブクロック信号によりそれぞれ相補的に導通状態
と非導通状態に保持されるように制御して、入力データ
のシフト動作を行っている。
【０００３】しかし、このシフトレジスタでは、近年、
消費電力の低下の要求や、微細なＩＣへの信頼性の確保
などのため、電源電圧ＶDDの下限を３．０Ｖや２．７
Ｖ、アプリケーションによっては、さらに低い電圧下で
の動作保証の要求が出てきている。これら電源電圧ＶDD
を低下させると、ＩＣの動作速度の大幅な低下が起こる
ばかりか、これらシフトレジスタなどの回路において
は、Ｎチャネルトランスファーゲートにおいてハイレベ
ルを伝搬させる際、トランジスタ自身の持つしきい値電
圧ＶthN や基板効果などにより十分なハイレベルの伝搬
ができず、動作不良に至るという問題点があった。
消費電力の低下の要求や、微細なＩＣへの信頼性の確保
などのため、電源電圧ＶDDの下限を３．０Ｖや２．７
Ｖ、アプリケーションによっては、さらに低い電圧下で
の動作保証の要求が出てきている。これら電源電圧ＶDD
を低下させると、ＩＣの動作速度の大幅な低下が起こる
ばかりか、これらシフトレジスタなどの回路において
は、Ｎチャネルトランスファーゲートにおいてハイレベ
ルを伝搬させる際、トランジスタ自身の持つしきい値電
圧ＶthN や基板効果などにより十分なハイレベルの伝搬
ができず、動作不良に至るという問題点があった。
【０００４】また、電源電圧ＶDD＝２．７Ｖ以下におけ
る動作要求に対しては、トランスファーゲートの全て
を、低消費電力化、高速化が可能な相補型ＭＯＳ（ＣＭ
ＯＳ；Complementary MOS)からなるトランスファーゲー
ト置き換えた構成の、いわゆる完全ＣＭＯＳ型シフトレ
ジスタが一般的に知られている。この完全ＣＭＯＳ型シ
フトレジスタは、電源電圧ＶDD＝２．７Ｖ下において
も、クロック信号ＭＣＬＫおよびクロック信号ＳＣＬＫ
により順次データをシフトするシフトレジスタとして安
定に動作する。
る動作要求に対しては、トランスファーゲートの全て
を、低消費電力化、高速化が可能な相補型ＭＯＳ（ＣＭ
ＯＳ；Complementary MOS)からなるトランスファーゲー
ト置き換えた構成の、いわゆる完全ＣＭＯＳ型シフトレ
ジスタが一般的に知られている。この完全ＣＭＯＳ型シ
フトレジスタは、電源電圧ＶDD＝２．７Ｖ下において
も、クロック信号ＭＣＬＫおよびクロック信号ＳＣＬＫ
により順次データをシフトするシフトレジスタとして安
定に動作する。
【０００５】しかし、完全ＣＭＯＳ型シフトレジスタ
は、各ＣＭＯＳトランスファーゲートを構成するＮＭＯ
Ｓトランジスタ、並びにＰＭＯＳトランジスタのそれぞ
れにクロック信号を提供する必要があり、データの入力
が増えるとその２倍の数のクロック数が必要となる。そ
の結果、配線によるレイアウト面積の増大や、Ｐチャネ
ル、Ｎチャネル各々のトランスファーゲートの極性が異
なることなどにより、ウエルによる分離とそれぞれのト
ランジスタに対する一定のスペーシングの確保が必要と
なり、レイアウト面積の増大を招いてしまう。また、Ｉ
Ｃの高速化により、Ｐチャネル、Ｎチャネルのクロック
スキューに対する注意やクロックスキュー防止のための
タイミング回路の増加を余儀なくされ面積増加を招き、
Ｐチャネルドライブ用のバッファなども必要となること
からレイアウト面積の増加につながり、データパスなど
では、多数のデータ入力から選択し演算を行うため、ク
ロックドライバーの回路規模が増大し、このような回路
状態では大幅なレイアウト面積の増大が起こる。
は、各ＣＭＯＳトランスファーゲートを構成するＮＭＯ
Ｓトランジスタ、並びにＰＭＯＳトランジスタのそれぞ
れにクロック信号を提供する必要があり、データの入力
が増えるとその２倍の数のクロック数が必要となる。そ
の結果、配線によるレイアウト面積の増大や、Ｐチャネ
ル、Ｎチャネル各々のトランスファーゲートの極性が異
なることなどにより、ウエルによる分離とそれぞれのト
ランジスタに対する一定のスペーシングの確保が必要と
なり、レイアウト面積の増大を招いてしまう。また、Ｉ
Ｃの高速化により、Ｐチャネル、Ｎチャネルのクロック
スキューに対する注意やクロックスキュー防止のための
タイミング回路の増加を余儀なくされ面積増加を招き、
Ｐチャネルドライブ用のバッファなども必要となること
からレイアウト面積の増加につながり、データパスなど
では、多数のデータ入力から選択し演算を行うため、ク
ロックドライバーの回路規模が増大し、このような回路
状態では大幅なレイアウト面積の増大が起こる。
【０００６】そこで、出願人は、レイアウト面積の増大
や回路の複雑化を招くことなく、通常の電源電圧下のみ
ならず、低電源電圧下においても安定に動作可能なシフ
トレジスタを提案した（特開平６−２２３５９３号公報
参照）。
や回路の複雑化を招くことなく、通常の電源電圧下のみ
ならず、低電源電圧下においても安定に動作可能なシフ
トレジスタを提案した（特開平６−２２３５９３号公報
参照）。
【０００７】図１４は、従来提案したシフトレジスタの
一構成例を示す回路図である。図１４において、マスタ
ラッチＭＳＴは、トランスファーゲートＮＴＭ１，ＮＴ
Ｍ１ｎ，ＮＴＭ２，ＮＴＭ２ｎ，ＮＴＭ３，ＮＴＭ３
ｎ，ＮＴＭ１ｓ，ＮＴＭ２ｓおよびＮＴＭ３ｓ、インバ
ータＩＶＭ１、ＩＶＭ２およびＩＶＭ３、並びにアンド
ゲートＡＮＤＭ１，ＡＮＤＭｎおよびＡＮＤＴ１により
構成されている。
一構成例を示す回路図である。図１４において、マスタ
ラッチＭＳＴは、トランスファーゲートＮＴＭ１，ＮＴ
Ｍ１ｎ，ＮＴＭ２，ＮＴＭ２ｎ，ＮＴＭ３，ＮＴＭ３
ｎ，ＮＴＭ１ｓ，ＮＴＭ２ｓおよびＮＴＭ３ｓ、インバ
ータＩＶＭ１、ＩＶＭ２およびＩＶＭ３、並びにアンド
ゲートＡＮＤＭ１，ＡＮＤＭｎおよびＡＮＤＴ１により
構成されている。
【０００８】具体的な接続は、データ入力端子ＤＩＮ１
にトランスファーゲートＮＴＭ１の入力端子およびトラ
ンスファーゲートＮＴＭ２のゲート端子が接続されてい
る。トランスファーゲートＮＴＭ２の入力端子は接地さ
れ、出力端子はトランスファーゲートＮＴＭ３の入力端
子に接続されている。また、トランスファーゲートＮＴ
Ｍ１の出力端子とトランスファーゲートＮＴＭ３の出力
端子との間に、インバータＩＶＭ１とＩＶＭ２とが入出
力端子を互いに逆向きにして並列に接続されている。こ
こで、トランスファーゲートＮＴＭ１の出力端子とイン
バータＩＶＭ１の入力（ＩＶＭ２の出力）との接続点を
ノードＮＤＭ１、トランスファーゲートＮＴＭ３の出力
端子とインバータＩＶＭ２の入力（ＩＶＭ１の出力）と
の接続点をノードＮＤＭ２とする。そして、ノードＮＤ
Ｍ１がインバータＩＶＭ３の入力に接続され、インバー
タＩＶＭ３の出力がスレイブラッチＳＬＶに接続されて
いる。
にトランスファーゲートＮＴＭ１の入力端子およびトラ
ンスファーゲートＮＴＭ２のゲート端子が接続されてい
る。トランスファーゲートＮＴＭ２の入力端子は接地さ
れ、出力端子はトランスファーゲートＮＴＭ３の入力端
子に接続されている。また、トランスファーゲートＮＴ
Ｍ１の出力端子とトランスファーゲートＮＴＭ３の出力
端子との間に、インバータＩＶＭ１とＩＶＭ２とが入出
力端子を互いに逆向きにして並列に接続されている。こ
こで、トランスファーゲートＮＴＭ１の出力端子とイン
バータＩＶＭ１の入力（ＩＶＭ２の出力）との接続点を
ノードＮＤＭ１、トランスファーゲートＮＴＭ３の出力
端子とインバータＩＶＭ２の入力（ＩＶＭ１の出力）と
の接続点をノードＮＤＭ２とする。そして、ノードＮＤ
Ｍ１がインバータＩＶＭ３の入力に接続され、インバー
タＩＶＭ３の出力がスレイブラッチＳＬＶに接続されて
いる。
【０００９】同様に、データ入力端子ＤＩＮｎにトラン
スファーゲートＮＴＭ１ｎの入力端子およびトランスフ
ァーゲートＮＴＭ２ｎのゲート端子が接続されている。
トランスファーゲートＮＴＭ２ｎの入力端子は接地さ
れ、出力端子はトランスファーゲートＮＴＭ３ｎの入力
端子に接続されている。そして、トランスファーゲート
ＮＴＭ１ｎの出力端子がノードＮＤＭ１に接続され、ト
ランスファーゲートＮＴＭ３ｎの出力端子がノードＮＤ
Ｍ２に接続されている。
スファーゲートＮＴＭ１ｎの入力端子およびトランスフ
ァーゲートＮＴＭ２ｎのゲート端子が接続されている。
トランスファーゲートＮＴＭ２ｎの入力端子は接地さ
れ、出力端子はトランスファーゲートＮＴＭ３ｎの入力
端子に接続されている。そして、トランスファーゲート
ＮＴＭ１ｎの出力端子がノードＮＤＭ１に接続され、ト
ランスファーゲートＮＴＭ３ｎの出力端子がノードＮＤ
Ｍ２に接続されている。
【００１０】さらに、データ入力端子ＳＩＮにトランス
ファーゲートＮＴＭ１ｓの入力端子およびトランスファ
ーゲートＮＴＭ２ｓのゲート端子が接続されている。ト
ランスファーゲートＮＴＭ２ｓの入力端子は接地され、
出力端子はトランスファーゲートＮＴＭ３ｓの入力端子
に接続されている。そして、トランスファーゲートＮＴ
Ｍ１ｓの出力端子がノードＮＤＭ１に接続され、トラン
スファーゲートＮＴＭ３ｓの出力端子がノードＮＤＭ２
に接続されている。
ファーゲートＮＴＭ１ｓの入力端子およびトランスファ
ーゲートＮＴＭ２ｓのゲート端子が接続されている。ト
ランスファーゲートＮＴＭ２ｓの入力端子は接地され、
出力端子はトランスファーゲートＮＴＭ３ｓの入力端子
に接続されている。そして、トランスファーゲートＮＴ
Ｍ１ｓの出力端子がノードＮＤＭ１に接続され、トラン
スファーゲートＮＴＭ３ｓの出力端子がノードＮＤＭ２
に接続されている。
【００１１】また、マスタラッチＭＳＴにおいて、トラ
ンスファーゲートＮＴＭ１のゲート端子およびトランス
ファーゲートＮＴＭ３のゲート端子にはクロック信号Ｍ
ＣＬＫ１が入力される。このクロック信号ＭＣＬＫ１
は、コントロール信号ＣＮＴ１とマスタ用クロック信号
ＭＣＬＫ１とのアンド条件をアンドゲートＡＮＤＭ１で
とり、コントロール信号ＣＮＴ１がアクティブのときの
みトランスファーゲートＮＴＭ１のゲート端子およびト
ランスファーゲートＮＴＭ３のゲート端子に入力され
る。同様に、トランスファーゲートＮＴＭ１ｎのゲート
端子およびトランスファーゲートＮＴＭ３ｎのゲート端
子にはクロック信号ＭＣＬＫｎが入力される。このクロ
ック信号ＭＣＬＫｎは、コントロール信号ＣＮＴ１とマ
スタ用クロック信号ＭＣＬＫ１ｎのアンド条件をアンド
ゲートＡＮＤＭｎでとり、コントロール信号ＣＮＴ１が
アクティブのときのみトランスファーゲートＮＴＭ１ｎ
のゲート端子およびトランスファーゲートＮＴＭ３ｎの
ゲート端子に入力される。また、トランスファーゲート
ＮＴＭ１ｓのゲート端子およびトランスファーゲートＮ
ＴＭ３ｓのゲート端子にはデバイステスト用のスキャン
クロック信号SCANCLK が入力される。このスキャンクロ
ック信号SCANCLK は、コントロール信号ＣＮＴ１とスキ
ャンクロック信号SCANCLK とのアンド条件をアンドゲー
トＡＮＤＴ１でとり、コントロール信号ＣＮＴ１がアク
ティブのときのみトランスファーゲートＮＴＭ１ｓのゲ
ート端子およびトランスファーゲートＮＴＭ３ｓのゲー
ト端子に入力される。
ンスファーゲートＮＴＭ１のゲート端子およびトランス
ファーゲートＮＴＭ３のゲート端子にはクロック信号Ｍ
ＣＬＫ１が入力される。このクロック信号ＭＣＬＫ１
は、コントロール信号ＣＮＴ１とマスタ用クロック信号
ＭＣＬＫ１とのアンド条件をアンドゲートＡＮＤＭ１で
とり、コントロール信号ＣＮＴ１がアクティブのときの
みトランスファーゲートＮＴＭ１のゲート端子およびト
ランスファーゲートＮＴＭ３のゲート端子に入力され
る。同様に、トランスファーゲートＮＴＭ１ｎのゲート
端子およびトランスファーゲートＮＴＭ３ｎのゲート端
子にはクロック信号ＭＣＬＫｎが入力される。このクロ
ック信号ＭＣＬＫｎは、コントロール信号ＣＮＴ１とマ
スタ用クロック信号ＭＣＬＫ１ｎのアンド条件をアンド
ゲートＡＮＤＭｎでとり、コントロール信号ＣＮＴ１が
アクティブのときのみトランスファーゲートＮＴＭ１ｎ
のゲート端子およびトランスファーゲートＮＴＭ３ｎの
ゲート端子に入力される。また、トランスファーゲート
ＮＴＭ１ｓのゲート端子およびトランスファーゲートＮ
ＴＭ３ｓのゲート端子にはデバイステスト用のスキャン
クロック信号SCANCLK が入力される。このスキャンクロ
ック信号SCANCLK は、コントロール信号ＣＮＴ１とスキ
ャンクロック信号SCANCLK とのアンド条件をアンドゲー
トＡＮＤＴ１でとり、コントロール信号ＣＮＴ１がアク
ティブのときのみトランスファーゲートＮＴＭ１ｓのゲ
ート端子およびトランスファーゲートＮＴＭ３ｓのゲー
ト端子に入力される。
【００１２】スレイブラッチＳＬＶは、トランスファー
ゲートＮＴＳ１，ＮＴＳ２およびＮＴＳ３、インバータ
ＩＶＳ１，ＩＶＳ２およびＩＶＳ３、並びにアンドゲー
トＡＮＤＳ１により構成されている。具体的な接続は、
トランスファーゲートＮＴＳ１の入力端子はマスタラッ
チＭＳＴのインバータＩＶＭ３の出力端子およびトラン
スファーゲートＮＴＳ２のゲート端子が接続されてい
る。トランスファーゲートＮＴＳ２の入力端子は接地さ
れ、出力端子はトランスファーゲートＮＴＳ３の入力端
子に接続されている。また、トランスファーゲートＮＴ
Ｓ１の出力端子とトランスファーゲートＮＴＳ３の出力
端子との間に、インバータＩＶＳ１とＩＶＳ２とが入出
力端子を互いに逆向きにして並列に接続されている。こ
こで、トランスファーゲートＮＴＳ１の出力端子とイン
バータＩＶＳ１の入力（ＩＶＳ２の出力）との接続点を
ノードＮＤＳ１、トランスファーゲートＮＴＳ３の出力
端子とインバータＩＶＳ２の入力（ＩＶＳ１の出力）と
の接続点をノードＮＤＳ２とする。そして、ノードＮＤ
Ｓ１がインバータＩＶＳ３の入力に接続され、インバー
タＩＶＳ３の出力がデータ出力端子ＤＯＵＴに接続され
ている。
ゲートＮＴＳ１，ＮＴＳ２およびＮＴＳ３、インバータ
ＩＶＳ１，ＩＶＳ２およびＩＶＳ３、並びにアンドゲー
トＡＮＤＳ１により構成されている。具体的な接続は、
トランスファーゲートＮＴＳ１の入力端子はマスタラッ
チＭＳＴのインバータＩＶＭ３の出力端子およびトラン
スファーゲートＮＴＳ２のゲート端子が接続されてい
る。トランスファーゲートＮＴＳ２の入力端子は接地さ
れ、出力端子はトランスファーゲートＮＴＳ３の入力端
子に接続されている。また、トランスファーゲートＮＴ
Ｓ１の出力端子とトランスファーゲートＮＴＳ３の出力
端子との間に、インバータＩＶＳ１とＩＶＳ２とが入出
力端子を互いに逆向きにして並列に接続されている。こ
こで、トランスファーゲートＮＴＳ１の出力端子とイン
バータＩＶＳ１の入力（ＩＶＳ２の出力）との接続点を
ノードＮＤＳ１、トランスファーゲートＮＴＳ３の出力
端子とインバータＩＶＳ２の入力（ＩＶＳ１の出力）と
の接続点をノードＮＤＳ２とする。そして、ノードＮＤ
Ｓ１がインバータＩＶＳ３の入力に接続され、インバー
タＩＶＳ３の出力がデータ出力端子ＤＯＵＴに接続され
ている。
【００１３】さらに、スレイブラッチＳＬＶにおいて
は、トランスファーゲートＮＴＳ１のゲート端子および
トランスファーゲートＮＴＳ２のゲート端子には、クロ
ック信号ＭＣＬＫ（１，ｎ）およびスキャンクロック信
号SCANCLK と位相が１８０°ずれたクロック信号ＳＣＬ
Ｋが入力される。このクロック信号ＳＣＬＫ１は、コン
トロール信号ＣＮＴ１とスレイブ用クロック信号ＳＣＬ
Ｋとのアンド条件をアンドゲートＡＮＤＳ１でとり、コ
ントロール信号ＣＮＴ１がアクティブのときのみトラン
スファーゲートＮＴＳ１のゲート端子およびトランスフ
ァーゲートＮＴＳ３のゲート端子に入力される。したが
って、マスタラッチＭＳＴのトランスファーゲートＮＴ
Ｍ１，ＮＴＭ３，ＮＴＭ１ｎ，ＮＴＭ３ｎまたはＮＴＭ
１ｓ，ＮＴＭ３ｓがオン状態にあるときは、スレイブラ
ッチＳＬＶのトランスファーゲートＮＴＳ１，ＮＴＳ３
はオフ状態を保持し、スレイブラッチＳＬＶのトランス
ファーゲートＮＴＳ１，ＮＴＳ３がオン状態にあるとき
は、マスタラッチＭＳＴのトランスファーゲートＮＴＭ
１，ＮＴＭ３，ＮＴＭ１ｎ，ＮＴＭ３ｎまたはＮＴＭ１
ｓ，ＮＴＭ３ｓはオフ状態を保持するようにクロック信
号の入力が制御される。
は、トランスファーゲートＮＴＳ１のゲート端子および
トランスファーゲートＮＴＳ２のゲート端子には、クロ
ック信号ＭＣＬＫ（１，ｎ）およびスキャンクロック信
号SCANCLK と位相が１８０°ずれたクロック信号ＳＣＬ
Ｋが入力される。このクロック信号ＳＣＬＫ１は、コン
トロール信号ＣＮＴ１とスレイブ用クロック信号ＳＣＬ
Ｋとのアンド条件をアンドゲートＡＮＤＳ１でとり、コ
ントロール信号ＣＮＴ１がアクティブのときのみトラン
スファーゲートＮＴＳ１のゲート端子およびトランスフ
ァーゲートＮＴＳ３のゲート端子に入力される。したが
って、マスタラッチＭＳＴのトランスファーゲートＮＴ
Ｍ１，ＮＴＭ３，ＮＴＭ１ｎ，ＮＴＭ３ｎまたはＮＴＭ
１ｓ，ＮＴＭ３ｓがオン状態にあるときは、スレイブラ
ッチＳＬＶのトランスファーゲートＮＴＳ１，ＮＴＳ３
はオフ状態を保持し、スレイブラッチＳＬＶのトランス
ファーゲートＮＴＳ１，ＮＴＳ３がオン状態にあるとき
は、マスタラッチＭＳＴのトランスファーゲートＮＴＭ
１，ＮＴＭ３，ＮＴＭ１ｎ，ＮＴＭ３ｎまたはＮＴＭ１
ｓ，ＮＴＭ３ｓはオフ状態を保持するようにクロック信
号の入力が制御される。
【００１４】次に、上記構成による動作を、入力端子Ｄ
ＩＮ１にたとえば２Ｖでハイレベル「１」のデータが入
力された場合を例に説明する。入力端子ＤＩＮ１に入力
された２Ｖのハイレベル「１」のデータは、トランスフ
ァーゲートＮＴＭ１の入力端子およびトランスファーゲ
ートＮＴＭ２のゲート端子に入力され、トランスファー
ゲートＮＴＭ２はオン状態となる。このとき、クロック
信号ＭＣＬＫ１が２Ｖのハイレベルでトランスファーゲ
ートＮＴＭ１のゲート端子およびトランスファーゲート
ＮＴＭ３のゲート端子にそれぞれ入力されると、トラン
スファーゲートＮＴＭ１およびＮＴＭ３はオン状態とな
る。これにより、ハイレベル２Ｖの入力データは、トラ
ンスファーゲートＮＴＭ１を通過することになるが、こ
のとき、トランスファーゲートＮＴＭ１のしきい値電圧
ＶthN （約１Ｖ）や基板効果などにより、トランスファ
ーゲートＮＴＭ１の出力端子側のノードＮＤＭ１におけ
るレベルは約１Ｖあるいはそれ以下となり、このレベル
がインバータＩＶＭ１の入力端子に印加される。
ＩＮ１にたとえば２Ｖでハイレベル「１」のデータが入
力された場合を例に説明する。入力端子ＤＩＮ１に入力
された２Ｖのハイレベル「１」のデータは、トランスフ
ァーゲートＮＴＭ１の入力端子およびトランスファーゲ
ートＮＴＭ２のゲート端子に入力され、トランスファー
ゲートＮＴＭ２はオン状態となる。このとき、クロック
信号ＭＣＬＫ１が２Ｖのハイレベルでトランスファーゲ
ートＮＴＭ１のゲート端子およびトランスファーゲート
ＮＴＭ３のゲート端子にそれぞれ入力されると、トラン
スファーゲートＮＴＭ１およびＮＴＭ３はオン状態とな
る。これにより、ハイレベル２Ｖの入力データは、トラ
ンスファーゲートＮＴＭ１を通過することになるが、こ
のとき、トランスファーゲートＮＴＭ１のしきい値電圧
ＶthN （約１Ｖ）や基板効果などにより、トランスファ
ーゲートＮＴＭ１の出力端子側のノードＮＤＭ１におけ
るレベルは約１Ｖあるいはそれ以下となり、このレベル
がインバータＩＶＭ１の入力端子に印加される。
【００１５】インバータＩＶＭ１の持つ回路しきい値
は、一般に電源電圧ＶDDの約１／２か、ややそれより低
いレベルに設定されるため、データ入力当初は、インバ
ータＩＶＭ１のレベル反転機能により、その出力側のノ
ードＮＤＭ２はほぼローレベルとなる。入力レベルが２
Ｖよりも低い１Ｖあるいはそれ以下であるため、多少の
貫通電流が流れるが、この不安定なローレベルがインバ
ータＩＶＭ２の入力端子に印加され、インバータＩＶＭ
２の出力側、すなわちノードＮＤＭ１は不安定ながらほ
ぼハイレベルに保持される。
は、一般に電源電圧ＶDDの約１／２か、ややそれより低
いレベルに設定されるため、データ入力当初は、インバ
ータＩＶＭ１のレベル反転機能により、その出力側のノ
ードＮＤＭ２はほぼローレベルとなる。入力レベルが２
Ｖよりも低い１Ｖあるいはそれ以下であるため、多少の
貫通電流が流れるが、この不安定なローレベルがインバ
ータＩＶＭ２の入力端子に印加され、インバータＩＶＭ
２の出力側、すなわちノードＮＤＭ１は不安定ながらほ
ぼハイレベルに保持される。
【００１６】しかし、このとき、トランスファーゲート
ＮＴＭ２，ＮＴＭ３は上述したようにオン状態であるた
め、ノードＮＤＭ２は、強制的に接地レベルに引き込ま
れ、徐々に安定した０Ｖのローレベルとなる。この安定
したローレベルがインバータＩＶＭ２の入力端子に印加
されるようになり、インバータＩＶＭ２の出力側、すな
わちノードＮＤＭ１は安定なほぼ２Ｖのハイレベルに保
持されるようになる。すなわち、トランスファーゲート
ＮＴＭ１のしきい値電圧ＶthN や基板効果などにより約
１Ｖまで降下したデータレベルが補償され、ノードＮＤ
Ｍ１およびノードＮＤＭ２がそれぞれ、ハイレベルおよ
びローレベルに安定に保持される。
ＮＴＭ２，ＮＴＭ３は上述したようにオン状態であるた
め、ノードＮＤＭ２は、強制的に接地レベルに引き込ま
れ、徐々に安定した０Ｖのローレベルとなる。この安定
したローレベルがインバータＩＶＭ２の入力端子に印加
されるようになり、インバータＩＶＭ２の出力側、すな
わちノードＮＤＭ１は安定なほぼ２Ｖのハイレベルに保
持されるようになる。すなわち、トランスファーゲート
ＮＴＭ１のしきい値電圧ＶthN や基板効果などにより約
１Ｖまで降下したデータレベルが補償され、ノードＮＤ
Ｍ１およびノードＮＤＭ２がそれぞれ、ハイレベルおよ
びローレベルに安定に保持される。
【００１７】次に、クロック信号ＭＣＬＫ１がローレベ
ルとなり、クロック信号ＳＣＬＫがハイレベルでスレイ
ブラッチＳＬＶのトランスファーゲートＮＴＳ１および
ＮＴＳ３のゲート端子に入力され、トランスファーゲー
トＮＴＭ１およびＮＴＭ３はオフ状態となり、トランス
ファーゲートＮＴＳ１およびＮＴＳ３がオン状態とな
る。これにより、マスタラッチＭＳＴのノードＮＤＭ１
のハイレベルが、インバータＩＮＶ３を介してローレベ
ルとなり、トランスファーゲートＮＴＳ１を通過する。
このとき、通過データはローレベルであることから、ト
ランスファーゲートＮＴＳ１のしきい値電圧ＶthN や基
板効果などによる所定のレベル降下作用を受けることな
くノードＮＤＳ１に現れる。そして、ノードＮＤＳ１の
安定したローレベルは、インバータＩＶＳ３の入力端子
に印加され、これにより、インバータＩＶＳ３から安定
したハイレベル出力が得られ、データ出力端子ＤＯＵＴ
から出力される。
ルとなり、クロック信号ＳＣＬＫがハイレベルでスレイ
ブラッチＳＬＶのトランスファーゲートＮＴＳ１および
ＮＴＳ３のゲート端子に入力され、トランスファーゲー
トＮＴＭ１およびＮＴＭ３はオフ状態となり、トランス
ファーゲートＮＴＳ１およびＮＴＳ３がオン状態とな
る。これにより、マスタラッチＭＳＴのノードＮＤＭ１
のハイレベルが、インバータＩＮＶ３を介してローレベ
ルとなり、トランスファーゲートＮＴＳ１を通過する。
このとき、通過データはローレベルであることから、ト
ランスファーゲートＮＴＳ１のしきい値電圧ＶthN や基
板効果などによる所定のレベル降下作用を受けることな
くノードＮＤＳ１に現れる。そして、ノードＮＤＳ１の
安定したローレベルは、インバータＩＶＳ３の入力端子
に印加され、これにより、インバータＩＶＳ３から安定
したハイレベル出力が得られ、データ出力端子ＤＯＵＴ
から出力される。
【００１８】なお、入力データがローレベルの場合に
は、マスタラッチＭＳＴのトランスファーゲートＮＴＭ
２はオン状態とならないが、トランスファーゲートＮＴ
Ｍ１を通過するローレベルは、トランスファーゲートＮ
ＴＭ１のしきい値電圧ＶthN や基板効果などによる所定
のレベル降下作用を受けずに安定に保持され、ノードＮ
ＤＭ１に現れるため、インバータＩＶＭ１の出力側のノ
ードＮＤＭ２も安定なハイレベルに保持されて、シフト
レジスタとして安定に動作する。また、スレイブラッチ
ＳＬＶにはインバータＩＮＶ３を介したハイレベルのデ
ータが入力され、トランスファーゲートＮＴＳ１を通過
するが、このとき、トランスファーゲートＮＴＳ１のし
きい値電圧ＶthN （約１Ｖ）や基板効果などにより、ト
ランスファーゲートＮＴＳ１の出力端子側のノードＮＤ
Ｓ１におけるレベルは約１Ｖあるいはそれ以下となり、
このレベルがインバータＩＶＳ１の入力端子に印加され
る。
は、マスタラッチＭＳＴのトランスファーゲートＮＴＭ
２はオン状態とならないが、トランスファーゲートＮＴ
Ｍ１を通過するローレベルは、トランスファーゲートＮ
ＴＭ１のしきい値電圧ＶthN や基板効果などによる所定
のレベル降下作用を受けずに安定に保持され、ノードＮ
ＤＭ１に現れるため、インバータＩＶＭ１の出力側のノ
ードＮＤＭ２も安定なハイレベルに保持されて、シフト
レジスタとして安定に動作する。また、スレイブラッチ
ＳＬＶにはインバータＩＮＶ３を介したハイレベルのデ
ータが入力され、トランスファーゲートＮＴＳ１を通過
するが、このとき、トランスファーゲートＮＴＳ１のし
きい値電圧ＶthN （約１Ｖ）や基板効果などにより、ト
ランスファーゲートＮＴＳ１の出力端子側のノードＮＤ
Ｓ１におけるレベルは約１Ｖあるいはそれ以下となり、
このレベルがインバータＩＶＳ１の入力端子に印加され
る。
【００１９】しかし、このとき、トランスファーゲート
ＮＴＳ２，ＮＴＳ３はオン状態であるため、ノードＮＤ
Ｓ２は、強制的に接地レベルに引き込まれ、徐々に安定
した０Ｖのローレベルとなる。この安定したローレベル
がインバータＩＶＳ２の入力端子に印加されるようにな
り、インバータＩＶＳ２の出力側、すなわちノードＮＤ
Ｓ１は安定なほぼ２Ｖのハイレベルに保持されるように
なる。すなわち、トランスファーゲートＮＴＳ１のしき
い値電圧ＶthN や基板効果などにより約１Ｖまで降下し
たデータレベルが補償され、ノードＮＤＳ１およびノー
ドＮＤＭ２がそれぞれ、ハイレベルおよびローレベルに
安定に保持される。
ＮＴＳ２，ＮＴＳ３はオン状態であるため、ノードＮＤ
Ｓ２は、強制的に接地レベルに引き込まれ、徐々に安定
した０Ｖのローレベルとなる。この安定したローレベル
がインバータＩＶＳ２の入力端子に印加されるようにな
り、インバータＩＶＳ２の出力側、すなわちノードＮＤ
Ｓ１は安定なほぼ２Ｖのハイレベルに保持されるように
なる。すなわち、トランスファーゲートＮＴＳ１のしき
い値電圧ＶthN や基板効果などにより約１Ｖまで降下し
たデータレベルが補償され、ノードＮＤＳ１およびノー
ドＮＤＭ２がそれぞれ、ハイレベルおよびローレベルに
安定に保持される。
【００２０】以上のように、図１４の回路は、電源電圧
ＶDD２Ｖ下で、クロック信号ＭＣＬＫ１およびクロック
信号ＳＣＬＫにより順次データをシフトするシフトレジ
スタとして安定に動作する。また、本シフトレジスタ
は、通常の電源電圧レベルである５Ｖ下では、なんら問
題なく安定に動作する。
ＶDD２Ｖ下で、クロック信号ＭＣＬＫ１およびクロック
信号ＳＣＬＫにより順次データをシフトするシフトレジ
スタとして安定に動作する。また、本シフトレジスタ
は、通常の電源電圧レベルである５Ｖ下では、なんら問
題なく安定に動作する。
【００２１】また、図１５は従来提案したシフトレジス
タの他の構成例を示す回路図である。本回路が図１４の
回路と異なる点は、スレイブラッチＳＬＶにおいて、ト
ランスファーゲートＮＴＳ３の入力端子をトランスファ
ーゲートＮＴＳ２を介して接地する代わりに、インバー
タＩＶＳ４の出力端子に接続し、インバータＩＶＳ４の
入力端子をマスタラッチＭＳＴのインバータＩＶＭ３の
出力端子に接続したことにある。この回路においても、
上述した図１４の回路と同様の作用効果を得ることがで
き、ここではその説明は省略する。なお、この回路で
は、マスタラッチＭＳＴにおいてラッチしたデータをイ
ンバータＩＶＳ４の出力端子から出力することができ
る。
タの他の構成例を示す回路図である。本回路が図１４の
回路と異なる点は、スレイブラッチＳＬＶにおいて、ト
ランスファーゲートＮＴＳ３の入力端子をトランスファ
ーゲートＮＴＳ２を介して接地する代わりに、インバー
タＩＶＳ４の出力端子に接続し、インバータＩＶＳ４の
入力端子をマスタラッチＭＳＴのインバータＩＶＭ３の
出力端子に接続したことにある。この回路においても、
上述した図１４の回路と同様の作用効果を得ることがで
き、ここではその説明は省略する。なお、この回路で
は、マスタラッチＭＳＴにおいてラッチしたデータをイ
ンバータＩＶＳ４の出力端子から出力することができ
る。
【００２２】上述したように、図１４および図１５に示
すシフトレジスタは、レイアウト面積の増大や回路の複
雑化を招くことなく、通常の電源電圧下のみならず、低
電源電圧下においても安定に動作可能であるという利点
を有する。
すシフトレジスタは、レイアウト面積の増大や回路の複
雑化を招くことなく、通常の電源電圧下のみならず、低
電源電圧下においても安定に動作可能であるという利点
を有する。
【００２３】
【発明が解決しようとする課題】ところで、近年、ＬＳ
Ｉ等では、消費電力低下の要求が一層強まり、低消費電
力化が大きな課題とないる。そして、様々なパワー解析
により、一般的に高周波数のクロック信号に基づく電力
消費が回路全体からみて３割〜４割とかなりの割合でし
めしていることがわかっている。
Ｉ等では、消費電力低下の要求が一層強まり、低消費電
力化が大きな課題とないる。そして、様々なパワー解析
により、一般的に高周波数のクロック信号に基づく電力
消費が回路全体からみて３割〜４割とかなりの割合でし
めしていることがわかっている。
【００２４】ここで、この解析結果に基づき上述した図
１４および図１５について考察してみる。これら回路に
おいては、基本的にマスタ用クロック信号ＭＣＬＫとス
レイブ用クロック信号ＳＣＬＫとの２つのクロック信号
を用いており、これらのクロック信号は、それぞれ異な
る配線を介してマスタラッチＭＳＴおよびスレイブラッ
チＳＬＶに供給される。したがって、５０ＭＨｚあるい
は１００ＭＨｚと高周波数の２つのクロック信号ＭＣＬ
Ｋ、ＳＣＬＫに基づく電力消費は、シフトレジスタ全体
からみても大きな割合をしめしており、さらなる消費電
力低下が課題となっている。
１４および図１５について考察してみる。これら回路に
おいては、基本的にマスタ用クロック信号ＭＣＬＫとス
レイブ用クロック信号ＳＣＬＫとの２つのクロック信号
を用いており、これらのクロック信号は、それぞれ異な
る配線を介してマスタラッチＭＳＴおよびスレイブラッ
チＳＬＶに供給される。したがって、５０ＭＨｚあるい
は１００ＭＨｚと高周波数の２つのクロック信号ＭＣＬ
Ｋ、ＳＣＬＫに基づく電力消費は、シフトレジスタ全体
からみても大きな割合をしめしており、さらなる消費電
力低下が課題となっている。
【００２５】また、互いに逆相の関係をもって供給され
るマスタ用クロック信号ＭＣＬＫとスレイブ用クロック
信号ＳＣＬＫは、いわゆるクロックスキューを防止する
ため、両信号共ローレベルとなるアイソレーション期間
を設ける必要があり、そのため、クロック生成回路の回
路構成が複雑になるという問題があった。仮に、アイソ
レーション時間を１ｎｓ（ナノ秒）とした場合、５０Ｍ
Ｈｚ動作時の１マシンサイクル２０ｎｓに対し、１９ｎ
ｓ（２０−１）が実際のオペレーション可能な時間とな
り、実行的な演算時間が減少してしまうことになる。従
って、シフトレジスタ内の取り込みラッチ（マスタラッ
チ）にアイソレーション期間を持たせてクロックスキュ
ーの問題を避けることにすれば、シフトレジスタ内の全
てのトランジスタのサイズ（チャネル幅）を従来の約半
分にすることができる。これにより、クロック信号によ
って駆動されるトランジスタのゲート容量、内部ラッチ
回路のインバータのゲート容量、スパイク電流等、消費
電力に関連する要因を全て半減させることができる。
るマスタ用クロック信号ＭＣＬＫとスレイブ用クロック
信号ＳＣＬＫは、いわゆるクロックスキューを防止する
ため、両信号共ローレベルとなるアイソレーション期間
を設ける必要があり、そのため、クロック生成回路の回
路構成が複雑になるという問題があった。仮に、アイソ
レーション時間を１ｎｓ（ナノ秒）とした場合、５０Ｍ
Ｈｚ動作時の１マシンサイクル２０ｎｓに対し、１９ｎ
ｓ（２０−１）が実際のオペレーション可能な時間とな
り、実行的な演算時間が減少してしまうことになる。従
って、シフトレジスタ内の取り込みラッチ（マスタラッ
チ）にアイソレーション期間を持たせてクロックスキュ
ーの問題を避けることにすれば、シフトレジスタ内の全
てのトランジスタのサイズ（チャネル幅）を従来の約半
分にすることができる。これにより、クロック信号によ
って駆動されるトランジスタのゲート容量、内部ラッチ
回路のインバータのゲート容量、スパイク電流等、消費
電力に関連する要因を全て半減させることができる。
【００２６】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、レイアウト面積の増大や回路の
複雑化を招くことなく、通常の電源電圧下のみならず、
低電源電圧下においても安定に動作可能なことはもとよ
り、低消費電力化を図れるシフトレジスタを提供するこ
とにある。従来、クロック生成回路及びシフトレジスタ
回路を高速回路にて構成していたのに対し、クロック生
成回路におけるアイソレーション回路をなくし、シフト
レジスタ回路自身を最小寸法のトランジスタにて構成
し、それを低速動作させることにより低消費電力化を図
る。
のであり、その目的は、レイアウト面積の増大や回路の
複雑化を招くことなく、通常の電源電圧下のみならず、
低電源電圧下においても安定に動作可能なことはもとよ
り、低消費電力化を図れるシフトレジスタを提供するこ
とにある。従来、クロック生成回路及びシフトレジスタ
回路を高速回路にて構成していたのに対し、クロック生
成回路におけるアイソレーション回路をなくし、シフト
レジスタ回路自身を最小寸法のトランジスタにて構成
し、それを低速動作させることにより低消費電力化を図
る。
【００２７】
【課題を解決するための手段】上記目的を達成するた
め、本発明のシフトレジスタは、入力される第１のクロ
ック信号を受けて第２のクロック信号を生成するゲート
回路と、互いに逆向きに接続された第１および第２のイ
ンバータと、ゲート端子に印加される上記第２のクロッ
ク信号に応じて入力端子と上記第１のインバータの入力
とを導通させる第１のトランスファーゲートと、ゲート
端子に印加される信号に応じて接地と上記第２のインバ
ータの入力とを導通させる直列に接続された第２および
第３のトランスファーゲートと、互いに逆向きに接続さ
れた第３および第４のインバータと、ゲート端子に印加
される第１のクロック信号に応じて第１のノードと上記
第３のインバータの入力とを導通させる第４のトランス
ファーゲートと、ゲート端子に印加される第１のクロッ
ク信号に応じて第２のノードと上記第４のインバータの
入力とを導通させる第５のトランスファーゲートと、を
有し、上記第２および第３のトランスファーゲートのゲ
ート端子のうち、何れか一方のゲート端子は上記入力端
子または上記第１のインバータの入力に接続され、他方
のゲート端子は上記第１のトランスファーゲートのゲー
ト端子に接続され、上記第１のノードには上記第１また
は第２のインバータの出力と同じ論理の第１の信号が印
加され、上記第２のノードには上記第１の信号と論理が
逆の第２の信号が印加される。
め、本発明のシフトレジスタは、入力される第１のクロ
ック信号を受けて第２のクロック信号を生成するゲート
回路と、互いに逆向きに接続された第１および第２のイ
ンバータと、ゲート端子に印加される上記第２のクロッ
ク信号に応じて入力端子と上記第１のインバータの入力
とを導通させる第１のトランスファーゲートと、ゲート
端子に印加される信号に応じて接地と上記第２のインバ
ータの入力とを導通させる直列に接続された第２および
第３のトランスファーゲートと、互いに逆向きに接続さ
れた第３および第４のインバータと、ゲート端子に印加
される第１のクロック信号に応じて第１のノードと上記
第３のインバータの入力とを導通させる第４のトランス
ファーゲートと、ゲート端子に印加される第１のクロッ
ク信号に応じて第２のノードと上記第４のインバータの
入力とを導通させる第５のトランスファーゲートと、を
有し、上記第２および第３のトランスファーゲートのゲ
ート端子のうち、何れか一方のゲート端子は上記入力端
子または上記第１のインバータの入力に接続され、他方
のゲート端子は上記第１のトランスファーゲートのゲー
ト端子に接続され、上記第１のノードには上記第１また
は第２のインバータの出力と同じ論理の第１の信号が印
加され、上記第２のノードには上記第１の信号と論理が
逆の第２の信号が印加される。
【００２８】本発明のシフトレジスタにおいて、第１、
第２、第３、第４および第５のトランスファーゲートが
全てＮチャネルＭＯＳトランジスタであるとして本発明
の作用を説明する。シフトレジスタに入力された第１の
クロック信号は、第４および第５のトランスファーゲー
トのゲート端子に供給され、また、ゲート回路におい
て、第１のクロック信号の基づき第２のクロック信号が
生成されて、第１および第２または第３のトランスファ
ーゲートのゲート端子に供給される。第２のクロック信
号がハイレベルになると、第１のトランスファーゲート
と第３または第２のトランスファーゲートの一方とがオ
ン状態となり、入力端子に入力されるハイレベル「１」
またはローレベル「０」の入力データは第１のトランス
ファーゲートを通過する。入力データがハイレベルの場
合、第１のインバータの入力側の信号レベルは、第１の
トランスファーゲートのしきい値電圧ＶthN や基板効果
などによるレベル降下作用を受けて入力端子における信
号レベルよりも低いものとなる。インバータのしきい値
電圧は、一般に電源電圧ＶDDの約１／２か、ややそれよ
り低い値に設定されるので、第１のインバータの入力側
の信号レベルが第１のインバータのしきい値電圧よりも
低い場合には、第１のインバータが完全に論理反転でき
ず、第１のインバータの出力が不安定になる。第１のイ
ンバータの出力が不安定になると第２のインバータも完
全に論理反転できず、第２のインバータの出力も不安定
となる。すると、ハイレベルの信号を保持できない、第
１および第２のインバータに貫通電流が流れるといった
問題が発生することとなる。
第２、第３、第４および第５のトランスファーゲートが
全てＮチャネルＭＯＳトランジスタであるとして本発明
の作用を説明する。シフトレジスタに入力された第１の
クロック信号は、第４および第５のトランスファーゲー
トのゲート端子に供給され、また、ゲート回路におい
て、第１のクロック信号の基づき第２のクロック信号が
生成されて、第１および第２または第３のトランスファ
ーゲートのゲート端子に供給される。第２のクロック信
号がハイレベルになると、第１のトランスファーゲート
と第３または第２のトランスファーゲートの一方とがオ
ン状態となり、入力端子に入力されるハイレベル「１」
またはローレベル「０」の入力データは第１のトランス
ファーゲートを通過する。入力データがハイレベルの場
合、第１のインバータの入力側の信号レベルは、第１の
トランスファーゲートのしきい値電圧ＶthN や基板効果
などによるレベル降下作用を受けて入力端子における信
号レベルよりも低いものとなる。インバータのしきい値
電圧は、一般に電源電圧ＶDDの約１／２か、ややそれよ
り低い値に設定されるので、第１のインバータの入力側
の信号レベルが第１のインバータのしきい値電圧よりも
低い場合には、第１のインバータが完全に論理反転でき
ず、第１のインバータの出力が不安定になる。第１のイ
ンバータの出力が不安定になると第２のインバータも完
全に論理反転できず、第２のインバータの出力も不安定
となる。すると、ハイレベルの信号を保持できない、第
１および第２のインバータに貫通電流が流れるといった
問題が発生することとなる。
【００２９】しかしながら、しきい値電圧がインバータ
よりも低い第２または第３のトランスファーゲートがハ
イレベルの入力データによりオン状態となっているの
で、第２のインバータの入力側は第２および第３のトラ
ンスファーゲートを介して接地に接続され、安定なロー
レベルとなる。これにより、第２のインバータにおいて
は第１のインバータが完全に論理反転することとなり、
第１のインバータの出力側は安定なローレベルになり、
第２のインバータの出力側は安定なハイレベルになる。
この論理状態は、第２のクロック信号がローレベルにな
って第１のトランスファーゲートと第３または第２のト
ランスファーゲートがオフ状態になっても安定に保持さ
れる。
よりも低い第２または第３のトランスファーゲートがハ
イレベルの入力データによりオン状態となっているの
で、第２のインバータの入力側は第２および第３のトラ
ンスファーゲートを介して接地に接続され、安定なロー
レベルとなる。これにより、第２のインバータにおいて
は第１のインバータが完全に論理反転することとなり、
第１のインバータの出力側は安定なローレベルになり、
第２のインバータの出力側は安定なハイレベルになる。
この論理状態は、第２のクロック信号がローレベルにな
って第１のトランスファーゲートと第３または第２のト
ランスファーゲートがオフ状態になっても安定に保持さ
れる。
【００３０】次に、たとえば、第１のノードに第２のイ
ンバータの出力側と同じレベル（ハイレベル）の第１の
信号が印加され、第２のノードに第１のインバータの出
力側と同じレベル（ローレベル）の第２の信号が印加さ
れた状態で、第１のクロック信号がハイレベルになる
と、第４および第５のトランスファーゲートがオン状態
になる。すると、第３のインバータの入力側はハイレベ
ルとなり、第４のインバータの入力側がローレベルとな
る。この時、第３のインバータの入力側は第４のトラン
スファーゲートのしきい値電圧や基板効果などのレベル
降下作用を受けて第１のノードよりも低いレベルとな
る。もし、このレベルが第３のインバータのしきい値電
圧よりも低いレベルであると、第３のインバータが完全
に論理反転できず、その出力レベルが不安定になる。
ンバータの出力側と同じレベル（ハイレベル）の第１の
信号が印加され、第２のノードに第１のインバータの出
力側と同じレベル（ローレベル）の第２の信号が印加さ
れた状態で、第１のクロック信号がハイレベルになる
と、第４および第５のトランスファーゲートがオン状態
になる。すると、第３のインバータの入力側はハイレベ
ルとなり、第４のインバータの入力側がローレベルとな
る。この時、第３のインバータの入力側は第４のトラン
スファーゲートのしきい値電圧や基板効果などのレベル
降下作用を受けて第１のノードよりも低いレベルとな
る。もし、このレベルが第３のインバータのしきい値電
圧よりも低いレベルであると、第３のインバータが完全
に論理反転できず、その出力レベルが不安定になる。
【００３１】しかしながら、第５のトランスファーゲー
トを通過するローレベルは、第５のトランスファーゲー
トのしきい値電圧や基板効果などのレベル降下作用を受
けないので、第４のインバータの入力側は安定なローレ
ベルとなる。この安定なローレベルによって第４のイン
バータ延いては第３のインバータが完全に論理反転する
こととなり、第３のインバータの出力側が安定なローレ
ベルとなり、第４のインバータの出力側は安定なハイレ
ベルとなる。この論理状態は、第１のクロック信号がロ
ーレベルになって第４および第５のトランスファーゲー
トがオフ状態になっても安定に保持される。これによ
り、本発明のシフトレジスタからハイレベルまたはロー
レベルの安定した出力が得られる。
トを通過するローレベルは、第５のトランスファーゲー
トのしきい値電圧や基板効果などのレベル降下作用を受
けないので、第４のインバータの入力側は安定なローレ
ベルとなる。この安定なローレベルによって第４のイン
バータ延いては第３のインバータが完全に論理反転する
こととなり、第３のインバータの出力側が安定なローレ
ベルとなり、第４のインバータの出力側は安定なハイレ
ベルとなる。この論理状態は、第１のクロック信号がロ
ーレベルになって第４および第５のトランスファーゲー
トがオフ状態になっても安定に保持される。これによ
り、本発明のシフトレジスタからハイレベルまたはロー
レベルの安定した出力が得られる。
【００３２】なお、入力データがローレベルの場合に
は、第２または第３のトランスファーゲートがオン状態
にならないが、第１のトランスファーゲートを通過する
ローレベルは第１のトランスファーゲートのしきい値電
圧や基板効果などによる所定のレベル降下作用を受けな
いので安定に保持され、第１のインバータの入力側に安
定なローレベルとして現れる。従って、第１のインバー
タにおいては第２のインバータが完全に論理反転し、シ
フトレジスタとして安定に動作する。
は、第２または第３のトランスファーゲートがオン状態
にならないが、第１のトランスファーゲートを通過する
ローレベルは第１のトランスファーゲートのしきい値電
圧や基板効果などによる所定のレベル降下作用を受けな
いので安定に保持され、第１のインバータの入力側に安
定なローレベルとして現れる。従って、第１のインバー
タにおいては第２のインバータが完全に論理反転し、シ
フトレジスタとして安定に動作する。
【００３３】
【発明の実施の形態】第１実施形態 図１は、本発明に係るシフトレジスタの第１の実施形態
を示す回路図であって、従来例を示す図１４と同一構成
部分は同一符号をもって表す。
を示す回路図であって、従来例を示す図１４と同一構成
部分は同一符号をもって表す。
【００３４】本回路では、クロック信号としては、マス
タ用とスレイブ用の２つのクロック信号を用いるのでは
なく、１つの高速（たとえば５０ＭＨｚ）のクロック信
号ＣＬＫのみを用い、このクロック信号ＣＬＫをインバ
ータＩＶＳ１０でレベル反転させた信号を第１のクロッ
ク信号ＣＬＫ１としてスレイブラッチＳＬＶに供給し、
第１のクロック信号ＣＬＫ１をクロック遅延回路として
の２入力アンドゲートＡＮＤＭ１０、ＡＮＤＭ１０ｎで
所定時間遅延させた第２のクロック信号ＣＬＫ２１，Ｃ
ＬＫ２ｎとしてマスタラッチＭＳＴに供給するように構
成されている。なお、２入力アンドゲートＡＮＤＭ１
０，ＡＮＤＭ１０ｎは、コントロール信号ＣＮＴ１と、
第１のクロック信号ＣＬＫ１との論理積をとる。
タ用とスレイブ用の２つのクロック信号を用いるのでは
なく、１つの高速（たとえば５０ＭＨｚ）のクロック信
号ＣＬＫのみを用い、このクロック信号ＣＬＫをインバ
ータＩＶＳ１０でレベル反転させた信号を第１のクロッ
ク信号ＣＬＫ１としてスレイブラッチＳＬＶに供給し、
第１のクロック信号ＣＬＫ１をクロック遅延回路として
の２入力アンドゲートＡＮＤＭ１０、ＡＮＤＭ１０ｎで
所定時間遅延させた第２のクロック信号ＣＬＫ２１，Ｃ
ＬＫ２ｎとしてマスタラッチＭＳＴに供給するように構
成されている。なお、２入力アンドゲートＡＮＤＭ１
０，ＡＮＤＭ１０ｎは、コントロール信号ＣＮＴ１と、
第１のクロック信号ＣＬＫ１との論理積をとる。
【００３５】マスタラッチＭＳＴは、トランスファーゲ
ートＮＴＭ１，ＮＴＭ１ｎ，ＮＴＭ２，ＮＴＭ２ｎ，Ｎ
ＴＭ３，ＮＴＭ３ｎ，ＮＴＭ１ｓ，ＮＴＭ２ｓおよびＮ
ＴＭ３ｓ、インバータＩＶＭ１、ＩＶＭ２およびＩＶＭ
３、並びにアンドゲートＡＮＤ１０，ＡＮＤＭ１０ｎお
よびＡＮＤＴ１により構成されている。
ートＮＴＭ１，ＮＴＭ１ｎ，ＮＴＭ２，ＮＴＭ２ｎ，Ｎ
ＴＭ３，ＮＴＭ３ｎ，ＮＴＭ１ｓ，ＮＴＭ２ｓおよびＮ
ＴＭ３ｓ、インバータＩＶＭ１、ＩＶＭ２およびＩＶＭ
３、並びにアンドゲートＡＮＤ１０，ＡＮＤＭ１０ｎお
よびＡＮＤＴ１により構成されている。
【００３６】具体的な接続は、データ入力端子ＤＩＮ１
にトランスファーゲートＮＴＭ１の入力端子およびトラ
ンスファーゲートＮＴＭ２のゲート端子が接続されてい
る。トランスファーゲートＮＴＭ２の入力端子は接地さ
れ、出力端子はトランスファーゲートＮＴＭ３の入力端
子に接続されている。また、トランスファーゲートＮＴ
Ｍ１の出力端子とトランスファーゲートＮＴＭ３の出力
端子との間に、インバータＩＶＭ１とＩＶＭ２とが入出
力端子を互いに逆向きにして並列に接続されている。こ
こで、トランスファーゲートＮＴＭ１の出力端子とイン
バータＩＶＭ１の入力（ＩＶＭ２の出力）との接続点を
ノードＮＤＭ１、トランスファーゲートＮＴＭ３の出力
端子とインバータＩＶＭ２の入力（ＩＶＭ１の出力）と
の接続点をノードＮＤＭ２とする。そして、ノードＮＤ
Ｍ１がインバータＩＶＭ３の入力に接続され、インバー
タＩＶＭ３の出力がスレイブラッチＳＬＶに接続されて
いる。なお、インバータＩＶＭ２は、高抵抗形のインバ
ータである必要はないが、低消費電力化を考慮すればＳ
ＲＡＭの様な小さなトランジスタで構成することが望ま
しい。
にトランスファーゲートＮＴＭ１の入力端子およびトラ
ンスファーゲートＮＴＭ２のゲート端子が接続されてい
る。トランスファーゲートＮＴＭ２の入力端子は接地さ
れ、出力端子はトランスファーゲートＮＴＭ３の入力端
子に接続されている。また、トランスファーゲートＮＴ
Ｍ１の出力端子とトランスファーゲートＮＴＭ３の出力
端子との間に、インバータＩＶＭ１とＩＶＭ２とが入出
力端子を互いに逆向きにして並列に接続されている。こ
こで、トランスファーゲートＮＴＭ１の出力端子とイン
バータＩＶＭ１の入力（ＩＶＭ２の出力）との接続点を
ノードＮＤＭ１、トランスファーゲートＮＴＭ３の出力
端子とインバータＩＶＭ２の入力（ＩＶＭ１の出力）と
の接続点をノードＮＤＭ２とする。そして、ノードＮＤ
Ｍ１がインバータＩＶＭ３の入力に接続され、インバー
タＩＶＭ３の出力がスレイブラッチＳＬＶに接続されて
いる。なお、インバータＩＶＭ２は、高抵抗形のインバ
ータである必要はないが、低消費電力化を考慮すればＳ
ＲＡＭの様な小さなトランジスタで構成することが望ま
しい。
【００３７】同様に、データ入力端子ＤＩＮｎにトラン
スファーゲートＮＴＭ１ｎの入力端子およびトランスフ
ァーゲートＮＴＭ２ｎのゲート端子が接続されている。
トランスファーゲートＮＴＭ２ｎの入力端子は接地さ
れ、出力端子はトランスファーゲートＮＴＭ３ｎの入力
端子に接続されている。そして、トランスファーゲート
ＮＴＭ１ｎの出力端子がノードＮＤＭ１に接続され、ト
ランスファーゲートＮＴＭ３ｎの出力端子がノードＮＤ
Ｍ２に接続されている。
スファーゲートＮＴＭ１ｎの入力端子およびトランスフ
ァーゲートＮＴＭ２ｎのゲート端子が接続されている。
トランスファーゲートＮＴＭ２ｎの入力端子は接地さ
れ、出力端子はトランスファーゲートＮＴＭ３ｎの入力
端子に接続されている。そして、トランスファーゲート
ＮＴＭ１ｎの出力端子がノードＮＤＭ１に接続され、ト
ランスファーゲートＮＴＭ３ｎの出力端子がノードＮＤ
Ｍ２に接続されている。
【００３８】さらに、データ入力端子ＳＩＮにトランス
ファーゲートＮＴＭ１ｓの入力端子およびトランスファ
ーゲートＮＴＭ２ｓのゲート端子が接続されている。ト
ランスファーゲートＮＴＭ２ｓの入力端子は接地され、
出力端子はトランスファーゲートＮＴＭ３ｓの入力端子
に接続されている。そして、トランスファーゲートＮＴ
Ｍ１ｓの出力端子がノードＮＤＭ１に接続され、トラン
スファーゲートＮＴＭ３ｓの出力端子がノードＮＤＭ２
に接続されている。
ファーゲートＮＴＭ１ｓの入力端子およびトランスファ
ーゲートＮＴＭ２ｓのゲート端子が接続されている。ト
ランスファーゲートＮＴＭ２ｓの入力端子は接地され、
出力端子はトランスファーゲートＮＴＭ３ｓの入力端子
に接続されている。そして、トランスファーゲートＮＴ
Ｍ１ｓの出力端子がノードＮＤＭ１に接続され、トラン
スファーゲートＮＴＭ３ｓの出力端子がノードＮＤＭ２
に接続されている。
【００３９】また、マスタラッチＭＳＴにおいて、トラ
ンスファーゲートＮＴＭ１のゲート端子およびトランス
ファーゲートＮＴＭ３のゲート端子には第１のクロック
信号ＣＬＫ２１が入力される。この第２のクロック信号
ＣＬＫ２１は、コントロール信号ＣＮＴ１と第１のクロ
ック信号ＣＬＫ１とのアンド条件をアンドゲートＡＮＤ
Ｍ１０でとり、コントロール信号ＣＮＴ１がアクティブ
のときのみトランスファーゲートＮＴＭ１のゲート端子
およびトランスファーゲートＮＴＭ３のゲート端子に入
力される。同様に、トランスファーゲートＮＴＭ１ｎの
ゲート端子およびトランスファーゲートＮＴＭ３ｎのゲ
ート端子には第２のクロック信号ＣＬＫ２ｎが入力され
る。この第２のクロック信号ＣＬＫ２ｎは、コントロー
ル信号ＣＮＴ１と第１のクロック信号ＣＬＫ１のアンド
条件をアンドゲートＡＮＤＭ１０ｎでとり、コントロー
ル信号ＣＮＴ１がアクティブのときのみトランスファー
ゲートＮＴＭ１ｎのゲート端子およびトランスファーゲ
ートＮＴＭ３ｎのゲート端子に入力される。また、トラ
ンスファーゲートＮＴＭ１ｓのゲート端子およびトラン
スファーゲートＮＴＭ３ｓのゲート端子にはデバイステ
スト用のスキャンクロック信号SCANCLK が入力される。
このスキャンクロック信号SCANCLK は、コントロール信
号ＣＮＴ１とスキャンクロック信号SCANCLK とのアンド
条件をアンドゲートＡＮＤＴ１でとり、コントロール信
号ＣＮＴ１がアクティブのときのみトランスファーゲー
トＮＴＭ１ｓのゲート端子およびトランスファーゲート
ＮＴＭ３ｓのゲート端子に入力される。
ンスファーゲートＮＴＭ１のゲート端子およびトランス
ファーゲートＮＴＭ３のゲート端子には第１のクロック
信号ＣＬＫ２１が入力される。この第２のクロック信号
ＣＬＫ２１は、コントロール信号ＣＮＴ１と第１のクロ
ック信号ＣＬＫ１とのアンド条件をアンドゲートＡＮＤ
Ｍ１０でとり、コントロール信号ＣＮＴ１がアクティブ
のときのみトランスファーゲートＮＴＭ１のゲート端子
およびトランスファーゲートＮＴＭ３のゲート端子に入
力される。同様に、トランスファーゲートＮＴＭ１ｎの
ゲート端子およびトランスファーゲートＮＴＭ３ｎのゲ
ート端子には第２のクロック信号ＣＬＫ２ｎが入力され
る。この第２のクロック信号ＣＬＫ２ｎは、コントロー
ル信号ＣＮＴ１と第１のクロック信号ＣＬＫ１のアンド
条件をアンドゲートＡＮＤＭ１０ｎでとり、コントロー
ル信号ＣＮＴ１がアクティブのときのみトランスファー
ゲートＮＴＭ１ｎのゲート端子およびトランスファーゲ
ートＮＴＭ３ｎのゲート端子に入力される。また、トラ
ンスファーゲートＮＴＭ１ｓのゲート端子およびトラン
スファーゲートＮＴＭ３ｓのゲート端子にはデバイステ
スト用のスキャンクロック信号SCANCLK が入力される。
このスキャンクロック信号SCANCLK は、コントロール信
号ＣＮＴ１とスキャンクロック信号SCANCLK とのアンド
条件をアンドゲートＡＮＤＴ１でとり、コントロール信
号ＣＮＴ１がアクティブのときのみトランスファーゲー
トＮＴＭ１ｓのゲート端子およびトランスファーゲート
ＮＴＭ３ｓのゲート端子に入力される。
【００４０】スレイブラッチＳＬＶは、ＰチャネルＭＯ
ＳトランジスタからなるトランスファーゲートＰＴＳ
１，ＰＴＳ２およびＰＴＳ３、並びにインバータＩＶＳ
１，ＩＶＳ２、ＩＶＳ３、インバータＩＶＳ１０により
構成されている。具体的な接続は、トランスファーゲー
トＰＴＳ１の入力端子はマスタラッチＭＳＴのインバー
タＩＶＭ３の出力端子およびトランスファーゲートＰＴ
Ｓ２のゲート端子が接続されている。トランスファーゲ
ートＰＴＳ２の入力端子は電源電圧ＶDDの供給ラインに
接続され、出力端子はトランスファーゲートＰＴＳ３の
入力端子に接続されている。また、トランスファーゲー
トＰＴＭ１の出力端子とトランスファーゲートＰＴＭ３
の出力端子との間に、インバータＩＶＳ１とＩＶＳ２と
が入出力端子を互いに逆向きにして並列に接続されてい
る。ここで、トランスファーゲートＰＴＳ１の出力端子
とインバータＩＶＳ１の入力（ＩＶＳ２の出力）との接
続点をノードＮＤＳ１、トランスファーゲートＰＴＳ３
の出力端子とインバータＩＶＳ２の入力（ＩＶＳ１の出
力）との接続点をノードＮＤＳ２とする。そして、ノー
ドＮＤＳ１がインバータＩＶＳ３の入力に接続され、イ
ンバータＩＶＳ３の出力がデータ出力端子ＤＯＵＴに接
続されている。なお、インバータＩＶＳ２は、高抵抗形
のインバータである必要はないが、低消費電力化を考慮
すればＳＲＡＭの様な小さなトランジスタで構成するこ
とが望ましい。
ＳトランジスタからなるトランスファーゲートＰＴＳ
１，ＰＴＳ２およびＰＴＳ３、並びにインバータＩＶＳ
１，ＩＶＳ２、ＩＶＳ３、インバータＩＶＳ１０により
構成されている。具体的な接続は、トランスファーゲー
トＰＴＳ１の入力端子はマスタラッチＭＳＴのインバー
タＩＶＭ３の出力端子およびトランスファーゲートＰＴ
Ｓ２のゲート端子が接続されている。トランスファーゲ
ートＰＴＳ２の入力端子は電源電圧ＶDDの供給ラインに
接続され、出力端子はトランスファーゲートＰＴＳ３の
入力端子に接続されている。また、トランスファーゲー
トＰＴＭ１の出力端子とトランスファーゲートＰＴＭ３
の出力端子との間に、インバータＩＶＳ１とＩＶＳ２と
が入出力端子を互いに逆向きにして並列に接続されてい
る。ここで、トランスファーゲートＰＴＳ１の出力端子
とインバータＩＶＳ１の入力（ＩＶＳ２の出力）との接
続点をノードＮＤＳ１、トランスファーゲートＰＴＳ３
の出力端子とインバータＩＶＳ２の入力（ＩＶＳ１の出
力）との接続点をノードＮＤＳ２とする。そして、ノー
ドＮＤＳ１がインバータＩＶＳ３の入力に接続され、イ
ンバータＩＶＳ３の出力がデータ出力端子ＤＯＵＴに接
続されている。なお、インバータＩＶＳ２は、高抵抗形
のインバータである必要はないが、低消費電力化を考慮
すればＳＲＡＭの様な小さなトランジスタで構成するこ
とが望ましい。
【００４１】さらに、スレイブラッチＳＬＶにおいて
は、トランスファーゲートＰＴＳ１のゲート端子および
トランスファーゲートＰＴＳ３のゲート端子には、第１
のクロック信号ＣＬＫ１が入力される。本回路は、マス
タラッチＭＳＴのトランスファーゲートＮＴＭ１，ＮＴ
Ｍ３，ＮＴＭ１ｎ，ＮＴＭ３ｎまたはＮＴＭ１ｓ，ＮＴ
Ｍ３ｓがオン状態にあるときは、スレイブラッチＳＬＶ
のトランスファーゲートＰＴＳ１，ＰＴＳ３はオフ状態
を保持し、スレイブラッチＳＬＶのトランスファーゲー
トＰＴＳ１，ＰＴＳ３がオン状態にあるときは、マスタ
ラッチＭＳＴのトランスファーゲートＮＴＭ１，ＮＴＭ
３，ＮＴＭ１ｎ，ＮＴＭ３ｎまたはＮＴＭ１ｓ，ＮＴＭ
３ｓはオフ状態を保持するように構成されている。
は、トランスファーゲートＰＴＳ１のゲート端子および
トランスファーゲートＰＴＳ３のゲート端子には、第１
のクロック信号ＣＬＫ１が入力される。本回路は、マス
タラッチＭＳＴのトランスファーゲートＮＴＭ１，ＮＴ
Ｍ３，ＮＴＭ１ｎ，ＮＴＭ３ｎまたはＮＴＭ１ｓ，ＮＴ
Ｍ３ｓがオン状態にあるときは、スレイブラッチＳＬＶ
のトランスファーゲートＰＴＳ１，ＰＴＳ３はオフ状態
を保持し、スレイブラッチＳＬＶのトランスファーゲー
トＰＴＳ１，ＰＴＳ３がオン状態にあるときは、マスタ
ラッチＭＳＴのトランスファーゲートＮＴＭ１，ＮＴＭ
３，ＮＴＭ１ｎ，ＮＴＭ３ｎまたはＮＴＭ１ｓ，ＮＴＭ
３ｓはオフ状態を保持するように構成されている。
【００４２】次に、上記構成による動作を、入力端子Ｄ
ＩＮ１にたとえば２Ｖでハイレベル「１」のデータが入
力された場合を例に説明する。クロック信号ＣＬＫがロ
ーレベルのとき、第１のクロック信号ＣＬＫ１はハイレ
ベルでスレイブラッチＳＬＶのトランスファーゲートＰ
ＴＳ１，ＰＴＳ３のゲート端子に供給され、所定時間を
おいてコントロール信号ＣＴＬ１で制御された第２のク
ロック信号ＣＬＫ２１がハイレベルでマスタラッチＭＳ
ＴのトランスファーゲートＮＴＭ１，ＮＴＭ３のゲート
端子に供給される。その結果、スレイブラッチＳＬＶの
トランスファーゲートＰＴＳ１，ＰＴＳ３はオフ状態
（非導状態）に保持され、マスタラッチＭＳＴのトラン
スファーゲートＮＴＭ１，ＮＴＭ３はオン状態（導通状
態）に保持される。
ＩＮ１にたとえば２Ｖでハイレベル「１」のデータが入
力された場合を例に説明する。クロック信号ＣＬＫがロ
ーレベルのとき、第１のクロック信号ＣＬＫ１はハイレ
ベルでスレイブラッチＳＬＶのトランスファーゲートＰ
ＴＳ１，ＰＴＳ３のゲート端子に供給され、所定時間を
おいてコントロール信号ＣＴＬ１で制御された第２のク
ロック信号ＣＬＫ２１がハイレベルでマスタラッチＭＳ
ＴのトランスファーゲートＮＴＭ１，ＮＴＭ３のゲート
端子に供給される。その結果、スレイブラッチＳＬＶの
トランスファーゲートＰＴＳ１，ＰＴＳ３はオフ状態
（非導状態）に保持され、マスタラッチＭＳＴのトラン
スファーゲートＮＴＭ１，ＮＴＭ３はオン状態（導通状
態）に保持される。
【００４３】一方、クロック信号ＣＬＫがハイレベルの
とき、第１のクロック信号ＣＬＫ１はローレベルでスレ
イブラッチＳＬＶのトランスファーゲートＰＴＳ１，Ｐ
ＴＳ３のゲート端子に供給され、第２のクロック信号Ｃ
ＬＫ２１がローレベルでマスタラッチＭＳＴのトランス
ファーゲートＮＴＭ１，ＮＴＭ３のゲート端子に供給さ
れる。その結果、スレイブラッチＳＬＶのトランスファ
ーゲートＰＴＳ１，ＰＴＳ３はオン状態（導通状態）に
保持され、マスタラッチＭＳＴのトランスファーゲート
ＮＴＭ１，ＮＴＭ３はオフ状態（非導通状態）に保持さ
れる。
とき、第１のクロック信号ＣＬＫ１はローレベルでスレ
イブラッチＳＬＶのトランスファーゲートＰＴＳ１，Ｐ
ＴＳ３のゲート端子に供給され、第２のクロック信号Ｃ
ＬＫ２１がローレベルでマスタラッチＭＳＴのトランス
ファーゲートＮＴＭ１，ＮＴＭ３のゲート端子に供給さ
れる。その結果、スレイブラッチＳＬＶのトランスファ
ーゲートＰＴＳ１，ＰＴＳ３はオン状態（導通状態）に
保持され、マスタラッチＭＳＴのトランスファーゲート
ＮＴＭ１，ＮＴＭ３はオフ状態（非導通状態）に保持さ
れる。
【００４４】そして、クロック信号ＣＬＫがローレベル
の期間に入力端子ＤＩＮ１に入力された２Ｖのハイレベ
ル「１」のデータは、トランスファーゲートＮＴＭ１の
入力端子およびトランスファーゲートＮＴＭ２のゲート
端子に入力され、トランスファーゲートＮＴＭ２はオン
状態となる。このとき、第２のクロック信号ＣＬＫ２１
はハイレベルであることから上述したようにトランスフ
ァーゲートＮＴＭ１およびＮＴＭ３はオン状態にある。
これにより、ハイレベル２Ｖの入力データは、トランス
ファーゲートＮＴＭ１を通過することになるが、このと
き、トランスファーゲートＮＴＭ１のしきい値電圧Ｖ
thN （約１Ｖ）や基板効果などにより、トランスファー
ゲートＮＴＭ１の出力端子側のノードＮＤＭ１における
レベルは約１Ｖあるいはそれ以下となり、このレベルが
インバータＩＶＭ１の入力端子に印加される。
の期間に入力端子ＤＩＮ１に入力された２Ｖのハイレベ
ル「１」のデータは、トランスファーゲートＮＴＭ１の
入力端子およびトランスファーゲートＮＴＭ２のゲート
端子に入力され、トランスファーゲートＮＴＭ２はオン
状態となる。このとき、第２のクロック信号ＣＬＫ２１
はハイレベルであることから上述したようにトランスフ
ァーゲートＮＴＭ１およびＮＴＭ３はオン状態にある。
これにより、ハイレベル２Ｖの入力データは、トランス
ファーゲートＮＴＭ１を通過することになるが、このと
き、トランスファーゲートＮＴＭ１のしきい値電圧Ｖ
thN （約１Ｖ）や基板効果などにより、トランスファー
ゲートＮＴＭ１の出力端子側のノードＮＤＭ１における
レベルは約１Ｖあるいはそれ以下となり、このレベルが
インバータＩＶＭ１の入力端子に印加される。
【００４５】インバータＩＶＭ１の持つ回路しきい値
は、一般に電源電圧ＶDDの約１／２か、ややそれより低
いレベルに設定されるため、データ入力当初は、インバ
ータＩＶＭ１のレベル反転機能により、その出力側のノ
ードＮＤＭ２はほぼローレベルとなる。入力レベルが２
Ｖよりも低い１Ｖあるいはそれ以下であるため、多少の
貫通電流が流れるが、この不安定なローレベルがインバ
ータＩＶＭ２の入力端子に印加され、インバータＩＶＭ
２の出力側、すなわちノードＮＤＭ１は不安定ながらほ
ぼハイレベルに保持される。
は、一般に電源電圧ＶDDの約１／２か、ややそれより低
いレベルに設定されるため、データ入力当初は、インバ
ータＩＶＭ１のレベル反転機能により、その出力側のノ
ードＮＤＭ２はほぼローレベルとなる。入力レベルが２
Ｖよりも低い１Ｖあるいはそれ以下であるため、多少の
貫通電流が流れるが、この不安定なローレベルがインバ
ータＩＶＭ２の入力端子に印加され、インバータＩＶＭ
２の出力側、すなわちノードＮＤＭ１は不安定ながらほ
ぼハイレベルに保持される。
【００４６】しかし、このとき、トランスファーゲート
ＮＴＭ２，ＮＴＭ３は上述したようにオン状態であるた
め、ノードＮＤＭ２は、強制的に接地レベルに引き込ま
れ、徐々に安定した０Ｖのローレベルとなる。この安定
したローレベルがインバータＩＶＭ２の入力端子に印加
されるようになり、インバータＩＶＭ２の出力側、すな
わちノードＮＤＭ１は安定なほぼ２Ｖのハイレベルに保
持されるようになる。すなわち、トランスファーゲート
ＮＴＭ１のしきい値電圧ＶthN や基板効果などにより約
１Ｖまで降下したデータレベルが補償され、ノードＮＤ
Ｍ１およびノードＮＤＭ２がそれぞれ、ハイレベルおよ
びローレベルに安定に保持される。
ＮＴＭ２，ＮＴＭ３は上述したようにオン状態であるた
め、ノードＮＤＭ２は、強制的に接地レベルに引き込ま
れ、徐々に安定した０Ｖのローレベルとなる。この安定
したローレベルがインバータＩＶＭ２の入力端子に印加
されるようになり、インバータＩＶＭ２の出力側、すな
わちノードＮＤＭ１は安定なほぼ２Ｖのハイレベルに保
持されるようになる。すなわち、トランスファーゲート
ＮＴＭ１のしきい値電圧ＶthN や基板効果などにより約
１Ｖまで降下したデータレベルが補償され、ノードＮＤ
Ｍ１およびノードＮＤＭ２がそれぞれ、ハイレベルおよ
びローレベルに安定に保持される。
【００４７】ここで、クロック信号ＣＬＫがハイレベル
となると、上述したように、トランスファーゲートＮＴ
Ｍ１およびＮＴＭ３はオフ状態となり、トランスファー
ゲートＰＴＳ１およびＰＴＳ３がオン状態となる。これ
により、マスタラッチＭＳＴのノードＮＤＭ１のハイレ
ベルが、インバータＩＮＶ３を介してローレベルとな
り、トランスファーゲートＰＴＳ２のゲート端子に供給
されるとともに、トランスファーゲートＰＴＳ１を通過
する。このとき、通過データはローレベルであることか
ら、トランスファーゲートＰＴＳ１のしきい値電圧Ｖ
thP や基板効果などの影響を受けノードＮＤＳ１に現れ
る。
となると、上述したように、トランスファーゲートＮＴ
Ｍ１およびＮＴＭ３はオフ状態となり、トランスファー
ゲートＰＴＳ１およびＰＴＳ３がオン状態となる。これ
により、マスタラッチＭＳＴのノードＮＤＭ１のハイレ
ベルが、インバータＩＮＶ３を介してローレベルとな
り、トランスファーゲートＰＴＳ２のゲート端子に供給
されるとともに、トランスファーゲートＰＴＳ１を通過
する。このとき、通過データはローレベルであることか
ら、トランスファーゲートＰＴＳ１のしきい値電圧Ｖ
thP や基板効果などの影響を受けノードＮＤＳ１に現れ
る。
【００４８】しかし、このとき、トランスファーゲート
ＰＴＳ２，ＰＴＳ３はオン状態であるため、ノードＮＤ
Ｓ２は、強制的に電源電圧ＶDDレベルに引き上げられ
る。安定した２Ｖのハイレベルとなる。この安定したハ
イレベルがインバータＩＶＳ２の入力端子に印加される
ようになり、インバータＩＶＳ２の出力側、すなわちノ
ードＮＤＳ１は安定なほぼ０Ｖのローレベルに保持され
るようになる。すなわち、トランスファーゲートＰＴＳ
１のしきい値電圧ＶthP や基板効果などの影響を受けた
データレベルが補償され、ノードＮＤＳ１およびノード
ＮＤＭ２がそれぞれ、ハイレベルおよびローレベルに安
定に保持される。
ＰＴＳ２，ＰＴＳ３はオン状態であるため、ノードＮＤ
Ｓ２は、強制的に電源電圧ＶDDレベルに引き上げられ
る。安定した２Ｖのハイレベルとなる。この安定したハ
イレベルがインバータＩＶＳ２の入力端子に印加される
ようになり、インバータＩＶＳ２の出力側、すなわちノ
ードＮＤＳ１は安定なほぼ０Ｖのローレベルに保持され
るようになる。すなわち、トランスファーゲートＰＴＳ
１のしきい値電圧ＶthP や基板効果などの影響を受けた
データレベルが補償され、ノードＮＤＳ１およびノード
ＮＤＭ２がそれぞれ、ハイレベルおよびローレベルに安
定に保持される。
【００４９】そして、ノードＮＤＳ１の安定したローレ
ベルは、インバータＩＶＳ３の入力端子に印加され、こ
れにより、インバータＩＶＳ３から安定したハイレベル
出力が得られ、データ出力端子ＤＯＵＴから出力され
る。
ベルは、インバータＩＶＳ３の入力端子に印加され、こ
れにより、インバータＩＶＳ３から安定したハイレベル
出力が得られ、データ出力端子ＤＯＵＴから出力され
る。
【００５０】なお、入力データがローレベルの場合に
は、マスタラッチＭＳＴのトランスファーゲートＮＴＭ
２はオン状態とならないが、トランスファーゲートＮＴ
Ｍ１を通過するローレベルは、トランスファーゲートＮ
ＴＭ１のしきい値電圧ＶthN や基板効果などによる所定
のレベル降下作用を受けずに安定に保持され、ノードＮ
ＤＭ１に現れるため、インバータＩＶＭ１の出力側のノ
ードＮＤＭ２も安定なハイレベルに保持されて、シフト
レジスタとして安定に動作する。また、スレイブラッチ
ＳＬＶにはインバータＩＮＶ３を介したハイレベルのデ
ータが入力され、トランスファーゲートＰＴＳ１を通過
するが、このとき、トランスファーゲートＰＴＳ１のし
きい値電圧ＶthP や基板効果などの影響を受けず安定な
ハイレベルとしてノードＮＤＳ１に現れる。そして、ノ
ードＮＤＳ１の安定したハイレベルは、インバータＩＶ
Ｓ３の入力端子に印加され、これにより、インバータＩ
ＶＳ３から安定したローレベル出力が得られ、データ出
力端子ＤＯＵＴから出力される。
は、マスタラッチＭＳＴのトランスファーゲートＮＴＭ
２はオン状態とならないが、トランスファーゲートＮＴ
Ｍ１を通過するローレベルは、トランスファーゲートＮ
ＴＭ１のしきい値電圧ＶthN や基板効果などによる所定
のレベル降下作用を受けずに安定に保持され、ノードＮ
ＤＭ１に現れるため、インバータＩＶＭ１の出力側のノ
ードＮＤＭ２も安定なハイレベルに保持されて、シフト
レジスタとして安定に動作する。また、スレイブラッチ
ＳＬＶにはインバータＩＮＶ３を介したハイレベルのデ
ータが入力され、トランスファーゲートＰＴＳ１を通過
するが、このとき、トランスファーゲートＰＴＳ１のし
きい値電圧ＶthP や基板効果などの影響を受けず安定な
ハイレベルとしてノードＮＤＳ１に現れる。そして、ノ
ードＮＤＳ１の安定したハイレベルは、インバータＩＶ
Ｓ３の入力端子に印加され、これにより、インバータＩ
ＶＳ３から安定したローレベル出力が得られ、データ出
力端子ＤＯＵＴから出力される。
【００５１】以上のように、図１の回路は、電源電圧Ｖ
DD２Ｖ下で、第２のクロック信号ＣＬＫ２１および第１
のクロック信号ＣＬＫ１により順次データをシフトする
シフトレジスタとして安定に動作する。また、本シフト
レジスタは、通常の電源電圧レベルである５Ｖ下では、
なんら問題なく安定に動作する。
DD２Ｖ下で、第２のクロック信号ＣＬＫ２１および第１
のクロック信号ＣＬＫ１により順次データをシフトする
シフトレジスタとして安定に動作する。また、本シフト
レジスタは、通常の電源電圧レベルである５Ｖ下では、
なんら問題なく安定に動作する。
【００５２】また、マスタラッチＭＳＴからスレイブラ
ッチＳＬＶへのデータの転送は、インバータＩＶＭ１，
ＩＶＭ２により確立されるノードＮＤＭ１のレベルがト
ランスファーゲートＰＴＳ１を通過することにより行わ
れる。ノードＮＤＭ１には、トランジスタのゲート端子
のような大きな負荷の原因となる要素が接続されていな
いので、ノードＮＤＭ１のレベルの確立およびデータの
転送を行うインバータＩＶＭ１，ＩＶＭ２はそれ程大き
なドライブ能力を要求されない。したがって、インバー
タＩＶＭ１，ＩＶＭ２を構成するトランジスタのサイズ
を小さくできる。これはシフトレジスタのレイアウト画
積の縮小化に有効である。
ッチＳＬＶへのデータの転送は、インバータＩＶＭ１，
ＩＶＭ２により確立されるノードＮＤＭ１のレベルがト
ランスファーゲートＰＴＳ１を通過することにより行わ
れる。ノードＮＤＭ１には、トランジスタのゲート端子
のような大きな負荷の原因となる要素が接続されていな
いので、ノードＮＤＭ１のレベルの確立およびデータの
転送を行うインバータＩＶＭ１，ＩＶＭ２はそれ程大き
なドライブ能力を要求されない。したがって、インバー
タＩＶＭ１，ＩＶＭ２を構成するトランジスタのサイズ
を小さくできる。これはシフトレジスタのレイアウト画
積の縮小化に有効である。
【００５３】以上説明したように、本実施形態によれ
ば、１つの高速（たとえば５０ＭＨｚ）のクロック信号
ＣＬＫのみを用い、このクロック信号ＣＬＫをインバー
タＩＶＳ１０でレベル反転させた信号を第１のクロック
信号ＣＬＫ１としてスレイブラッチＳＬＶに供給し、第
１のクロック信号ＣＬＫ１をクロック遅延回路としての
２入力アンドゲートＡＮＤＭ１０、ＡＮＤＭ１０ｎで所
定時間遅延させた第２のクロック信号ＣＬＫ２１，ＣＬ
Ｋ２ｎとしてマスタラッチＭＳＴに供給するようにした
ので、図１４の回路に比較して、クロック配線に伴う電
力消費が略半減できる。またクロック信号は１つである
ことから、アイソレーション期間の設定などのための複
雑な回路が不要となる。これは、クロックのノンオーバ
ーラップ生成が不要となるため、従来のクロック生成回
路においてクロックスキュー防止のために発生させてい
たディレイ回路による遅延をシフトレジスタのトランス
ファーゲート及びラッチインバータにて発生させるの
で、従来のシフトレジスタに比べて全てのトランジスタ
のサイズの大幅な減少（約半分のサイズでよい）が可能
となってセル面積及び消費電力の削減が可能となる。ま
た、製造プロセスの負担となるＮチャネルトランスファ
ーゲートのしきい値電圧ＶthN などを下げる必要がな
く、Ｎチャネル用の単一クロック信号のみで十分低い電
圧でも動作可能なシフトレジスタを実現できる。
ば、１つの高速（たとえば５０ＭＨｚ）のクロック信号
ＣＬＫのみを用い、このクロック信号ＣＬＫをインバー
タＩＶＳ１０でレベル反転させた信号を第１のクロック
信号ＣＬＫ１としてスレイブラッチＳＬＶに供給し、第
１のクロック信号ＣＬＫ１をクロック遅延回路としての
２入力アンドゲートＡＮＤＭ１０、ＡＮＤＭ１０ｎで所
定時間遅延させた第２のクロック信号ＣＬＫ２１，ＣＬ
Ｋ２ｎとしてマスタラッチＭＳＴに供給するようにした
ので、図１４の回路に比較して、クロック配線に伴う電
力消費が略半減できる。またクロック信号は１つである
ことから、アイソレーション期間の設定などのための複
雑な回路が不要となる。これは、クロックのノンオーバ
ーラップ生成が不要となるため、従来のクロック生成回
路においてクロックスキュー防止のために発生させてい
たディレイ回路による遅延をシフトレジスタのトランス
ファーゲート及びラッチインバータにて発生させるの
で、従来のシフトレジスタに比べて全てのトランジスタ
のサイズの大幅な減少（約半分のサイズでよい）が可能
となってセル面積及び消費電力の削減が可能となる。ま
た、製造プロセスの負担となるＮチャネルトランスファ
ーゲートのしきい値電圧ＶthN などを下げる必要がな
く、Ｎチャネル用の単一クロック信号のみで十分低い電
圧でも動作可能なシフトレジスタを実現できる。
【００５４】また、完全ＣＭＯＳ型との比較において
は、クロックの本数を一つのデータインに対して一本と
することによりクロックラインのラウティングによるレ
イアウト面積の増大とクロックドライバの回路規模の増
大を防止することができる。
は、クロックの本数を一つのデータインに対して一本と
することによりクロックラインのラウティングによるレ
イアウト面積の増大とクロックドライバの回路規模の増
大を防止することができる。
【００５５】第２実施形態 図２は、本発明に係るシフトレジスタの第２の実施形態
を示す回路図である。本第２の実施形態が上記第１の実
施形態と異なる点は、スレイブラッチＳＬＶにおいて、
トランスファーゲートＰＴＳ３の入力端子をトランスフ
ァーゲートＰＴＳ２を介して電源電圧ＶDDの供給ライン
に接続する代わりに、インバータＩＶＳ４の出力端子に
接続し、インバータＩＶＳ４の入力端子をマスタラッチ
ＭＳＴのインバータＩＶＭ３の出力端子に接続したこと
にある。本回路は、図１５の回路に対応したものであ
る。
を示す回路図である。本第２の実施形態が上記第１の実
施形態と異なる点は、スレイブラッチＳＬＶにおいて、
トランスファーゲートＰＴＳ３の入力端子をトランスフ
ァーゲートＰＴＳ２を介して電源電圧ＶDDの供給ライン
に接続する代わりに、インバータＩＶＳ４の出力端子に
接続し、インバータＩＶＳ４の入力端子をマスタラッチ
ＭＳＴのインバータＩＶＭ３の出力端子に接続したこと
にある。本回路は、図１５の回路に対応したものであ
る。
【００５６】この回路においても、上述した図１の回路
と同様の作用効果を得ることができるとともに、マスタ
ラッチＭＳＴにおいてラッチしたデータをインバータＩ
ＶＳ４の出力端子から出力することができる。
と同様の作用効果を得ることができるとともに、マスタ
ラッチＭＳＴにおいてラッチしたデータをインバータＩ
ＶＳ４の出力端子から出力することができる。
【００５７】第３実施形態 図３は、本発明に係るシフトレジスタの第３の実施形態
を示す回路図である。本第３の実施例が上記第１の実施
形態と異なる点は、スレイブラッチＳＬＶにおいて、３
つのトランスファーゲートをＰチャネルではなく、図１
４の場合と同様に、Ｎチャネルのトランスファーゲート
ＮＴＳ１，ＮＴＳ２，ＮＴＳ３により構成し、トランス
ファーゲートＮＴＳ２の入力端子を接地（基準電源ライ
ンである接地ラインに接続）し、かつ、第２のクロック
信号ＣＬＫ２１，ＣＬＫ２ｎを生成するアンドゲートの
代わりにナンドゲートＮＡＤＮＭ１０，ＮＡＮＤＭ１０
ｎを設けたことにある。また、スキャンクロック信号SC
ANCLK が入力されるアンドゲートをナンドゲートＮＡＮ
ＤＴ１に変更している。
を示す回路図である。本第３の実施例が上記第１の実施
形態と異なる点は、スレイブラッチＳＬＶにおいて、３
つのトランスファーゲートをＰチャネルではなく、図１
４の場合と同様に、Ｎチャネルのトランスファーゲート
ＮＴＳ１，ＮＴＳ２，ＮＴＳ３により構成し、トランス
ファーゲートＮＴＳ２の入力端子を接地（基準電源ライ
ンである接地ラインに接続）し、かつ、第２のクロック
信号ＣＬＫ２１，ＣＬＫ２ｎを生成するアンドゲートの
代わりにナンドゲートＮＡＤＮＭ１０，ＮＡＮＤＭ１０
ｎを設けたことにある。また、スキャンクロック信号SC
ANCLK が入力されるアンドゲートをナンドゲートＮＡＮ
ＤＴ１に変更している。
【００５８】次に、このような構成における動作を、入
力端子ＤＩＮ１にたとえば２Ｖでハイレベル「１」のデ
ータが入力された場合を例に説明する。クロック信号Ｃ
ＬＫがハイレベルのとき、第１のクロック信号ＣＬＫ１
はローレベルでスレイブラッチＳＬＶのトランスファー
ゲートＮＴＳ１，ＮＴＳ３のゲート端子に供給され、所
定時間をおいてコントロール信号ＣＮＴ１で制御された
第２のクロック信号ＣＬＫ２１がハイレベルでマスタラ
ッチＭＳＴのトランスファーゲートＮＴＭ１，ＮＴＭ３
のゲート端子に供給される。その結果、スレイブラッチ
ＳＬＶのトランスファーゲートＮＴＳ１，ＮＴＳ３はオ
フ状態（非導通状態）に保持され、マスタラッチＭＳＴ
のトランスファーゲートＮＴＭ１，ＮＴＭ３はオン状態
（導通状態）に保持される。
力端子ＤＩＮ１にたとえば２Ｖでハイレベル「１」のデ
ータが入力された場合を例に説明する。クロック信号Ｃ
ＬＫがハイレベルのとき、第１のクロック信号ＣＬＫ１
はローレベルでスレイブラッチＳＬＶのトランスファー
ゲートＮＴＳ１，ＮＴＳ３のゲート端子に供給され、所
定時間をおいてコントロール信号ＣＮＴ１で制御された
第２のクロック信号ＣＬＫ２１がハイレベルでマスタラ
ッチＭＳＴのトランスファーゲートＮＴＭ１，ＮＴＭ３
のゲート端子に供給される。その結果、スレイブラッチ
ＳＬＶのトランスファーゲートＮＴＳ１，ＮＴＳ３はオ
フ状態（非導通状態）に保持され、マスタラッチＭＳＴ
のトランスファーゲートＮＴＭ１，ＮＴＭ３はオン状態
（導通状態）に保持される。
【００５９】一方、クロック信号ＣＬＫがローレベルの
とき、第１のクロック信号ＣＬＫ１はハイレベルでスレ
イブラッチＳＬＶのトランスファーゲートＮＴＳ１，Ｎ
ＴＳ３のゲート端子に供給され、第２のクロック信号Ｃ
ＬＫ２１がローレベルでマスタラッチＭＳＴのトランス
ファーゲートＮＴＭ１，ＮＴＭ３のゲート端子に供給さ
れる。その結果、スレイブラッチＳＬＶのトランスファ
ーゲートＮＴＳ１，ＮＴＳ３はオン状態（導通状態）に
保持され、マスタラッチＭＳＴのトランスファーゲート
ＮＴＭ１，ＮＴＭ３はオフ状態（非導通状態）に保持さ
れる。
とき、第１のクロック信号ＣＬＫ１はハイレベルでスレ
イブラッチＳＬＶのトランスファーゲートＮＴＳ１，Ｎ
ＴＳ３のゲート端子に供給され、第２のクロック信号Ｃ
ＬＫ２１がローレベルでマスタラッチＭＳＴのトランス
ファーゲートＮＴＭ１，ＮＴＭ３のゲート端子に供給さ
れる。その結果、スレイブラッチＳＬＶのトランスファ
ーゲートＮＴＳ１，ＮＴＳ３はオン状態（導通状態）に
保持され、マスタラッチＭＳＴのトランスファーゲート
ＮＴＭ１，ＮＴＭ３はオフ状態（非導通状態）に保持さ
れる。
【００６０】そして、クロック信号ＣＬＫがハイレベル
の期間に入力端子ＤＩＮ１に入力された２Ｖのハイレベ
ル「１」のデータは、トランスファーゲートＮＴＭ１の
入力端子およびトランスファーゲートＮＴＭ２のゲート
端子に入力され、トランスファーゲートＮＴＭ２はオン
状態となる。このとき、第２のクロック信号ＣＬＫ２１
はハイレベルであることから上述したようにトランスフ
ァーゲートＮＴＭ１およびＮＴＭ３はオン状態にある。
これにより、ハイレベル２Ｖの入力データは、トランス
ファーゲートＮＴＭ１を通過することになるが、このと
き、トランスファーゲートＮＴＭ１のしきい値電圧Ｖ
thN （約１Ｖ）や基板効果などにより、トランスファー
ゲートＮＴＭ１の出力端子側のノードＮＤＭ１における
レベルは約１Ｖあるいはそれ以下となり、このレベルが
インバータＩＶＭ１の入力端子に印加される。
の期間に入力端子ＤＩＮ１に入力された２Ｖのハイレベ
ル「１」のデータは、トランスファーゲートＮＴＭ１の
入力端子およびトランスファーゲートＮＴＭ２のゲート
端子に入力され、トランスファーゲートＮＴＭ２はオン
状態となる。このとき、第２のクロック信号ＣＬＫ２１
はハイレベルであることから上述したようにトランスフ
ァーゲートＮＴＭ１およびＮＴＭ３はオン状態にある。
これにより、ハイレベル２Ｖの入力データは、トランス
ファーゲートＮＴＭ１を通過することになるが、このと
き、トランスファーゲートＮＴＭ１のしきい値電圧Ｖ
thN （約１Ｖ）や基板効果などにより、トランスファー
ゲートＮＴＭ１の出力端子側のノードＮＤＭ１における
レベルは約１Ｖあるいはそれ以下となり、このレベルが
インバータＩＶＭ１の入力端子に印加される。
【００６１】インバータＩＶＭ１の持つ回路しきい値
は、一般に電源電圧ＶDDの約１／２か、ややそれより低
いレベルに設定されるため、データ入力当初は、インバ
ータＩＶＭ１のレベル反転機能により、その出力側のノ
ードＮＤＭ２はほぼローレベルとなる。入力レベルが２
Ｖよりも低い１Ｖあるいはそれ以下であるため、多少の
貫通電流が流れるが、この不安定なローレベルがインバ
ータＩＶＭ２の入力端子に印加され、インバータＩＶＭ
２の出力側、すなわちノードＮＤＭ１は不安定ながらほ
ぼハイレベルに保持される。
は、一般に電源電圧ＶDDの約１／２か、ややそれより低
いレベルに設定されるため、データ入力当初は、インバ
ータＩＶＭ１のレベル反転機能により、その出力側のノ
ードＮＤＭ２はほぼローレベルとなる。入力レベルが２
Ｖよりも低い１Ｖあるいはそれ以下であるため、多少の
貫通電流が流れるが、この不安定なローレベルがインバ
ータＩＶＭ２の入力端子に印加され、インバータＩＶＭ
２の出力側、すなわちノードＮＤＭ１は不安定ながらほ
ぼハイレベルに保持される。
【００６２】しかし、このとき、トランスファーゲート
ＮＴＭ２，ＮＴＭ３は上述したようにオン状態であるた
め、ノードＮＤＭ２は、強制的に接地レベルに引き込ま
れ、徐々に安定した０Ｖのローレベルとなる。この安定
したローレベルがインバータＩＶＭ２の入力端子に印加
されるようになり、インバータＩＶＭ２の出力側、すな
わちノードＮＤＭ１は安定なほぼ２Ｖのハイレベルに保
持されるようになる。すなわち、トランスファーゲート
ＮＴＭ１のしきい値電圧ＶthN や基板効果などにより約
１Ｖまで降下したデータレベルが補償され、ノードＮＤ
Ｍ１およびノードＮＤＭ２がそれぞれ、ハイレベルおよ
びローレベルに安定に保持される。
ＮＴＭ２，ＮＴＭ３は上述したようにオン状態であるた
め、ノードＮＤＭ２は、強制的に接地レベルに引き込ま
れ、徐々に安定した０Ｖのローレベルとなる。この安定
したローレベルがインバータＩＶＭ２の入力端子に印加
されるようになり、インバータＩＶＭ２の出力側、すな
わちノードＮＤＭ１は安定なほぼ２Ｖのハイレベルに保
持されるようになる。すなわち、トランスファーゲート
ＮＴＭ１のしきい値電圧ＶthN や基板効果などにより約
１Ｖまで降下したデータレベルが補償され、ノードＮＤ
Ｍ１およびノードＮＤＭ２がそれぞれ、ハイレベルおよ
びローレベルに安定に保持される。
【００６３】ここで、クロック信号ＣＬＫがローレベル
となると、上述したように、トランスファーゲートＮＴ
Ｍ１およびＮＴＭ３はオフ状態となり、トランスファー
ゲートＮＴＳ１およびＮＴＳ３がオン状態となる。これ
により、マスタラッチＭＳＴのノードＮＤＭ１のハイレ
ベルが、インバータＩＮＶ３を介してローレベルとな
り、トランスファーゲートＮＴＳ２のゲート端子に供給
されるとともに、トランスファーゲートＮＴＳ１を通過
する。このとき、通過データはローレベルであることか
ら、トランスファーゲートＮＴＳ１のしきい値電圧Ｖ
thP や基板効果などによる所定のレベル降下作用を受け
ることなくノードＮＤＳ１に現れる。
となると、上述したように、トランスファーゲートＮＴ
Ｍ１およびＮＴＭ３はオフ状態となり、トランスファー
ゲートＮＴＳ１およびＮＴＳ３がオン状態となる。これ
により、マスタラッチＭＳＴのノードＮＤＭ１のハイレ
ベルが、インバータＩＮＶ３を介してローレベルとな
り、トランスファーゲートＮＴＳ２のゲート端子に供給
されるとともに、トランスファーゲートＮＴＳ１を通過
する。このとき、通過データはローレベルであることか
ら、トランスファーゲートＮＴＳ１のしきい値電圧Ｖ
thP や基板効果などによる所定のレベル降下作用を受け
ることなくノードＮＤＳ１に現れる。
【００６４】そして、ノードＮＤＳ１の安定したローレ
ベルは、インバータＩＶＳ３の入力端子に印加され、こ
れにより、インバータＩＶＳ３から安定したハイレベル
出力が得られ、データ出力端子ＤＯＵＴから出力され
る。
ベルは、インバータＩＶＳ３の入力端子に印加され、こ
れにより、インバータＩＶＳ３から安定したハイレベル
出力が得られ、データ出力端子ＤＯＵＴから出力され
る。
【００６５】なお、入力データがローレベルの場合に
は、マスタラッチＭＳＴのトランスファーゲートＮＴＭ
２はオン状態とならないが、トランスファーゲートＮＴ
Ｍ１を通過するローレベルは、トランスファーゲートＮ
ＴＭ１のしきい値電圧ＶthN や基板効果などによる所定
のレベル降下作用を受けずに安定に保持され、ノードＮ
ＤＭ１に現れるため、インバータＩＶＭ１の出力側のノ
ードＮＤＭ２も安定なハイレベルに保持されて、シフト
レジスタとして安定に動作する。また、スレイブラッチ
ＳＬＶにはインバータＩＮＶ３を介したハイレベルのデ
ータが入力され、トランスファーゲートＮＴＳ１を通過
するが、このとき、トランスファーゲートＮＴＳ１のし
きい値電圧ＶthN や基板効果などの影響を受け、トラン
スファーゲートＮＴＳ１の出力端子側のノードＮＤＳ１
におけるレベルは約１Ｖあるいはそれ以下となり、この
レベルがインバータＩＶＳ１の入力端子に印加される。
は、マスタラッチＭＳＴのトランスファーゲートＮＴＭ
２はオン状態とならないが、トランスファーゲートＮＴ
Ｍ１を通過するローレベルは、トランスファーゲートＮ
ＴＭ１のしきい値電圧ＶthN や基板効果などによる所定
のレベル降下作用を受けずに安定に保持され、ノードＮ
ＤＭ１に現れるため、インバータＩＶＭ１の出力側のノ
ードＮＤＭ２も安定なハイレベルに保持されて、シフト
レジスタとして安定に動作する。また、スレイブラッチ
ＳＬＶにはインバータＩＮＶ３を介したハイレベルのデ
ータが入力され、トランスファーゲートＮＴＳ１を通過
するが、このとき、トランスファーゲートＮＴＳ１のし
きい値電圧ＶthN や基板効果などの影響を受け、トラン
スファーゲートＮＴＳ１の出力端子側のノードＮＤＳ１
におけるレベルは約１Ｖあるいはそれ以下となり、この
レベルがインバータＩＶＳ１の入力端子に印加される。
【００６６】しかし、このとき、トランスファーゲート
ＮＴＳ２，ＮＴＳ３はオン状態であるため、ノードＮＤ
Ｓ２は、強制的に接地レベルに引き込まれ、徐々に安定
した０Ｖのローレベルとなる。この安定したローレベル
がインバータＩＶＳ２の入力端子に印加されるようにな
り、インバータＩＶＳ２の出力側、すなわちノードＮＤ
Ｓ１は安定なほぼ０Ｖのローレベルに保持されるように
なる。すなわち、トランスファーゲートＮＴＳ１のしき
い値電圧ＶthP や基板効果などにより約１Ｖまで降下し
たデータレベルが補償され、ノードＮＤＳ１およびノー
ドＮＤＭ２がそれぞれ、ハイレベルおよびローレベルに
安定に保持される。
ＮＴＳ２，ＮＴＳ３はオン状態であるため、ノードＮＤ
Ｓ２は、強制的に接地レベルに引き込まれ、徐々に安定
した０Ｖのローレベルとなる。この安定したローレベル
がインバータＩＶＳ２の入力端子に印加されるようにな
り、インバータＩＶＳ２の出力側、すなわちノードＮＤ
Ｓ１は安定なほぼ０Ｖのローレベルに保持されるように
なる。すなわち、トランスファーゲートＮＴＳ１のしき
い値電圧ＶthP や基板効果などにより約１Ｖまで降下し
たデータレベルが補償され、ノードＮＤＳ１およびノー
ドＮＤＭ２がそれぞれ、ハイレベルおよびローレベルに
安定に保持される。
【００６７】以上のように、図３の回路は、電源電圧Ｖ
DD２Ｖ下で、第２のクロック信号ＣＬＫ２１および第１
のクロック信号ＣＬＫ１により順次データをシフトする
シフトレジスタとして安定に動作する。また、本シフト
レジスタは、通常の電源電圧レベルである５Ｖ下では、
なんら問題なく安定に動作する。
DD２Ｖ下で、第２のクロック信号ＣＬＫ２１および第１
のクロック信号ＣＬＫ１により順次データをシフトする
シフトレジスタとして安定に動作する。また、本シフト
レジスタは、通常の電源電圧レベルである５Ｖ下では、
なんら問題なく安定に動作する。
【００６８】本第３の実施形態によれば、上述した第１
の実施形態の効果と同様の効果を得ることができる。
の実施形態の効果と同様の効果を得ることができる。
【００６９】第４実施形態 図４は、本発明に係るシフトレジスタの第４の実施形態
を示す回路図である。本第４の実施形態が上記第３の実
施形態と異なる点は、スレイブラッチＳＬＶにおいて、
トランスファーゲートＮＴＳ３の入力端子をトランスフ
ァーゲートＮＴＳ２を介して接地する代わりに、インバ
ータＩＶＳ４の出力端子に接続し、インバータＩＶＳ４
の入力端子をマスタラッチＭＳＴのインバータＩＶＭ３
の出力端子に接続したことにある。
を示す回路図である。本第４の実施形態が上記第３の実
施形態と異なる点は、スレイブラッチＳＬＶにおいて、
トランスファーゲートＮＴＳ３の入力端子をトランスフ
ァーゲートＮＴＳ２を介して接地する代わりに、インバ
ータＩＶＳ４の出力端子に接続し、インバータＩＶＳ４
の入力端子をマスタラッチＭＳＴのインバータＩＶＭ３
の出力端子に接続したことにある。
【００７０】この回路においても、上述した図３の回路
と同様の作用効果を得ることができるとともに、マスタ
ラッチＭＳＴにおいてラッチしたデータをインバータＩ
ＶＳ４の出力端子から出力することができる。
と同様の作用効果を得ることができるとともに、マスタ
ラッチＭＳＴにおいてラッチしたデータをインバータＩ
ＶＳ４の出力端子から出力することができる。
【００７１】第５実施形態 図５は、本発明に係るシフトレジスタの第５の実施形態
を示す回路図である。本第５の実施形態が上記第１の実
施形態と異なる点は、マスタラッチＭＳＴにおいて、コ
ントロール信号ＣＮＴ１で制御されるアンドゲートＡＮ
ＤＭ１０，ＡＮＤ１０Ｍｎ、およびＡＮＤＴ１を設ける
代わりに、第１のクロック信号ＣＬＫ１を直接トランス
ファーゲートＮＴＭ１，ＮＴＭ３、ＮＴＭ１ｎ，ＮＴＭ
３ｎのゲート端子に、スキャンクロック信号SCANCLK を
直接トランスファーゲートＮＴＭ１ｓ，ＮＴＭ３ｓのゲ
ート端子に入力させるとともに、データ入力端子ＤＩＮ
１，ＤＩＮｎ，ＳＩＮとノードＮＤＭ１との間、並びに
接地ラインとノードＮＤＭ２との間にそれぞれ、Ｎチャ
ネルＭＯＳトランジスタからなるトランスファーゲート
ＮＴＭ４とＮＴＭ５、ＮＴＭ４ｎとＮＴＭ５ｎ、ＮＴＭ
４ｓとＮＴＭ５ｓをさらに直列に設け、トランスファー
ゲートＮＴＭ４とＮＴＭ５のゲート端子をコントロール
信号ＣＮＴ１の入力ラインに接続し、トランスファーゲ
ートＮＴＭ４ｎとＮＴＭ５ｎのゲート端子をコントロー
ル信号ＣＮＴ１ｎの入力ラインに接続し、トランスファ
ーゲートＮＴＭ４ｓとＮＴＭ５ｓのゲート端子をコント
ロール信号ＣＮＴ１ｔの入力ラインに接続したことにあ
る。その他の構成は第１の実施形態と同様である。
を示す回路図である。本第５の実施形態が上記第１の実
施形態と異なる点は、マスタラッチＭＳＴにおいて、コ
ントロール信号ＣＮＴ１で制御されるアンドゲートＡＮ
ＤＭ１０，ＡＮＤ１０Ｍｎ、およびＡＮＤＴ１を設ける
代わりに、第１のクロック信号ＣＬＫ１を直接トランス
ファーゲートＮＴＭ１，ＮＴＭ３、ＮＴＭ１ｎ，ＮＴＭ
３ｎのゲート端子に、スキャンクロック信号SCANCLK を
直接トランスファーゲートＮＴＭ１ｓ，ＮＴＭ３ｓのゲ
ート端子に入力させるとともに、データ入力端子ＤＩＮ
１，ＤＩＮｎ，ＳＩＮとノードＮＤＭ１との間、並びに
接地ラインとノードＮＤＭ２との間にそれぞれ、Ｎチャ
ネルＭＯＳトランジスタからなるトランスファーゲート
ＮＴＭ４とＮＴＭ５、ＮＴＭ４ｎとＮＴＭ５ｎ、ＮＴＭ
４ｓとＮＴＭ５ｓをさらに直列に設け、トランスファー
ゲートＮＴＭ４とＮＴＭ５のゲート端子をコントロール
信号ＣＮＴ１の入力ラインに接続し、トランスファーゲ
ートＮＴＭ４ｎとＮＴＭ５ｎのゲート端子をコントロー
ル信号ＣＮＴ１ｎの入力ラインに接続し、トランスファ
ーゲートＮＴＭ４ｓとＮＴＭ５ｓのゲート端子をコント
ロール信号ＣＮＴ１ｔの入力ラインに接続したことにあ
る。その他の構成は第１の実施形態と同様である。
【００７２】このような構成においても、上述した第１
の実施形態と同様の効果を得ることができるとともに、
データのラッチ制御を任意に行える利点がある。
の実施形態と同様の効果を得ることができるとともに、
データのラッチ制御を任意に行える利点がある。
【００７３】第６実施形態 図６は、本発明に係るシフトレジスタの第６の実施形態
を示す回路図である。本第６の実施形態が上記第２の実
施形態と異なる点は、マスタラッチＭＳＴにおいて、コ
ントロール信号ＣＮＴ１で制御されるアンドゲートＡＮ
ＤＭ１０，ＡＮＤ１０Ｍ、およびＡＮＤＴ１を設ける代
わりに、第１のクロック信号ＣＬＫ１を直接トランスフ
ァーゲートＮＴＭ１，ＮＴＭ３、ＮＴＭ１ｎ，ＮＴＭ３
ｎのゲート端子に、スキャンクロック信号SCANCLK を直
接トランスファーゲートＮＴＭ１ｓ，ＮＴＭ３ｓのゲー
ト端子に入力させるとともに、データ入力端子ＤＩＮ
１，ＤＩＮｎ，ＳＩＮとノードＮＤＭ１との間、並びに
接地ラインとノードＮＤＭ２との間にそれぞれ、Ｎチャ
ネルＭＯＳトランジスタからなるトランスファーゲート
ＮＴＭ４とＮＴＭ５、ＮＴＭ４ｎとＮＴＭ５ｎ、ＮＴＭ
４ｓとＮＴＭ５ｓをさらに直列に設け、トランスファー
ゲートＮＴＭ４とＮＴＭ５のゲート端子をコントロール
信号ＣＮＴ１の入力ラインに接続し、トランスファーゲ
ートＮＴＭ４ｎとＮＴＭ５ｎのゲート端子をコントロー
ル信号ＣＮＴ１ｎの入力ラインに接続し、トランスファ
ーゲートＮＴＭ４ｓとＮＴＭ５ｓのゲート端子をコント
ロール信号ＣＮＴ１ｔの入力ラインに接続したことにあ
る。その他の構成は第２の実施形態と同様である。
を示す回路図である。本第６の実施形態が上記第２の実
施形態と異なる点は、マスタラッチＭＳＴにおいて、コ
ントロール信号ＣＮＴ１で制御されるアンドゲートＡＮ
ＤＭ１０，ＡＮＤ１０Ｍ、およびＡＮＤＴ１を設ける代
わりに、第１のクロック信号ＣＬＫ１を直接トランスフ
ァーゲートＮＴＭ１，ＮＴＭ３、ＮＴＭ１ｎ，ＮＴＭ３
ｎのゲート端子に、スキャンクロック信号SCANCLK を直
接トランスファーゲートＮＴＭ１ｓ，ＮＴＭ３ｓのゲー
ト端子に入力させるとともに、データ入力端子ＤＩＮ
１，ＤＩＮｎ，ＳＩＮとノードＮＤＭ１との間、並びに
接地ラインとノードＮＤＭ２との間にそれぞれ、Ｎチャ
ネルＭＯＳトランジスタからなるトランスファーゲート
ＮＴＭ４とＮＴＭ５、ＮＴＭ４ｎとＮＴＭ５ｎ、ＮＴＭ
４ｓとＮＴＭ５ｓをさらに直列に設け、トランスファー
ゲートＮＴＭ４とＮＴＭ５のゲート端子をコントロール
信号ＣＮＴ１の入力ラインに接続し、トランスファーゲ
ートＮＴＭ４ｎとＮＴＭ５ｎのゲート端子をコントロー
ル信号ＣＮＴ１ｎの入力ラインに接続し、トランスファ
ーゲートＮＴＭ４ｓとＮＴＭ５ｓのゲート端子をコント
ロール信号ＣＮＴ１ｔの入力ラインに接続したことにあ
る。その他の構成は第２の実施形態と同様である。
【００７４】このような構成においても、上述した第２
の実施形態と同様の効果を得ることができるとともに、
データのラッチ制御を任意に行える利点がある。
の実施形態と同様の効果を得ることができるとともに、
データのラッチ制御を任意に行える利点がある。
【００７５】第７実施形態 図７は、本発明に係るシフトレジスタの第７の実施形態
を示す回路図である。本第７の実施形態が上記第３の実
施形態と異なる点は、マスタラッチＭＳＴにおいて、コ
ントロール信号ＣＮＴ１で制御されるナンドゲートＮＡ
ＮＤ１０，ＮＡＮＤ１０Ｍ、およびナンドゲートＮＡＮ
ＤＴ１を設ける代わりに、第２のクロック信号ＣＬＫ２
１をインバータＩＶＭ１０で生成してトランスファーゲ
ートＮＴＭ１，ＮＴＭ３、ＮＴＭ１ｎ，ＮＴＭ３ｎのゲ
ート端子に、スキャンクロック信号SCANCLK をトランス
ファーゲートＮＴＭ１ｓ，ＮＴＭ３ｓのゲート端子に入
力させるとともに、データ入力端子ＤＩＮ１，ＤＩＮ
ｎ，ＳＩＮとノードＮＤＭ１との間、並びに接地ライン
とノードＮＤＭ２との間にそれぞれ、ＮチャネルＭＯＳ
トランジスタからなるトランスファーゲートＮＴＭ４と
ＮＴＭ５、ＮＴＭ４ｎとＮＴＭ５ｎ、ＮＴＭ４ｓとＮＴ
Ｍ５ｓをさらに直列に設け、トランスファーゲートＮＴ
Ｍ４とＮＴＭ５のゲート端子をコントロール信号ＣＮＴ
１の入力ラインに接続し、トランスファーゲートＮＴＭ
４ｎとＮＴＭ５ｎのゲート端子をコントロール信号ＣＮ
Ｔ１ｎの入力ラインに接続し、トランスファーゲートＮ
ＴＭ４ｓとＮＴＭ５ｓのゲート端子をコントロール信号
ＣＮＴ１ｔの入力ラインに接続したことにある。その他
の構成は第３の実施形態と同様である。
を示す回路図である。本第７の実施形態が上記第３の実
施形態と異なる点は、マスタラッチＭＳＴにおいて、コ
ントロール信号ＣＮＴ１で制御されるナンドゲートＮＡ
ＮＤ１０，ＮＡＮＤ１０Ｍ、およびナンドゲートＮＡＮ
ＤＴ１を設ける代わりに、第２のクロック信号ＣＬＫ２
１をインバータＩＶＭ１０で生成してトランスファーゲ
ートＮＴＭ１，ＮＴＭ３、ＮＴＭ１ｎ，ＮＴＭ３ｎのゲ
ート端子に、スキャンクロック信号SCANCLK をトランス
ファーゲートＮＴＭ１ｓ，ＮＴＭ３ｓのゲート端子に入
力させるとともに、データ入力端子ＤＩＮ１，ＤＩＮ
ｎ，ＳＩＮとノードＮＤＭ１との間、並びに接地ライン
とノードＮＤＭ２との間にそれぞれ、ＮチャネルＭＯＳ
トランジスタからなるトランスファーゲートＮＴＭ４と
ＮＴＭ５、ＮＴＭ４ｎとＮＴＭ５ｎ、ＮＴＭ４ｓとＮＴ
Ｍ５ｓをさらに直列に設け、トランスファーゲートＮＴ
Ｍ４とＮＴＭ５のゲート端子をコントロール信号ＣＮＴ
１の入力ラインに接続し、トランスファーゲートＮＴＭ
４ｎとＮＴＭ５ｎのゲート端子をコントロール信号ＣＮ
Ｔ１ｎの入力ラインに接続し、トランスファーゲートＮ
ＴＭ４ｓとＮＴＭ５ｓのゲート端子をコントロール信号
ＣＮＴ１ｔの入力ラインに接続したことにある。その他
の構成は第３の実施形態と同様である。
【００７６】このような構成においても、上述した第３
の実施形態と同様の効果を得ることができるとともに、
データのラッチ制御を任意に行える利点がある。
の実施形態と同様の効果を得ることができるとともに、
データのラッチ制御を任意に行える利点がある。
【００７７】第８実施形態 図８は、本発明に係るシフトレジスタの第８の実施形態
を示す回路図である。本第８の実施形態が上記第４の実
施形態と異なる点は、マスタラッチＭＳＴにおいて、コ
ントロール信号ＣＮＴ１で制御されるナンドゲートＮＡ
ＮＤＭ１０，ＮＡＮＤＭ１０ｎ、およびナンドゲートＮ
ＡＮＤＴ１を設ける代わりに、第２のクロック信号ＣＬ
Ｋ２１をインバータＩＶＭ１０で生成してトランスファ
ーゲートＮＴＭ１，ＮＴＭ３、ＮＴＭ１ｎ，ＮＴＭ３ｎ
のゲート端子に、スキャンクロック信号SCANCLK をトラ
ンスファーゲートＮＴＭ１ｓ，ＮＴＭ３ｓのゲート端子
に入力させるとともに、データ入力端子ＤＩＮ１，ＤＩ
Ｎｎ，ＳＩＮとノードＮＤＭ１との間、並びに接地ライ
ンとノードＮＤＭ２との間にそれぞれ、ＮチャネルＭＯ
ＳトランジスタからなるトランスファーゲートＮＴＭ４
とＮＴＭ５、ＮＴＭ４ｎとＮＴＭ５ｎ、ＮＴＭ４ｓとＮ
ＴＭ５ｓをさらに直列に設け、トランスファーゲートＮ
ＴＭ４とＮＴＭ５のゲート端子をコントロール信号ＣＮ
Ｔ１の入力ラインに接続し、トランスファーゲートＮＴ
Ｍ４ｎとＮＴＭ５ｎのゲート端子をコントロール信号Ｃ
ＮＴ１ｎの入力ラインに接続し、トランスファーゲート
ＮＴＭ４ｓとＮＴＭ５ｓのゲート端子をコントロール信
号ＣＮＴ１ｔの入力ラインに接続したことにある。その
他の構成は第４の実施形態と同様である。
を示す回路図である。本第８の実施形態が上記第４の実
施形態と異なる点は、マスタラッチＭＳＴにおいて、コ
ントロール信号ＣＮＴ１で制御されるナンドゲートＮＡ
ＮＤＭ１０，ＮＡＮＤＭ１０ｎ、およびナンドゲートＮ
ＡＮＤＴ１を設ける代わりに、第２のクロック信号ＣＬ
Ｋ２１をインバータＩＶＭ１０で生成してトランスファ
ーゲートＮＴＭ１，ＮＴＭ３、ＮＴＭ１ｎ，ＮＴＭ３ｎ
のゲート端子に、スキャンクロック信号SCANCLK をトラ
ンスファーゲートＮＴＭ１ｓ，ＮＴＭ３ｓのゲート端子
に入力させるとともに、データ入力端子ＤＩＮ１，ＤＩ
Ｎｎ，ＳＩＮとノードＮＤＭ１との間、並びに接地ライ
ンとノードＮＤＭ２との間にそれぞれ、ＮチャネルＭＯ
ＳトランジスタからなるトランスファーゲートＮＴＭ４
とＮＴＭ５、ＮＴＭ４ｎとＮＴＭ５ｎ、ＮＴＭ４ｓとＮ
ＴＭ５ｓをさらに直列に設け、トランスファーゲートＮ
ＴＭ４とＮＴＭ５のゲート端子をコントロール信号ＣＮ
Ｔ１の入力ラインに接続し、トランスファーゲートＮＴ
Ｍ４ｎとＮＴＭ５ｎのゲート端子をコントロール信号Ｃ
ＮＴ１ｎの入力ラインに接続し、トランスファーゲート
ＮＴＭ４ｓとＮＴＭ５ｓのゲート端子をコントロール信
号ＣＮＴ１ｔの入力ラインに接続したことにある。その
他の構成は第４の実施形態と同様である。
【００７８】このような構成においても、上述した第４
の実施形態と同様の効果を得ることができるとともに、
データのラッチ制御を任意に行える利点がある。
の実施形態と同様の効果を得ることができるとともに、
データのラッチ制御を任意に行える利点がある。
【００７９】第９実施形態 図９は、本発明に係るシフトレジスタの第９の実施形態
を示す回路図である。本第９の実施形態が上記第１の実
施形態と異なる点は、スレイブラッチＳＬＶにおいて、
第１のクロック信号ＣＬＫ１をトランスファーゲートＰ
ＴＳ１，ＰＴＳ３のゲート端子に入力させる代わりに、
トランスファーゲートＰＴＳ２のゲートに入力させ、ト
ランスファーゲートＰＴＳ１のゲート端子をマスタラッ
チＭＳＴのノードＮＤＭ１に接続するとともに、トラン
スファーゲートＰＴＳ３のゲートをマスタラッチＭＳＴ
のノードＮＤＭ２に接続したことにある。その他の構成
は第１の実施形態と同様である。
を示す回路図である。本第９の実施形態が上記第１の実
施形態と異なる点は、スレイブラッチＳＬＶにおいて、
第１のクロック信号ＣＬＫ１をトランスファーゲートＰ
ＴＳ１，ＰＴＳ３のゲート端子に入力させる代わりに、
トランスファーゲートＰＴＳ２のゲートに入力させ、ト
ランスファーゲートＰＴＳ１のゲート端子をマスタラッ
チＭＳＴのノードＮＤＭ１に接続するとともに、トラン
スファーゲートＰＴＳ３のゲートをマスタラッチＭＳＴ
のノードＮＤＭ２に接続したことにある。その他の構成
は第１の実施形態と同様である。
【００８０】このような構成においても、上述した第１
の実施形態と同様の効果を得ることができる。
の実施形態と同様の効果を得ることができる。
【００８１】第１０実施形態 図１０は、本発明に係るシフトレジスタの第１０の実施
形態を示す回路図である。本第１０の実施形態が上記第
３の実施形態と異なる点は、スレイブラッチＳＬＶにお
いて、第１のクロック信号ＣＬＫ１をトランスファーゲ
ートＮＴＳ１，ＮＴＳ３のゲート端子に入力させる代わ
りに、トランスファーゲートＮＴＳ２のゲートに入力さ
せ、トランスファーゲートＮＴＳ１のゲート端子をマス
タラッチＭＳＴのノードＮＤＭ１に接続するとともに、
トランスファーゲートＮＴＳ３のゲートをマスタラッチ
ＭＳＴのノードＮＤＭ２に接続したことにある。その他
の構成は第３の実施形態と同様である。
形態を示す回路図である。本第１０の実施形態が上記第
３の実施形態と異なる点は、スレイブラッチＳＬＶにお
いて、第１のクロック信号ＣＬＫ１をトランスファーゲ
ートＮＴＳ１，ＮＴＳ３のゲート端子に入力させる代わ
りに、トランスファーゲートＮＴＳ２のゲートに入力さ
せ、トランスファーゲートＮＴＳ１のゲート端子をマス
タラッチＭＳＴのノードＮＤＭ１に接続するとともに、
トランスファーゲートＮＴＳ３のゲートをマスタラッチ
ＭＳＴのノードＮＤＭ２に接続したことにある。その他
の構成は第３の実施形態と同様である。
【００８２】このような構成においても、上述した第３
の実施形態と同様の効果を得ることができる。
の実施形態と同様の効果を得ることができる。
【００８３】第１１実施形態 図１１は、本発明に係るシフトレジスタの第１１の実施
形態を示す回路図である。本第１１の実施形態が上記第
９の実施形態と異なる点は、マスタラッチＭＳＴおよび
スレイブラッチＳＬＶともに同相のクロック信号ＣＬＫ
を供給し、マスタラッチＭＳＴにおいて、クロック信号
ＣＬＫをトランスファーゲートＮＴＭ１，ＮＴＭ３のゲ
ート端子に入力させる代わりに、トランスファーゲート
ＮＴＭ２のゲートに入力させ、トランスファーゲートＮ
ＴＭ１をトランスファーゲートＮＴＭ２とノードＮＤＭ
１との間に接続するとともに、トランスファーゲートＮ
ＴＭ３をトランスファーゲートＮＴＭ２とノードＮＤＭ
２との間に接続し、さらにトランスファーゲートＮＴＭ
１のゲート端子をインバータＩＶＭ３を介して入力端子
ＳＤＩＮ１に接続し、トランスファーゲートＮＴＭ３の
ゲート端子を入力端子ＤＩＮ１に接続したことにある。
また、ｎ段目のマスタラッチおよびスキャン用のマスタ
ラッチも同様に構成さされる。その他の構成は第９の実
施形態と同様である。
形態を示す回路図である。本第１１の実施形態が上記第
９の実施形態と異なる点は、マスタラッチＭＳＴおよび
スレイブラッチＳＬＶともに同相のクロック信号ＣＬＫ
を供給し、マスタラッチＭＳＴにおいて、クロック信号
ＣＬＫをトランスファーゲートＮＴＭ１，ＮＴＭ３のゲ
ート端子に入力させる代わりに、トランスファーゲート
ＮＴＭ２のゲートに入力させ、トランスファーゲートＮ
ＴＭ１をトランスファーゲートＮＴＭ２とノードＮＤＭ
１との間に接続するとともに、トランスファーゲートＮ
ＴＭ３をトランスファーゲートＮＴＭ２とノードＮＤＭ
２との間に接続し、さらにトランスファーゲートＮＴＭ
１のゲート端子をインバータＩＶＭ３を介して入力端子
ＳＤＩＮ１に接続し、トランスファーゲートＮＴＭ３の
ゲート端子を入力端子ＤＩＮ１に接続したことにある。
また、ｎ段目のマスタラッチおよびスキャン用のマスタ
ラッチも同様に構成さされる。その他の構成は第９の実
施形態と同様である。
【００８４】このような構成においても、上述した第１
の実施形態と同様の効果を得ることができる。
の実施形態と同様の効果を得ることができる。
【００８５】第１２実施形態 図１２は、本発明に係るシフトレジスタの第１２の実施
形態を示す回路図である。本第１２の実施形態が上記第
１１の実施形態と異なる点は、マスタラッチＭＳＴにお
いて供給するクロック信号をスレイブラッチＳＬＶに供
給するクロック信号ＣＬＫをインバータＩＮＭ１０で反
転させて各トランスファーゲートＮＴＭ２，ＮＴＭ２ｎ
のゲート端子に供給するようにし、かつスレイブラッチ
ＳＬＶにおいてトランスファーゲートをＰＭＯＳトラン
ジスタで構成する代わりにＮＭＯＳトランジスタにより
構成し、トランスファーゲートＮＴＳ２を接地ラインに
接続したことにある。その他の構成は第１１の実施形態
と同様である。
形態を示す回路図である。本第１２の実施形態が上記第
１１の実施形態と異なる点は、マスタラッチＭＳＴにお
いて供給するクロック信号をスレイブラッチＳＬＶに供
給するクロック信号ＣＬＫをインバータＩＮＭ１０で反
転させて各トランスファーゲートＮＴＭ２，ＮＴＭ２ｎ
のゲート端子に供給するようにし、かつスレイブラッチ
ＳＬＶにおいてトランスファーゲートをＰＭＯＳトラン
ジスタで構成する代わりにＮＭＯＳトランジスタにより
構成し、トランスファーゲートＮＴＳ２を接地ラインに
接続したことにある。その他の構成は第１１の実施形態
と同様である。
【００８６】このような構成においても、上述した第１
の実施形態と同様の効果を得ることができる。
の実施形態と同様の効果を得ることができる。
【００８７】第１３実施形態 図１３は、本発明に係るシフトレジスタの第１３の実施
形態を示す回路図である。本第１３の実施形態が上記第
１１の実施形態と異なる点は、マスタラッチＭＳＴにお
いて、トランスファーゲートをＮＭＯＳトランジスタで
構成する代わりにＰＭＯＳトランジスタにより構成し、
トランスファーゲートＰＴＭ２を電源電圧ＶDDの供給ラ
インすると共に、マスタラッチＭＴＳにおいて供給する
クロック信号をスレイブラッチＳＬＶに供給するクロッ
ク信号をインバータＩＶＭ１０で反転させて各トランス
ファーゲートＰＴＭ２，ＰＴＭ２ｎのゲート端子に供給
するようにしたことにある。その他の構成は第１２の実
施形態と同様である。
形態を示す回路図である。本第１３の実施形態が上記第
１１の実施形態と異なる点は、マスタラッチＭＳＴにお
いて、トランスファーゲートをＮＭＯＳトランジスタで
構成する代わりにＰＭＯＳトランジスタにより構成し、
トランスファーゲートＰＴＭ２を電源電圧ＶDDの供給ラ
インすると共に、マスタラッチＭＴＳにおいて供給する
クロック信号をスレイブラッチＳＬＶに供給するクロッ
ク信号をインバータＩＶＭ１０で反転させて各トランス
ファーゲートＰＴＭ２，ＰＴＭ２ｎのゲート端子に供給
するようにしたことにある。その他の構成は第１２の実
施形態と同様である。
【００８８】このような構成においても、上述した第１
の実施形態と同様の効果を得ることができる。
の実施形態と同様の効果を得ることができる。
【００８９】
【発明の効果】以上説明したように、本発明によれば、
レイアウト面積の増大や回路の複雑化を招くことなく、
通常の電源電圧下のみならず、低電源電圧下においても
安定に動作可能で、しかも低電力化を図れるシフトレジ
スタを実現できる。
レイアウト面積の増大や回路の複雑化を招くことなく、
通常の電源電圧下のみならず、低電源電圧下においても
安定に動作可能で、しかも低電力化を図れるシフトレジ
スタを実現できる。
【図１】本発明に係るシフトレジスタの第１の実施形態
を示す回路図である。
を示す回路図である。
【図２】本発明に係るシフトレジスタの第２の実施形態
を示す回路図である。
を示す回路図である。
【図３】本発明に係るシフトレジスタの第３の実施形態
を示す回路図である。
を示す回路図である。
【図４】本発明に係るシフトレジスタの第４の実施形態
を示す回路図である。
を示す回路図である。
【図５】本発明に係るシフトレジスタの第５の実施形態
を示す回路図である。
を示す回路図である。
【図６】本発明に係るシフトレジスタの第６の実施形態
を示す回路図である。
を示す回路図である。
【図７】本発明に係るシフトレジスタの第７の実施形態
を示す回路図である。
を示す回路図である。
【図８】本発明に係るシフトレジスタの第８の実施形態
を示す回路図である。
を示す回路図である。
【図９】本発明に係るシフトレジスタの第９の実施形態
を示す回路図である。
を示す回路図である。
【図１０】本発明に係るシフトレジスタの第１０の実施
形態を示す回路図である。
形態を示す回路図である。
【図１１】本発明に係るシフトレジスタの第１１の実施
形態を示す回路図である。
形態を示す回路図である。
【図１２】本発明に係るシフトレジスタの第１２の実施
形態を示す回路図である。
形態を示す回路図である。
【図１３】本発明に係るシフトレジスタの第１３の実施
形態を示す回路図である。
形態を示す回路図である。
【図１４】従来のシフトレジスタの一構成例を示す回路
図である。
図である。
【図１５】従来のシフトレジスタの他の構成例を示す回
路図である。
路図である。
ＭＳＴ…マスタラッチ ＳＬＶ…スレイブラッチ ＮＴＭ１，ＮＴＭ１ｎ，ＮＴＭ１ｓ…トランスファーゲ
ート ＰＴＭ１，ＰＴＭ１ｎ，ＰＴＭ１ｓ…トランスファーゲ
ート ＮＴＭ２，ＮＴＭ２ｎ，ＮＴＭ２ｓ…トランスファーゲ
ート ＰＴＭ２，ＰＴＭ２ｎ，ＰＴＭ２ｓ…トランスファーゲ
ート ＮＴＭ３，ＮＴＭ３ｎ，ＮＴＭ３ｓ…トランスファーゲ
ート ＰＴＭ３，ＰＴＭ３ｎ，ＰＴＭ３ｓ…トランスファーゲ
ート ＮＴＭ４，ＮＴＭ４ｎ，ＮＴＭ４ｓ…トランスファーゲ
ート ＮＴＭ５，ＮＴＭ５ｎ，ＮＴＭ５ｓ…トランスファーゲ
ート ＮＴＳ１，ＮＴＳ２，ＮＴＳ３…トランスファーゲート ＰＴＳ１，ＰＴＳ２，ＰＴＳ３…トランスファーゲート ＩＶＭ１，ＩＶＭ２，ＩＶＭ３，ＩＶＭ１０，ＩＶＳ
１，ＩＶＳ２，ＩＶＳ３，ＩＶＳ４，ＩＶＳ１０…イン
バータ ＡＮＤＭ１０，ＡＮＤＭ１０ｎ，ＡＮＤＴ１…アンドゲ
ート ＮＡＮＤＭ１０，ＮＡＮＤＭ１０ｎ…ナンドゲート ＤＩＮ１〜ＤＩＮ４，ＤＩＮｎ，ＳＩＮ…データ入力端
子 ＤＯＵＴ…データ出力端子 ＣＬＫ…クロック信号 ＣＬＫ１…第１のクロック信号 ＣＬＫ２１…第２のクロック信号 SCANCLK …スキャンクロック信号 ＣＮＴ１，ＣＴＬ１ｎ，ＣＴＬ１ｔ…コントロール信号
ート ＰＴＭ１，ＰＴＭ１ｎ，ＰＴＭ１ｓ…トランスファーゲ
ート ＮＴＭ２，ＮＴＭ２ｎ，ＮＴＭ２ｓ…トランスファーゲ
ート ＰＴＭ２，ＰＴＭ２ｎ，ＰＴＭ２ｓ…トランスファーゲ
ート ＮＴＭ３，ＮＴＭ３ｎ，ＮＴＭ３ｓ…トランスファーゲ
ート ＰＴＭ３，ＰＴＭ３ｎ，ＰＴＭ３ｓ…トランスファーゲ
ート ＮＴＭ４，ＮＴＭ４ｎ，ＮＴＭ４ｓ…トランスファーゲ
ート ＮＴＭ５，ＮＴＭ５ｎ，ＮＴＭ５ｓ…トランスファーゲ
ート ＮＴＳ１，ＮＴＳ２，ＮＴＳ３…トランスファーゲート ＰＴＳ１，ＰＴＳ２，ＰＴＳ３…トランスファーゲート ＩＶＭ１，ＩＶＭ２，ＩＶＭ３，ＩＶＭ１０，ＩＶＳ
１，ＩＶＳ２，ＩＶＳ３，ＩＶＳ４，ＩＶＳ１０…イン
バータ ＡＮＤＭ１０，ＡＮＤＭ１０ｎ，ＡＮＤＴ１…アンドゲ
ート ＮＡＮＤＭ１０，ＮＡＮＤＭ１０ｎ…ナンドゲート ＤＩＮ１〜ＤＩＮ４，ＤＩＮｎ，ＳＩＮ…データ入力端
子 ＤＯＵＴ…データ出力端子 ＣＬＫ…クロック信号 ＣＬＫ１…第１のクロック信号 ＣＬＫ２１…第２のクロック信号 SCANCLK …スキャンクロック信号 ＣＮＴ１，ＣＴＬ１ｎ，ＣＴＬ１ｔ…コントロール信号
Claims (11)
- 【請求項１】 入力される第１のクロック信号を受けて
第２のクロック信号を生成するゲート回路と、 互いに逆向きに接続された第１および第２のインバータ
と、 ゲート端子に印加される上記第２のクロック信号に応じ
て入力端子と上記第１のインバータの入力とを導通させ
る第１のトランスファーゲートと、 ゲート端子に印加される信号に応じて接地と上記第２の
インバータの入力とを導通させる直列に接続された第２
および第３のトランスファーゲートと、 互いに逆向きに接続された第３および第４のインバータ
と、 ゲート端子に印加される第１のクロック信号に応じて第
１のノードと上記第３のインバータの入力とを導通させ
る第４のトランスファーゲートと、 ゲート端子に印加される第１のクロック信号に応じて第
２のノードと上記第４のインバータの入力とを導通させ
る第５のトランスファーゲートと、 を有し、上記第２および第３のトランスファーゲートの
ゲート端子のうち、何れか一方のゲート端子は上記入力
端子または上記第１のインバータの入力に接続され、他
方のゲート端子は上記第１のトランスファーゲートのゲ
ート端子に接続され、上記第１のノードには上記第１ま
たは第２のインバータの出力と同じ論理の第１の信号が
印加され、上記第２のノードには上記第１の信号と論理
が逆の第２の信号が印加されるシフトレジスタ。 - 【請求項２】 第２のクロック信号が入力する第１およ
び第２または第３のトランスファーゲートと第１のクロ
ック信号が入力する第４および第５のトランスファーゲ
ートとは相補的に導通状態と非導通状態に保持される請
求項１記載のシフトレジスタ。 - 【請求項３】 入力される第１のクロック信号を受けて
第２のクロック信号を生成するゲート回路と、 互いに逆向きに接続された第１および第２のインバータ
と、 ゲート端子に印加される上記第２のクロック信号に応じ
て入力端子と上記第１のインバータの入力とを導通させ
る第１のトランスファーゲートと、 ゲート端子に印加される信号に応じて接地と上記第２の
インバータの入力とを導通させる直列に接続された第２
および第３のトランスファーゲートと、 互いに逆向きに接続された第３および第４のインバータ
と、 入力が上記第２のインバータの出力に接続された第５の
インバータと、 ゲート端子に印加される上記第１のクロック信号に応じ
て上記第５のインバータの出力と上記第３のインバータ
の入力とを導通させる第４のトランスファーゲートと、 ゲート端子に印加される信号に応じて電源と上記第４の
インバータの入力とを導通させる第５および第６のトラ
ンスファーゲートと、 を有し、上記第２および第３のトランスファーゲートの
ゲート端子のうち、何れか一方のゲート端子は上記入力
端子または上記第１のインバータの入力に接続され、他
方のゲート端子は上記第１のトランスファーゲートのゲ
ート端子に接続され、上記第５および第６のトランスフ
ァーゲートのゲート端子のうち、何れか一方のゲート端
子は上記第５のインバータの出力に接続され、他方のゲ
ート端子は上記第４のトランスファーゲートのゲート端
子に接続されているシフトレジスタ。 - 【請求項４】 入力される第１のクロック信号を受けて
第２のクロック信号を生成するゲート回路と、 互いに逆向きに接続された第１および第２のインバータ
と、 ゲート端子に印加される上記第２のクロック信号に応じ
て入力端子と上記第１のインバータの入力とを導通させ
る第１のトランスファーゲートと、 ゲート端子に印加される信号に応じて接地と上記第２の
インバータの入力とを導通させる直列に接続された第２
および第３のトランスファーゲートと、 互いに逆向きに接続された第３および第４のインバータ
と、 入力が上記第２のインバータの出力に対して直列に接続
された第５および第６のインバータと、 ゲート端子に印加される上記第１のクロック信号に応じ
て上記第５のインバータの出力と上記第３のインバータ
の入力とを導通させる第４のトランスファーゲートと、 ゲート端子に印加される上記第１のクロック信号に応じ
て上記第６のインバータの出力と上記第４のインバータ
の入力とを導通させる第５のトランスファーゲートと、 を有し、上記第２および第３のトランスファーゲートの
ゲート端子のうち、何れか一方のゲート端子は上記入力
端子または上記第１のインバータの入力に接続され、他
方のゲート端子は上記第１のトランスファーゲートのゲ
ート端子に接続されているシフトレジスタ。 - 【請求項５】 互いに逆向きに接続された第１および第
２のインバータと、 ゲート端子に印加される信号に応じて入力端子と上記第
１のインバータの入力とを導通させる第１および第２の
トランスファーゲートと、 ゲート端子に印加される信号に応じて接地と上記第２の
インバータの入力とを導通させる直列に接続された第
３、第４および第５のトランスファーゲートと、 互いに逆向きに接続された第３および第４のインバータ
と、 入力が上記第２のインバータの出力に接続された第５の
インバータと、 ゲート端子に印加されるクロック信号に応じて上記第５
のインバータの出力と上記第３のインバータの入力とを
導通させる第６のトランスファーゲートと、 ゲート端子に印加される信号に応じて電源と上記第４の
インバータの入力とを導通させる第７および第８のトラ
ンスファーゲートと、 を有し、上記第１および第２のトランスファーゲートの
ゲート端子のうち、何れか一方のゲート端子、並びに上
記第３、第４および第５のトランスファーゲートのゲー
ト端子のうちいずれか一のゲート端子にクロック信号が
入力され、上記第１および第２のトランスファーゲート
のゲート端子のうちの他方のゲート端子、並びに上記第
３、第４および第５のトランスファーゲートのゲート端
子のうちの他の一のゲート端子に制御信号が入力され、
さらに他のゲート端子が上記入力端子に接続され、上記
第７および第８のトランスファーゲートのゲート端子の
うち、何れか一方のゲート端子は上記第５のインバータ
の出力に接続され、他方のゲート端子は上記第６のトラ
ンスファーゲートのゲート端子に接続されているシフト
レジスタ。 - 【請求項６】 互いに逆向きに接続された第１および第
２のインバータと、 ゲート端子に印加される信号に応じて入力端子と上記第
１のインバータの入力とを導通させる第１および第２の
トランスファーゲートと、 ゲート端子に印加される信号に応じて接地と上記第２の
インバータの入力とを導通させる直列に接続された第
３、第４および第５のトランスファーゲートと、 互いに逆向きに接続された第３および第４のインバータ
と、 入力が上記第２のインバータの出力に直列に接続された
第５および第６のインバータと、 ゲート端子に印加されるクロック信号に応じて上記第５
のインバータの出力と上記第３のインバータの入力とを
導通させる第６のトランスファーゲートと、 ゲート端子に印加されるクロック信号に応じて上記第６
のインバータの出力と上記第４のインバータの入力とを
導通させる第７のトランスファーゲートと、 を有し、上記第１および第２のトランスファーゲートの
ゲート端子のうち、何れか一方のゲート端子、並びに上
記第３、第４および第５のトランスファーゲートのゲー
ト端子のうちいずれか一のゲート端子にクロック信号が
入力され、上記第１および第２のトランスファーゲート
のゲート端子のうちの他方のゲート端子、並びに上記第
３、第４および第５のトランスファーゲートのゲート端
子のうちの他の一のゲート端子に制御信号が入力され、
さらに他のゲート端子が上記入力端子に接続されている
シフトレジスタ。 - 【請求項７】 入力される第１のクロック信号を受けて
第２のクロック信号を生成するゲート回路と、 互いに逆向きに接続された第１および第２のインバータ
と、 ゲート端子に印加される上記第２のクロック信号に応じ
て入力端子と上記第１のインバータの入力とを導通させ
る第１のトランスファーゲートと、 ゲート端子に印加される信号に応じて接地と上記第２の
インバータの入力とを導通させる直列に接続された第２
および第３のトランスファーゲートと、 互いに逆向きに接続された第３および第４のインバータ
と、 ゲート端子に印加される信号に応じて接地と上記第３の
インバータの入力とを導通させる第４および第５のトラ
ンスファーゲートと、 ゲート端子に印加される信号に応じて上記第４のトラン
スファーゲートと上記第５のトランスファーゲートとの
接続点と上記第４のインバータの入力とを導通させる第
６のトランスファーゲートと、 を有し、上記第２および第３のトランスファーゲートの
ゲート端子のうち、何れか一方のゲート端子は上記入力
端子または上記第１のインバータの入力に接続され、他
方のゲート端子は上記第１のトランスファーゲートのゲ
ート端子に接続され、上記第４のトランスファーゲート
のゲート端子には上記第１のクロック信号が入力され、
上記第５のトランスファーゲートのゲート端子は上記第
２のインバータの出力に接続され、上記第６のトランス
ファーゲートのゲート端子は上記第１のインバータの出
力に接続されているシフトレジスタ。 - 【請求項８】 第２のクロック信号が入力するトランス
ファーゲートと第１のクロック信号が入力するトランス
ファーゲートとは相補的に導通状態と非導通状態に保持
される請求項３、４、５、６または７記載のシフトレジ
スタ。 - 【請求項９】 互いに逆向きに接続された第１および第
２のインバータと、 ゲート端子に印加される信号に応じて第１のノードと上
記第１のインバータの入力とを導通させる第１のトラン
スファーゲートと、 ゲート端子に印加される信号に応じて第１のノードと上
記第２のインバータの入力とを導通させる第２のトラン
スファーゲートと、 ゲート端子に印加されるクロック信号に応じて接地と上
記第１のノードとを導通させる第３のトランスファーゲ
ートと、 互いに逆向きに接続された第３および第４のインバータ
と、 ゲート端子に印加される信号に応じて第２のノードと上
記第３のインバータの入力とを導通させる第４のトラン
スファーゲートと、 ゲート端子に印加される信号に応じて第２のノードと上
記第４のインバータの入力とを導通させる第５のトラン
スファーゲートと、 ゲート端子に印加されるクロック信号に応じて電源と上
記第２のノードとを導通させる第６のトランスファーゲ
ートと、 入力端子に接続された第５のインバータと、 を有し、上記第１および第２のトランスファーゲートの
ゲート端子には、上記入力端子および上記第５のインバ
ータの出力のうちいずれかがそれぞれ接続され、上記第
４のトランスファーゲートのゲート端子が上記第２のイ
ンバータの出力に接続され、上記第５のトランスファー
ゲートのゲート端子が上記第１のインバータの出力に接
続されているシフトレジスタ。 - 【請求項１０】 入力される第１のクロック信号を受け
て第２のクロック信号を生成するゲート回路と、 互いに逆向きに接続された第１および第２のインバータ
と、 ゲート端子に印加される信号に応じて第１のノードと上
記第１のインバータの入力とを導通させる第１のトラン
スファーゲートと、 ゲート端子に印加される信号に応じて第１のノードと上
記第２のインバータの入力とを導通させる第２のトラン
スファーゲートと、 ゲート端子に印加される上記第２のクロック信号に応じ
て接地と上記第１のノードとを導通させる第３のトラン
スファーゲートと、 互いに逆向きに接続された第３および第４のインバータ
と、 ゲート端子に印加される信号に応じて第２のノードと上
記第３のインバータの入力とを導通させる第４のトラン
スファーゲートと、 ゲート端子に印加される信号に応じて第２のノードと上
記第４のインバータの入力とを導通させる第５のトラン
スファーゲートと、 ゲート端子に印加される上記第１のクロック信号に応じ
て接地と上記第２のノードとを導通させる第６のトラン
スファーゲートと、 入力端子に接続された第５のインバータと、 を有し、上記第１および第２のトランスファーゲートの
ゲート端子には、上記入力端子および上記第５のインバ
ータの出力のうちいずれかがそれぞれ接続され、上記第
４のトランスファーゲートのゲート端子が上記第２のイ
ンバータの出力に接続され、上記第５のトランスファー
ゲートのゲート端子が上記第１のインバータの出力に接
続されているシフトレジスタ。 - 【請求項１１】 入力される第１のクロック信号を受け
て第２のクロック信号を生成するゲート回路と、 互いに逆向きに接続された第１および第２のインバータ
と、 ゲート端子に印加される信号に応じて第１のノードと上
記第１のインバータの入力とを導通させる第１のトラン
スファーゲートと、 ゲート端子に印加される信号に応じて第１のノードと上
記第２のインバータの入力とを導通させる第２のトラン
スファーゲートと、 ゲート端子に印加される上記第２のクロック信号に応じ
て電源と上記第１のノードとを導通させる第３のトラン
スファーゲートと、 互いに逆向きに接続された第３および第４のインバータ
と、 ゲート端子に印加される信号に応じて第２のノードと上
記第３のインバータの入力とを導通させる第４のトラン
スファーゲートと、 ゲート端子に印加される信号に応じて第２のノードと上
記第４のインバータの入力とを導通させる第５のトラン
スファーゲートと、 ゲート端子に印加される上記第１のクロック信号に応じ
て電源と上記第２のノードとを導通させる第６のトラン
スファーゲートと、 入力端子に接続された第５のインバータと、 を有し、上記第１および第２のトランスファーゲートの
ゲート端子には、上記入力端子および上記第５のインバ
ータの出力のうちいずれかがそれぞれ接続され、上記第
４のトランスファーゲートのゲート端子が上記第２のイ
ンバータの出力に接続され、上記第５のトランスファー
ゲートのゲート端子が上記第１のインバータの出力に接
続されているシフトレジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19451297A JP3963530B2 (ja) | 1996-07-19 | 1997-07-18 | シフトレジスタ |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8-190234 | 1996-07-19 | ||
| JP19023496 | 1996-07-19 | ||
| JP19451297A JP3963530B2 (ja) | 1996-07-19 | 1997-07-18 | シフトレジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1083693A true JPH1083693A (ja) | 1998-03-31 |
| JP3963530B2 JP3963530B2 (ja) | 2007-08-22 |
Family
ID=26505953
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19451297A Expired - Fee Related JP3963530B2 (ja) | 1996-07-19 | 1997-07-18 | シフトレジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3963530B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000278098A (ja) * | 1999-03-24 | 2000-10-06 | Texas Instr Japan Ltd | レシオ回路、ラッチ回路及びｍｏｓトランジスタ |
-
1997
- 1997-07-18 JP JP19451297A patent/JP3963530B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000278098A (ja) * | 1999-03-24 | 2000-10-06 | Texas Instr Japan Ltd | レシオ回路、ラッチ回路及びｍｏｓトランジスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3963530B2 (ja) | 2007-08-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5646558A (en) | Plurality of distinct multiplexers that operate as a single multiplexer | |
| US5760609A (en) | Clock signal providing circuit with enable and a pulse generator with enable for use in a block clock circuit of a programmable logic device | |
| JP3552972B2 (ja) | スタティッククロックパルス発振器、空間光変調器、およびディスプレイ | |
| US5598114A (en) | High speed reduced area multiplexer | |
| US5625303A (en) | Multiplexer having a plurality of internal data paths that operate at different speeds | |
| US20080074151A1 (en) | Dual-edge-triggered, clock-gated logic circuit and method | |
| WO2000076068A2 (en) | Single rail domino logic for four-phase clocking scheme | |
| JP2004056428A (ja) | バッファ回路とバッファツリー及び半導体装置 | |
| US6222404B1 (en) | Edge-triggered dual-rail dynamic flip-flop with an enhanced self-shut-off mechanism | |
| JP2001244804A (ja) | レベルコンバータ回路 | |
| JPH03192915A (ja) | フリップフロップ | |
| US7030673B2 (en) | Phase splitter circuit | |
| JPH1083693A (ja) | シフトレジスタ | |
| KR100217270B1 (ko) | 반도체 메모리 장치 | |
| JPH0690161A (ja) | 入力回路、及び半導体集積回路 | |
| US7296173B2 (en) | Semiconductor integrated circuit | |
| US4985905A (en) | Two phase CMOS shift register bit for optimum power dissipation | |
| JP2006140928A (ja) | 半導体装置 | |
| US20090121766A1 (en) | Externally asynchronous internally clocked system | |
| KR20000069742A (ko) | 처음과 마지막 스테이지에는 클록을 그리고 마지막 스테이지에는 래치를 구비한 단일-위상 도미노 시간 빌림 논리 | |
| US6617882B2 (en) | Clocked half-rail differential logic | |
| US6639429B2 (en) | Method for clock control of half-rail differential logic | |
| US6963227B2 (en) | Apparatus and method for precharging and discharging a domino circuit | |
| JP3571359B2 (ja) | シフトレジスタおよびデータ選択回路 | |
| JP3797778B2 (ja) | データ伝送回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040713 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070424 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070522 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100601 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110601 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120601 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120601 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130601 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |