JPH06223593A - シフトレジスタおよびデータ選択回路 - Google Patents

Abstract

(57)【要約】 【目的】低電源電圧下においても安定に動作可能なシフ
トレジスタを実現する。 【構成】データ入力端子ＤＩＮ１に接続された第１のト
ランスファーゲートＮＴＭ１と、接地線に直列に接続さ
れた第２および第３のトランスファーゲートＮＴＭ２，
ＮＴＭ３と、第１および第３のゲートの出力端子との間
に逆向きに接続された一対のインバータＩＶＭ１，ＩＶ
Ｍ２と、この一対のインバータＩＶＭ１，ＩＶＭ２の出
力に対し並列に接続された第４および第５のトランスフ
ァーゲートＮＴＳ１，ＮＴＳ２と、第４および第５のゲ
ートの出力端子との間に逆向きに接続された一対のイン
バータＩＶＳ１，ＩＶＳ２とを設け、第２のゲートのゲ
ート端子をデータ入力端子に接続し、第１および第３の
ゲートのゲート端子に第１のクロック信号ＭＣＬＫを入
力し、第４および第５のゲートのゲート端子に第１のク
ロック信号と位相の異なる第２のクロック信号ＳＣＬＫ
を入力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＭＩＳ(Metal Insulat
ion Semiconductor)トランジスタを用いて構成されるシ
フトレジスタおよびデータ選択回路に関するものであ
る。

【０００２】

【従来の技術】図１９は、電源電圧Ｖ_DD＝５．０Ｖ系で
動作可能な従来のシフトレジスタの基本構成を示す回路
図である。図１９において、ＭＳＴはマスタラッチ、Ｓ
ＬＶはスレイブラッチ、ＮＴＭ１，ＮＴＭ１ｎ，ＮＴＭ
ｓおよびＮＴＳ１はしきい値電圧Ｖ_thN が約１ＶのＮチ
ャネルＭＯＳトランジスタからなるトランスファーゲー
ト、ＩＶＭ１，ＩＶＭ２，ＩＶＭ３，ＩＶＳ１，ＩＶＳ
２およびＩＶＳ３はインバータ、ＤＩＮ１，ＤＩＮｎお
よびＳＩＮはデータ入力端子、ＤＯＵＴはデータ出力端
子をそれぞれ示している。

【０００３】マスタラッチＭＳＴは、トランスファーゲ
ートＮＴＭ１，ＮＴＭ１ｎ，ＮＴＭｓ、インバータＩＶ
Ｍ１，ＩＶＭ２およびＩＶＭ３により構成されている。
具体的な接続は、トランスファーゲートＮＴＭ１，ＮＴ
Ｍ１ｎ，ＮＴＭｓの各入力端子はデータ入力端子ＤＩＮ
１，ＤＩＮｎおよびＳＩＮにそれぞれ接続され、トラン
スファーゲートＮＴＭ１，ＮＴＭ１ｎ，ＮＴＭｓの各出
力端子はそれぞれインバータＩＶＭ１の入力端子および
インバータＩＶＭ２の出力端子に接続されている。ま
た、インバータＩＶＭ１の出力端子はインバータＩＶＭ
２およびＩＶＭ３の入力端子に接続され、インバータＩ
ＶＭ２の出力端子はインバータＩＶＭ１の入力端子に接
続されている。すなわち、インバータＩＶＭ１とＩＶＭ
２とは、各トランスファーゲートＮＴＭ１，ＮＴＭ１ｎ
およびＮＴＭｓの出力端子とインバータＩＶＭ３の入力
端子間に、入出力端子を逆向きにして並列に接続されて
いる。インバータＩＶＭ２は、貫通電流の防止、回路の
安定動作などのために、高抵抗形のインバータにより構
成される。

【０００４】スレイブラッチＳＬＶは、トランスファー
ゲートＮＴＳ１、インバータＩＶＳ１，ＩＶＳ２および
ＩＶＳ３により構成されている。具体的な接続は、トラ
ンスファーゲートＮＴＳ１の入力端子はマスタラッチＭ
ＳＴのインバータＩＶＭ３の出力端子に接続され、出力
端子はインバータＩＶＳ１の入力端子およびインバータ
ＩＶＳ２の出力端子に接続されている。また、インバー
タＩＶＳ１の出力端子はインバータＩＶＳ２およびＩＶ
Ｓ３の入力端子に接続され、インバータＩＶＳ２の出力
端子はインバータＩＶＳ１の入力端子に接続されてい
る。すなわち、インバータＩＶＳ１とＩＶＳ２とは、ト
ランスファーゲートＮＴＳ１の出力端子とインバータＩ
ＶＳ３の入力端子間に、入出力端子を逆向きにして並列
に接続されている。インバータＩＶＳ２は、貫通電流の
防止、回路の安定動作などのために、高抵抗形のインバ
ータにより構成される。

【０００５】また、各トランスファーゲートＮＴＭ１，
ＮＴＭ１ｎ，ＮＴＭｓおよびＮＴＳ１の各ゲート端子
は、それぞれ図示しない信号線を介して制御系に接続さ
れ、この制御系によりタイミングなどが制御された所定
レベル、例えば５Ｖのクロック信号がそれぞれ入力され
る。具体的には、トランスファーゲートＮＴＭ１のゲー
ト端子にはクロック信号ＭＣＬＫ１が入力され、トラン
スファーゲートＮＴＭ１ｎのゲート端子にはクロック信
号ＭＣＬＫｎが入力される。これら第１のクロック信号
（１，ｎ）は、同時にハイレベルとなることはない。ま
た、トランスファーゲートＮＴＭｓのゲート端子には、
デバイステスト用のスキャンクロック信号SCANCLK が入
力される。一方、トランスファーゲートＮＴＳ１のゲー
ト端子には、クロック信号ＭＣＬＫ（１，ｎ）と位相が
異なるクロック信号ＳＣＬＫが入力される。

【０００６】図２０は、クロック信号ＭＣＬＫ（１，
ｎ）とクロック信号ＳＣＬＫとの関係を示すタイミング
チャートである。図２０に示すように、クロック信号Ｍ
ＣＬＫとクロック信号ＳＣＬＫとは１８０°位相がずれ
ており、かつ、クロックスキューを防止するために、両
信号共ローレベルとなるいわゆるアイソレーション期間
ＩＴが設けられている。したがって、マスタラッチＭＳ
ＴのトランスファーゲートＮＴＭ１またはＮＴＭ１ｎが
オン状態にあるときは、スレイブラッチＳＬＶのトラン
スファーゲートＮＴＳ１はオフ状態を保持し、スレイブ
ラッチＳＬＶのトランスファーゲートＮＴＳ１がオン状
態にあるときは、マスタラッチＭＳＴのトランスファー
ゲートＮＴＭ１またはＮＴＭｎはオフ状態を保持するよ
うにクロック信号の入力が制御される。

【０００７】なお、スキャン用のトランスファーゲート
ＮＴＭｓは、デバイスのテスト用に設けられているもの
であり、このトランスファーゲートＮＴＭｓのゲート端
子に入力されるスキャンクロック信号SCANCLK は、クロ
ック信号ＭＣＬＫと同様のタイミングで入力される。す
なわち、デバイステスト時には、スキャン用のトランス
ファーゲートＮＴＭｓがオン状態にあるときは、スレイ
ブラッチＳＬＶのトランスファーゲートＮＴＳ１はオフ
状態を保持し、スレイブラッチＳＬＶのトランスファー
ゲートＮＴＳ１がオン状態にあるときは、スキャン用の
トランスファーゲートＮＴＭｓはオフ状態を保持するよ
うにクロック信号の入力が制御される。

【０００８】ここで、図１９の構成において、入力端子
ＤＩＮ１に５Ｖのハイレベル「１」のデータが入力され
た場合の動作について説明する。入力端子ＤＩＮ１に５
Ｖのハイレベル「１」のデータが入力されたときに、ク
ロック信号ＭＣＬＫ１が５Ｖのハイレベルでトランスフ
ァーゲートＮＴＭ１のゲート端子に入力されると、トラ
ンスファーゲートＮＴＭ１はオン状態となる。これによ
り、ハイレベル５Ｖの入力データは、トランスファーゲ
ートＮＴＭ１を通過することになるが、このとき、トラ
ンスファーゲートＮＴＭ１のしきい値電圧Ｖ_thN （約１
Ｖ）や基板効果などにより、トランスファーゲートＮＴ
Ｍ１の出力端子側のノードＮＤ１におけるレベルは約
３．５Ｖとなり、このレベルがインバータＩＶＭ１の入
力端子に印加される。

【０００９】インバータＩＶＭ１の持つ回路しきい値
は、一般に電源電圧Ｖ_DDの約１／２か、ややそれより低
いレベルに設定されるため、インバータＩＶＭ１のレベ
ル反転機能により、その出力側はローレベルとなる。こ
のとき、入力レベルが５Ｖよりも低い３．５Ｖであるた
め、多少の貫通電流が流れる。インバータＩＶＭ１の出
力であるローレベルがインバータＩＶＭ２およびインバ
ータＩＶＭ３の入力端子に印加される。

【００１０】インバータＩＶＭ２は、上述したように、
高抵抗形のインバータで構成してあり、ローレベルを受
けたその出力はほぼ５Ｖとなり、この５Ｖのハイレベル
がインバータＩＶＭ１の入力端子に印加されるようにな
る。すなわち、トランスファーゲートＮＴＭ１のしきい
値電圧Ｖ_thN や基板効果などにより約３．５Ｖまで降下
したデータレベルが補償され、また、貫通電流の流れが
抑止されるようになり、安定にハイレベルが保持される
ようになる。

【００１１】次に、クロック信号ＭＣＬＫ１がローレベ
ルとなり、クロック信号ＳＣＬＫがハイレベルでスレイ
ブラッチＳＬＶのトランスファーゲートＮＴＳ１のゲー
ト端子に入力されると、トランスファーゲートＮＴＭ１
はオフ状態となり、トランスファーゲートＮＴＳ１がオ
ン状態となる。これにより、マスタラッチＭＳＴのイン
バータＩＶＭ３のハイレベル出力がトランスファーゲー
トＮＴＳ１を通過することになるが、このとき、マスタ
ラッチＭＳＴの場合と同様に、トランスファーゲートＮ
ＴＳ１のしきい値電圧Ｖ_thN や基板効果などにより、ト
ランスファーゲートＮＴＳ１の出力端子側のノードＮＤ
２におけるレベルは約３．５Ｖとなり、このレベルがイ
ンバータＩＶＳ１の入力端子に印加される。

【００１２】インバータＩＶＳ１の持つ回路しきい値
は、上述したように、電源電圧Ｖ_DDの約１／２か、やや
それより低いレベルに設定されるため、インバータＩＶ
Ｓ１のレベル反転機能により、その出力側はローレベル
となる。このとき、入力レベルが５Ｖよりも低い３．５
Ｖであるため、多少の貫通電流が流れる。インバータＩ
ＶＳ１の出力であるローレベルがインバータＩＶＳ２お
よびインバータＩＶＳ３の入力端子に印加される。

【００１３】インバータＩＶＳ２は、上述したように、
高抵抗形のインバータで構成してあり、ローレベルを受
けたその出力はほぼ５Ｖとなり、この５Ｖのハイレベル
がインバータＩＶＳ１の入力端子に印加されるようにな
る。すなわち、トランスファーゲートＮＴＳ１のしきい
値電圧Ｖ_thN や基板効果などにより約３．５Ｖまで降下
したデータレベルが補償され、また、貫通電流の流れが
抑止されるようになり、安定にレベルが保持されるよう
になる。これにより、インバータＩＶＳ３から安定した
ハイレベル出力が得られ、データ出力端子ＤＯＵＴから
出力される。

【００１４】以上のように、図１９の回路は、電源電圧
Ｖ_DD５Ｖ下で、クロック信号ＭＣＬＫおよびクロック信
号ＳＣＬＫにより順次データをシフトするシフトレジス
タとして安定に動作する。

【００１５】

【発明が解決しようとする課題】しかし、近年、消費電
力の低下の要求や、微細なＩＣへの信頼性の確保などの
ため、電源電圧Ｖ_DDの下限を３．０Ｖや２．７Ｖ、アプ
リケーションによっては、さらに低い電圧下での動作保
証の要求が出てきている。これら電源電圧Ｖ_DDを低下さ
せると、ＩＣの動作速度の大幅な低下が起こるばかり
か、これらシフトレジスタなどの回路においては、Ｎチ
ャネルトランスファーゲートにおいてハイレベルを伝搬
させる際、上述したトランジスタ自身の持つしきい値電
圧Ｖ_thN や基板効果などにより十分なハイレベルの伝搬
ができず、動作不良に至るという問題点があった。

【００１６】これはトランスファーゲートを伝搬したあ
とのレベルは、約（Ｖ_DD−Ｖ_thN ）となり低電源電圧下
においては伝搬レベルが電源電圧Ｖ_DDの低下により低く
なる。このレベルを受けるインバータの持つ回路しきい
値は、設計上、現実的なベータレシオ下において電源電
圧Ｖ_DDの約１／２か、ややそれよりも低いレベルに設定
されているため、トランスファーゲートを伝搬したあと
のノードにこの回路しきい値以上の十分なレベルを伝え
るには、しきい値電圧Ｖ_thN を下げるか、ゲート電圧を
昇圧するなどの必要がある。

【００１７】この問題を解決するために現在、製造プロ
セス中で、たとえばＮチャネルのＰ濃度を下げるこによ
り、しきい値電圧Ｖ_thN を下げるプロセスに変更し解決
しようとする提案がなされている。しかし、近年のＶＬ
ＳＩのトランジスタのゲート長はサブミクロンの領域に
達しており、しきい値電圧Ｖ_thN を下げすぎると十分な
パンチスルー耐圧が確保できず、また、トランジスタが
オフ状態にあっても、ドレインからの空乏層の広がりに
より電流が流れてしまう、いわゆる短チャンネル効果に
よるサブスレショルド電流の増加など、量産時の様々な
問題を解決する必要がある。また、これらによるイール
ドのロスを管理改善することもプロセスへの負荷となっ
ており、たとえしきい値電圧Ｖ_thX(=N,P) を現実的な値
に下げたとしても、これらの回路で電源電圧Ｖ_DD＝２．
７Ｖを保証することは製造のばらつきに対するマージン
も含めて考慮するとかなり厳しい要求となる。さらに、
今後０．６５μｍ／０．５μｍへのシュリンクなども考
慮に入れると状況は一層厳しいものとなる。

【００１８】そこで、従来より、電源電圧Ｖ_DD＝２．７
Ｖ以下における動作要求に対しては、図２１に示すよう
な、図１９におけるＮチャネルトランスファーゲートＮ
ＴＭ１，ＮＴＭ１ｎ，ＮＴＭｓおよびＮＴＳ１の全て
を、低消費電力化、高速化が可能な相補型ＭＯＳ（ＣＭ
ＯＳ；Complementary MOS)からなるトランスファーゲー
トＣＴＭ１，ＣＴＭ１ｎ，ＣＴＭｓおよびＣＴＳ１で置
き換えた構成の、いわゆる完全ＣＭＯＳ型シフトレジス
タが一般的に知られている。

【００１９】この完全ＣＭＯＳ型シフトレジスタでは、
マスタラッチＭＳＴの各ＣＭＯＳトランスファーゲート
ＣＴＭ１，ＣＴＭ１ｎおよびＣＴＭｓを構成するＮ−Ｍ
ＯＳトランジスタＮ１，ＮｎおよびＮｓの各々のゲート
端子に、クロック信号ＭＣＬＫ１，ＭＣＬＫｎおよびSC
ANCLK を入力させるとともに、各ＣＭＯＳトランスファ
ーゲートＣＴＭ１，ＣＴＭ１ｎおよびＣＴＭｓを構成す
るＰ−ＭＯＳトランジスタＰ１，ＰｎおよびＰｓの各々
のゲート端子に、クロック信号ＭＣＬＫ１，ＭＣＬＫｎ
およびSCANCLK を反転させた反転クロック信号ＸＭＣＬ
Ｋ１，ＸＭＣＬＫｎおよびXSCANCLKを入力させることに
より、各トランスファーゲートＣＴＭ１，ＣＴＭ１ｎお
よびＣＴＭｓをオン・オフさせている。同様に、スレイ
ブラッチＳＬＶのＣＭＯＳトランスファーゲートＣＴＳ
１を構成するＮ−ＭＯＳトランジスタＮＳのゲート端子
に、クロック信号ＳＣＬＫを入力させるとともに、ＣＭ
ＯＳトランスファーゲートＣＴＳ１を構成するＰ−ＭＯ
ＳトランジスタＰＳのゲート端子に、クロック信号ＳＣ
ＬＫを反転させた反転クロック信号ＸＳＣＬＫを入力さ
せることにより、トランスファーゲートＣＴＳ１をオン
・オフさせている。

【００２０】また、図２２は、クロック信号ＭＣＬＫと
反転クロック信号ＸＭＣＬＫとのタイミング関係、クロ
ック信号ＳＣＬＫと反転クロック信号ＸＳＣＬＫとのタ
イミング関係、並びに各クロック信号相互間のタイミン
グ関係を示している。図２２に示すように、クロック信
号ＭＣＬＫとクロック信号ＳＣＬＫ、または反転クロッ
ク信号ＸＭＣＬＫと反転クロック信号ＸＳＣＬＫとは１
８０°位相がずれており、かつ、クロックスキューを防
止するために、両信号共ローレベルとなるいわゆるアイ
ソレーション期間ＩＴが設けられている。

【００２１】このような構成を有する完全ＣＭＯＳ型シ
フトレジスタは、電源電圧Ｖ_DD＝２．７Ｖ下において
も、クロック信号ＭＣＬＫおよびクロック信号ＳＣＬＫ
により順次データをシフトするシフトレジスタとして安
定に動作する。

【００２２】しかし、完全ＣＭＯＳ型シフトレジスタ
は、各ＣＭＯＳトランスファーゲートＣＴＭ１，ＣＴＭ
１ｎ，ＣＴＭｓおよびＣＴＳ１を構成するＮ−ＭＯＳト
ランジスタＮ１，Ｎｎ，ＮｓおよびＮＳ、並びにＰ−Ｍ
ＯＳトランジスタＮ１，Ｎｎ，ＮｓおよびＮＳのそれぞ
れにクロック信号を提供する必要があり、データの入力
が増えるとその２倍の数のクロック数が必要となる。そ
の結果、配線によるレイアウト面積の増大や、Ｐチャネ
ル、Ｎチャネル各々のトランスファーゲートの極性が異
なることなどにより、ウエルによる分離とそれぞれのト
ランジスタに対する一定のスペーシングの確保が必要と
なり、レイアウト面積の増大を招いてしまう。また、Ｉ
Ｃの高速化により、Ｐチャネル、Ｎチャネルのクロック
スキューに対する注意やクロックスキュー防止のための
タイミング回路の増加を余儀なくされ面積増加を招き、
Ｐチャネルドライブ用のバッファなども必要となること
からレイアウト面積の増加につながり、データパスなど
では、多数のデータ入力から選択し演算を行うため、ク
ロックドライバーの回路規模が増大し、このような回路
状態では大幅なレイアウト面積の増大が起こる。

【００２３】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、レイアウト面積の増大や回路の
複雑化を招くことなく、通常の電源電圧下のみならず、
低電源電圧下においても安定に動作可能なシフトレジス
タおよびデータ選択回路を提供することにある。

【００２４】

【課題を解決するための手段】上記目的を達成するた
め、本発明のシフトレジスタは、互いに逆向きに接続さ
れた第１および第２のインバータと、ゲート端子に印加
される第１のクロック信号に応じて入力端子と上記第１
のインバータの入力とを導通させる第１のトランスファ
ーゲートと、互いに逆向きに接続された第３および第４
のインバータと、ゲート端子に印加される第２のクロッ
ク信号に応じて第２のノードと上記第４のインバータの
入力とを導通させる第５のトランスファーゲートとを有
し、上記第２および第３のトランスファーゲートのゲー
ト端子のうち、何れか一方のゲート端子は上記入力端子
または上記第１のインバータの入力に接続され、他方の
ゲート端子は上記第１のトランスファーゲートのゲート
端子に接続され、上記第１のノードには上記第１または
第２のインバータの出力と同じ論理の第１の信号が印加
され、上記第２のノードには上記第１の信号と論理が逆
の第２の信号が印加される。

【００２５】また、本発明のデータ選択回路は、ゲート
端子に印加される信号に応じてデータ入力端子と第１の
出力端子とを導通させる直列に接続された第１および第
２のトランスファーゲートと、ゲート端子に印加される
信号に応じて接地と第２の出力端子とを導通させる直列
に接続された第３、第４および第５のトランスファーゲ
ートとを有し、上記第１および第２のトランスファーゲ
ートのゲート端子のうち、何れか一方のゲート端子、並
びに上記第３、第４および第５のトランスファーゲート
のゲート端子のうち、何れか一のゲート端子にクロック
信号が印加され、上記第１および第２のトランスファー
ゲートのゲート端子のうちの他方のゲート端子、並びに
上記第３、第４および第５のトランスファーゲートのゲ
ート端子のうちの他の一のゲート端子に制御信号が印加
され、上記第３、第４および第５のトランスファーゲー
トのゲート端子のうちの残りの一のゲート端子が、上記
データ入力端子または第１または第２のトランスファー
ゲートの出力に接続されている。

【００２６】

【作用】本発明のシフトレジスタにおいて、第１、第
２、第３、第４および第５のトランスファーゲートが全
てＮチャネルＭＯＳトランジスタであるとして本発明の
作用を説明する。第１のクロック信号がハイレベルにな
ると、第１のトランスファーゲートと第３または第２の
トランスファーゲートの一方とがオン状態となり、入力
端子に入力されるハイレベル「１」またはローレベル
「０」の入力データは第１のトランスファーゲートを通
過する。入力データがハイレベルの場合、第１のインバ
ータの入力側の信号レベルは、第１のトランスファーゲ
ートのしきい値電圧Ｖ_thN や基板効果などによるレベル
降下作用を受けて入力端子における信号レベルよりも低
いものとなる。インバータのしきい値電圧は、一般に電
源電圧Ｖ_DDの約１／２か、ややそれより低い値に設定さ
れるので、第１のインバータの入力側の信号レベルが第
１のインバータのしきい値電圧よりも低い場合には、第
１のインバータが完全に論理反転できず、第１のインバ
ータの出力が不安定になる。第１のインバータの出力が
不安定になると第２のインバータも完全に論理反転でき
ず、第２のインバータの出力も不安定となる。すると、
ハイレベルの信号を保持できない、第１および第２のイ
ンバータに貫通電流が流れるといった問題が発生するこ
ととなる。

【００２７】しかしながら、本発明では、しきい値電圧
がインバータよりも低い第２または第３のトランスファ
ーゲートがハイレベルの入力データによりオン状態とな
っているので、第２のインバータの入力側は第２および
第３のトランスファーゲートを介して接地に接続され、
安定なローレベルとなる。これにより、第２のインバー
タ延いては第１のインバータが完全に論理反転すること
となり、第１のインバータの出力側は安定なローレベル
になり、第２のインバータの出力側は安定なハイレベル
になる。この論理状態は、第１のクロック信号がローレ
ベルになって第１のトランスファーゲートと第３または
第２のトランスファーゲートがオフ状態になっても安定
に保持される。

【００２８】次に、たとえば、第１のノードに第２のイ
ンバータの出力側と同じレベル（ハイレベル）の第１の
信号が印加され、第２のノードに第１のインバータの出
力側と同じレベル（ローレベル）の第２の信号が印加さ
れた状態で、第２のクロック信号がハイレベルになる
と、第４および第５のトランスファーゲートがオン状態
になる。すると、第３のインバータの入力側はハイレベ
ルとなり、第４のインバータの入力側がローレベルとな
る。この時、第３のインバータの入力側は第４のトラン
スファーゲートのしきい値電圧や基板効果などのレベル
降下作用を受けて第１のノードよりも低いレベルとな
る。もし、このレベルが第３のインバータのしきい値電
圧よりも低いレベルであると、第３のインバータが完全
に論理反転できず、その出力レベルが不安定になる。

【００２９】しかしながら、第５のトランスファーゲー
トを通過するローレベルは、第５のトランスファーゲー
トのしきい値電圧や基板効果などのレベル降下作用を受
けないので、第４のインバータの入力側は安定なローレ
ベルとなる。この安定なローレベルによって第４のイン
バータ延いては第３のインバータが完全に論理反転する
こととなり、第３のインバータの出力側が安定なローレ
ベルとなり、第４のインバータの出力側は安定なハイレ
ベルとなる。この論理状態は、第２のクロック信号がロ
ーレベルになって第４および第５のトランスファーゲー
トがオフ状態になっても安定に保持される。これによ
り、本発明のシフトレジスタからハイレベルまたはロー
レベルの安定した出力が得られる。

【００３０】なお、入力データがローレベルの場合に
は、第２または第３のトランスファーゲートがオン状態
にならないが、第１のトランスファーゲートを通過する
ローレベルは第１のトランスファーゲートのしきい値電
圧や基板効果などによる所定のレベル降下作用を受けな
いので安定に保持され、第１のインバータの入力側に安
定なローレベルとして現れる。従って、第１のインバー
タ延いては第２のインバータが完全に論理反転し、シフ
トレジスタとして安定に動作する。

【００３１】また、本発明にデータ選択回路によれば、
制御信号により入力データの第１の出力端子への伝搬制
御が行われる。すなわち、クロック信号が所定のトラン
スファーゲートのゲート端子に印加され、かつ、制御信
号が所定のトランスファーゲートのゲート端子に印加さ
れることにより、入力データが第１の出力端子に伝搬さ
れる。このとき、第２の出力端子は接地レベルに引き込
まれる。

【００３２】

【実施例１】図１は、３つのＮチャネルトランスファー
ゲートとインバータとを用いて構成した本発明に係るシ
フトレジスタの第１の実施例を示す回路図であって、従
来例を示す図１９と同一構成部分は同一符号をもって表
す。

【００３３】すなわち、ＭＳＴはマスタラッチ、ＳＬＶ
はスレイブラッチ、ＮＴＭ１，ＮＴＭ１ｎ，ＮＴＭ１
ｓ，ＮＴＭ２，ＮＴＭ２ｎ，ＮＴＭ２ｓ，ＮＴＭ３，Ｎ
ＴＭ３ｎ，ＮＴＭ３ｓ，ＮＴＳ１およびＮＴＳ２はしき
い値電圧Ｖ_thN が約１ＶのＮチャネルＭＯＳトランジス
タからなるトランスファーゲート、ＩＶＭ１，ＩＶＭ
２，ＩＶＳ１，ＩＶＳ２およびＩＶＳ３はインバータ、
ＤＩＮ１，ＤＩＮｎおよびＳＩＮはデータ入力端子、Ｄ
ＯＵＴはデータ出力端子、ＭＣＬＫ１，ＭＣＬＫｎはク
ロック信号、ＳＣＬＫはクロック信号、SCANCLK はスキ
ャンクロック信号をそれぞれ示している。

【００３４】マスタラッチＭＳＴは、トランスファーゲ
ートＮＴＭ１，ＮＴＭ１ｎ，ＮＴＭ２，ＮＴＭ２ｎ，Ｎ
ＴＭ３，ＮＴＭ３ｎ，ＮＴＭ１ｓ，ＮＴＭ２ｓおよびＮ
ＴＭ３ｓ、インバータＩＶＭ１およびＩＶＭ２により構
成されている。

【００３５】具体的な接続は、データ入力端子ＤＩＮ１
にトランスファーゲートＮＴＭ１の入力端子およびトラ
ンスファーゲートＮＴＭ２のゲート端子が接続されてい
る。トランスファーゲートＮＴＭ２の入力端子は接地さ
れ、出力端子はトランスファーゲートＮＴＭ３の入力端
子に接続されている。また、トランスファーゲートＮＴ
Ｍ１の出力端子とトランスファーゲートＮＴＭ３の出力
端子との間に、インバータＩＶＭ１とＩＶＭ２とが入出
力端子を互いに逆向きにして並列に接続されている。な
お、インバータＩＶＭ２は、従来の構成と異なり、高抵
抗形のインバータである必要はないが、低消費電力化を
考慮すればＳＲＡＭの様な小さなトランジスタで構成す
ることが望ましい。

【００３６】同様に、データ入力端子ＤＩＮｎにトラン
スファーゲートＮＴＭ１ｎの入力端子およびトランスフ
ァーゲートＮＴＭ２ｎのゲート端子が接続されている。
トランスファーゲートＮＴＭ２ｎの入力端子は接地さ
れ、出力端子はトランスファーゲートＮＴＭ３ｎの入力
端子に接続されている。また、トランスファーゲートＮ
ＴＭ１ｎの出力端子とトランスファーゲートＮＴＭ３ｎ
の出力端子との間に、インバータＩＶＭ１とＩＶＭ２と
が入出力端子を互いに逆向きにして並列に接続されてい
る。

【００３７】さらに、データ入力端子ＳＩＮにトランス
ファーゲートＮＴＭ１ｓの入力端子およびトランスファ
ーゲートＮＴＭ２ｓのゲート端子が接続されている。ト
ランスファーゲートＮＴＭ２ｓの入力端子は接地され、
出力端子はトランスファーゲートＮＴＭ３ｓの入力端子
に接続されている。また、トランスファーゲートＮＴＭ
１ｓの出力端子とトランスファーゲートＮＴＭ３ｓの出
力端子との間に、インバータＩＶＭ１とＩＶＭ２とが入
出力端子を互いに逆向きにして並列に接続されている。

【００３８】スレイブラッチＳＬＶは、トランスファー
ゲートＮＴＳ１およびＮＴＳ２、インバータＩＶＳ１，
ＩＶＳ２およびＩＶＳ３により構成されている。具体的
な接続は、トランスファーゲートＮＴＳ１の入力端子は
マスタラッチＭＳＴのトランスファーゲートＮＴＭ１，
ＮＴＭ１ｎおよびＮＴＭ１ｓの出力端子に接続され、ト
ランスファーゲートＮＴＳ２の入力端子はマスタラッチ
ＭＳＴのトランスファーゲートＮＴＭ３，ＮＴＭ３ｎお
よびＮＴＭ３ｓの出力端子に接続されている。また、ト
ランスファーゲートＮＴＳ１の出力端子とトランスファ
ーゲートＮＴＳ２の出力端子との間に、インバータＩＶ
Ｓ１とＩＶＳ２とが入出力端子を互いに逆向きにして並
列に接続されている。さらに、インバータＩＶＳ１の出
力端子とインバータＩＶＳ２の入力端子との接続中点に
はインバータＩＶＳ３の入力端子が接続され、インバー
タＩＶＳ３の出力端子はデータ出力端子ＤＯＵＴに接続
されている。なお、インバータＩＶＳ２は、従来の構成
と異なり、高抵抗形のインバータである必要はないが、
前述した様に低消費電力化を考慮するとＳＲＡＭの様な
小さなトランジスタで構成することが望ましい。

【００３９】また、マスタラッチＭＳＴのトランジスタ
ＮＴＭ１，ＮＴＭ１ｎ，ＮＴＭ１ｓ，ＮＴＭ３，ＮＴＭ
３ｎ，ＮＴＭ３ｓのゲート端子、並びにスイレイブラッ
チＳＬＶのトランスファーゲートＮＴＳ１，ＮＴＳ２の
ゲート端子は、それぞれ図示しない信号線を介して制御
系に接続され、この制御系によりタイミングなどが制御
された５Ｖやさらに低い２．７Ｖ，２Ｖ，１．７Ｖな
ど、所定のレベルのクロック信号がそれぞれ入力され
る。

【００４０】具体的には、マスタラッチＭＳＴにおい
て、トランスファーゲートＮＴＭ１のゲートおよびトラ
ンスファーゲートＮＴＭ３のゲート端子にはクロック信
号ＭＣＬＫ１が入力される。同様に、トランスファーゲ
ートＮＴＭ１ｎのゲート端子およびトランスファーゲー
トＮＴＭ３ｎのゲート端子にはクロック信号ＭＣＬＫｎ
が入力される。また、トランスファーゲートＮＴＭ１ｓ
のゲート端子およびトランスファーゲートＮＴＭ３ｓの
ゲート端子にはデバイステスト用のスキャンクロック信
号SCANCLK が入力される。

【００４１】さらに、スレイブラッチＳＬＶにおいて
は、トランスファーゲートＮＴＳ１のゲート端子および
トランスファーゲートＮＴＳ２のゲート端子には、クロ
ック信号ＭＣＬＫ（１，ｎ）およびスキャンクロック信
号SCANCLK と位相が１８０°ずれたクロック信号ＳＣＬ
Ｋが入力される。したがって、マスタラッチＭＳＴのト
ランスファーゲートＮＴＭ１，ＮＴＭ３，ＮＴＭ１ｎ，
ＮＴＭ３ｎまたはＮＴＭ１ｓ，ＮＴＭ３ｓがオン状態に
あるときは、スレイブラッチＳＬＶのトランスファーゲ
ートＮＴＳ１，ＮＴＳ２はオフ状態を保持し、スレイブ
ラッチＳＬＶのトランスファーゲートＮＴＳ１，ＮＴＳ
２がオン状態にあるときは、マスタラッチＭＳＴのトラ
ンスファーゲートＮＴＭ１，ＮＴＭ３，ＮＴＭ１ｎ，Ｎ
ＴＭ３ｎまたはＮＴＭ１ｓ，ＮＴＭ３ｓはオフ状態を保
持するようにクロック信号の入力が制御される。

【００４２】次に、上記構成による動作を、入力端子Ｄ
ＩＮ１にたとえば２Ｖでハイレベル「１」のデータが入
力された場合を例に説明する。入力端子ＤＩＮ１に入力
された２Ｖのハイレベル「１」のデータは、トランスフ
ァーゲートＮＴＭ１の入力端子およびトランスファーゲ
ートＮＴＭ２のゲート端子に入力され、トランスファー
ゲートＮＴＭ２はオン状態となる。このとき、クロック
信号ＭＣＬＫ１が２Ｖのハイレベルでトランスファーゲ
ートＮＴＭ１のゲート端子およびトランスファーゲート
ＮＴＭ３のゲート端子にそれぞれ入力されると、トラン
スファーゲートＮＴＭ１およびＮＴＭ３はオン状態とな
る。これにより、ハイレベル２Ｖの入力データは、トラ
ンスファーゲートＮＴＭ１を通過することになるが、こ
のとき、トランスファーゲートＮＴＭ１のしきい値電圧
Ｖ_thN （約１Ｖ）や基板効果などにより、トランスファ
ーゲートＮＴＭ１の出力端子側のノードＮＤＭ１におけ
るレベルは約１Ｖあるいはそれ以下となり、このレベル
がインバータＩＶＭ１の入力端子に印加される。

【００４３】インバータＩＶＭ１の持つ回路しきい値
は、一般に電源電圧Ｖ_DDの約１／２か、ややそれより低
いレベルに設定されるため、データ入力当初は、インバ
ータＩＶＭ１のレベル反転機能により、その出力側のノ
ードＮＤＭ２はほぼローレベルとなる。入力レベルが２
Ｖよりも低い１Ｖあるいはそれ以下であるため、多少の
貫通電流が流れるが、この不安定なローレベルがインバ
ータＩＶＭ２の入力端子に印加され、インバータＩＶＭ
２の出力側、すなわちノードＮＤＭ１は不安定ながらほ
ぼハイレベルに保持される。

【００４４】しかし、このとき、トランスファーゲート
ＮＴＭ２，ＮＴＭ３は上述したようにオン状態であるた
め、ノードＮＤＭ２は、強制的に接地レベルに引き込ま
れ、徐々に安定した０Ｖのローレベルとなる。この安定
したローレベルがインバータＩＶＭ２の入力端子に印加
されるようになり、インバータＩＶＭ２の出力側、すな
わちノードＮＤＭ１は安定なほぼ２Ｖのハイレベルに保
持されるようになる。すなわち、トランスファーゲート
ＮＴＭ１のしきい値電圧Ｖ_thN や基板効果などにより約
１Ｖまで降下したデータレベルが補償され、ノードＮＤ
Ｍ１およびノードＮＤＭ２がそれぞれ、ハイレベルおよ
びローレベルに安定に保持される。

【００４５】次に、クロック信号ＭＣＬＫ１がローレベ
ルとなり、クロック信号ＳＣＬＫがハイレベルでスレイ
ブラッチＳＬＶのトランスファーゲートＮＴＳ１および
ＮＴＳ２のゲート端子に入力され、トランスファーゲー
トＮＴＭ１およびＮＴＭ３はオフ状態となり、トランス
ファーゲートＮＴＳ１およびＮＴＳ２がオン状態とな
る。これにより、マスタラッチＭＳＴのノードＮＤＭ１
のハイレベルが、トランスファーゲートＮＴＳ１を通過
し、このときトランスファーゲートＮＴＳ１のしきい値
電圧Ｖ_thN や基板効果などによる所定のレベル降下作用
を受けてノードＮＤＳ１に現れるとともに、ノードＮＤ
Ｍ２の安定したローレベルが、トランスファーゲートＮ
ＴＳ２を通過し、このときトランスファーゲートＮＴＳ
２のしきい値電圧Ｖ_thN や基板効果などによる所定のレ
ベル降下作用を受けずにノードＮＤＳ２に現れる。スレ
イブラッチＳＬＶのノードＮＤＳ２に現れたローレベル
は、トランスファーゲートＮＴＳ２のしきい値電圧Ｖ
_thN や基板効果などによる所定のレベル降下作用を受け
ないため安定に保持される。このため、ノードＮＤＳ１
もやがて安定なハイレベルに保持されるようになる。そ
して、ノードＮＤＳ２の安定したローレベルは、インバ
ータＩＶＳ３の入力端子に印加され、これにより、イン
バータＩＶＳ３から安定したハイレベル出力が得られ、
データ出力端子ＤＯＵＴから出力される。

【００４６】なお、入力データがローレベルの場合に
は、マスタラッチＭＳＴのトランスファーゲートＮＴＭ
２はオン状態とならないが、トランスファーゲートＮＴ
Ｍ１を通過するローレベルは、トランスファーゲートＮ
ＴＭ１のしきい値電圧Ｖ_thN や基板効果などによる所定
のレベル降下作用を受けずに安定に保持され、ノードＮ
ＤＭ１に現れるため、インバータＩＶＭ１の出力側のノ
ードＮＤＭ２も安定なハイレベルに保持されて、シフト
レジスタとして安定に動作する。マスタラッチＭＳＴか
らスレイブラッチＳＬＶへのデータの転送は、インバー
タＩＶＭ１，ＩＶＭ２により確立されるノードＮＤＭ
１，ＮＤＭ２のレベルがトランスファーゲートＮＴＳ
１，ＮＴＳ２を通過することにより行われる。ノードＮ
ＤＭ１およびＮＤＭ２には、トランジスタのゲート端子
のような大きな負荷の原因となる要素が接続されていな
いので、ノードＮＤＭ１，ＮＤＭ２のレベルの確立およ
びデータの転送を行うインバータＩＶＭ１，ＩＶＭ２は
それ程大きなドライブ能力を要求されない。したがっ
て、インバータＩＶＭ１，ＩＶＭ２を構成するトランジ
スタのサイズを小さくできる。これはシフトレジスタの
レイアウト画積の縮小化に有効である。

【００４７】以上のように、図１の回路は、電源電圧Ｖ
_DD２Ｖ下で、クロック信号ＭＣＬＫ１およびクロック信
号ＳＣＬＫにより順次データをシフトするシフトレジス
タとして安定に動作する。また、本シフトレジスタは、
通常の電源電圧レベルである５Ｖ下では、なんら問題な
く安定に動作する。

【００４８】以上説明したように、本実施例によれば、
製造プロセスの負担となるＮチャネルトランスファーゲ
ートのしきい値電圧Ｖ_thN などを下げる必要がなく、Ｎ
チャネル用の単一クロック信号のみで十分低い電圧でも
動作可能なシフトレジスタを実現できる。また、本シフ
トレジスタは、基本的にはマスタラッチＭＳＴ側にＮチ
ャネルトランスファーゲートを３個使用し、従来の完全
ＣＭＯＳ型の２個のゲートに対してトランジスタ数は１
個増えている。しかし、スレイブラッチＳＬＶ側は、Ｎ
チャネルトランスファーゲート２個を用いているため、
シフトレジスタ全体として、トランジスタ数の増加は少
ない。さらに、全てのトランスファーゲートをＮチャネ
ルトランジスタで構成しているため、ウエルのような分
離層や、トランジスタ同士の分離を必要とせず、高集積
化に適しているという利点がある。加えて、図１９に示
す従来の１トランジスタ・Ｎチャネルトランスファーゲ
ートの場合、素子数は少ないが、レイアウト的には周り
は配線領域となり、その配線下は何も無く、まだトラン
ジスタを配置する余地がある。換言すれば、素子数は少
ないがゆえにシリコンエリアに余裕をもっていることに
なる。したがって、その余ったエリアを有効に活用でき
る利点もある。

【００４９】図２１に示す完全ＣＭＯＳ型との比較にお
いては、クロックの本数を一つのデータインに対して一
本とすることによりクロックラインのラウティングによ
るレイアウト面積の増大とクロックドライバの回路規模
の増大を防止することができる。

【００５０】また、本回路の基本動作は、ハイレベル
「１」を書き込むという動作時は、トランスファーゲー
トＮＴＭ２によりノードＮＤＭ２にローレベル「０」を
書込み、ローレベル「０」を書き込む際は、ノードＮＤ
Ｍ１にローレベル「０」を書き込むことでレシオ回路に
より動作させ、ハイレベル「１」の伝搬とローレベル
「０」の伝搬する回路の経路を変えることにより、低電
圧化における動作を保証している。したがって、高速動
作に有利なＮチャネル主体の回路構成であるため、低電
圧下での動作速度の低下も、小さなトランジスタ寸法に
おいても最小限にできる。

【００５１】さらに、本回路構成では、スレイブラッチ
ＳＬＶ側には、マスタラッチＭＳＴ側のトランスファー
ゲートＮＴＭ２のように、ノードＮＤＳ１あるいはＮＤ
Ｓ２を接地レベルに引き込むためのゲートを設けること
なく、安定な動作が得られるため、ゲート増加に伴う負
荷容量の増加を防止することができ、ひいては動作速度
の低下を防止できる。

【００５２】図２〜図７は、従来の完全ＣＭＯＳ型のシ
フトレジスタと図１の構成のシフトレジスタを用いて、
４．５Ｖ，２．７Ｖ，１．７Ｖおよび１．５Ｖの各種電
源電圧Ｖ_DDでシミュレーションを行った場合の、動作速
度、消費電力を示しており、図２〜図４とも(a) は完全
ＣＭＯＳ型の結果を示している。シミュレーションを行
う温度としては、８５℃、２５℃および−２５℃から適
宜選択した。また、各図中に「Ｎ」，「Ｗ」，「Ｐ」，
「Ｓ」，「Ｎ」で示す各符号の意味は、「Ｎ」はＮチャ
ネル、「Ｗ」はＷｅａｋ（弱い）、「Ｐ」はＰチャネ
ル、「Ｓ」はＳｔｒｏｎｇ（強い）、「Ｎ」はＮｏｍｉ
ｎａｌ（センタ）である。たとえば「ＮＷＰＳ」は、Ｎ
チャネルが弱く、Ｐチャネルが強い場合を示し、本シミ
ュレーションは、これらの５種類の組合せで行った。

【００５３】図２は、電源電圧Ｖ_DD＝２．７Ｖでシミュ
レーションを行った場合のマスタラッチ側の動作速度を
示している。図２からわかるように、本発明品は従来の
完全ＣＭＯＳ型とほぼ同等の速度で動作可能である。

【００５４】図３は、同じく電源電圧Ｖ_DD＝２．７Ｖで
シミュレーションを行った場合のスレイブラッチ側の動
作速度を示している。図３からわかるように、本発明品
はスレイブ側においても従来の完全ＣＭＯＳ型とほぼ同
等の速度で動作可能である。

【００５５】図４は、同じく電源電圧Ｖ_DD＝２．７Ｖで
シミュレーションを行った場合のある伝送時間内におけ
る消費電力を示している。図４からわかるように、本発
明品は従来の完全ＣＭＯＳ型とほぼ同等あるいはそれ以
下の消費電力である。

【００５６】また、図５は、温度８５℃、２５℃および
−２５℃において、電源電圧Ｖ_DDを１．５Ｖ、２．７Ｖ
および４．５Ｖに変化させてシミュレーションを行った
場合の本発明品のマスタラッチ側の動作速度を示してい
る。図５の(a) において、「ＮＳＰＷ」で２５℃および
−２５℃の部分には「＊」を記してあるが、これは、電
源電圧Ｖ_DD＝１．５Ｖで温度２５℃および−２５℃では
動作しなかったことを示している。しかし、電源電圧Ｖ
_DDを１．５Ｖから１．７Ｖに上げれば良好な速度で動作
することを確認した。図５の(a) および(b) からわかる
ように、本発明品のマスタ側は低動作電圧でも良好な速
度で動作する。また、図５の(c) からわかるように、本
発明品のマスタ側は通常の動作電圧でも、２ｎｓ以下と
いう良好な速度で動作する。

【００５７】図６は、温度８５℃、２５℃および−２５
℃において、電源電圧Ｖ_DDを１．５Ｖ、２．７Ｖおよび
４．５Ｖに変化させてシミュレーションを行った場合の
本発明品のスレイブラッチ側の動作速度を示している。
図６の(a) および(b) からわかるように、本発明品のス
レイブ側も低動作電圧でも良好な速度で動作する。ま
た、図６の(c) からわかるように、本発明品のスレイブ
側も通常の動作電圧でも、２ｎｓ以下という良好な速度
で動作する。

【００５８】さらに、図７は、温度８５℃、２５℃およ
び−２５℃において、電源電圧Ｖ_DDを１．５Ｖ、２．７
Ｖおよび４．５Ｖに変化させてシミュレーションを行っ
た場合の本発明品の消費電力を示している。なお、この
場合、電源電圧Ｖ_DDが低くなると動作速度が遅くなるた
め、電源電圧Ｖ_DDの大きさに応じてマシンサイクルを変
えてシミュレーションを行った。図７からわかるよう
に、本発明品は、良好な消費電力値を得ることができ
る。

【００５９】以上のシミュレーションでは、電源電圧Ｖ
_DD＝１．７Ｖが動作限界値であった。勿論、この領域に
おいては、動作周波数の低下はあるが、シフトレジスタ
としての機能は十分に備えている。また、３Ｖ近傍で
の、図１９に示す従来のＮチャネル１トランジスタの場
合と比較しても３トランジスタの本発明品の方が高速に
動作し、低電圧側の十分な動作マージンを持った回路と
いえる。また、レシオ回路の定数の変更や、トランジス
タサイズの最適化などにより動作周波数の一層の改善の
可能性をもっており、さらにＮチャネルトランジスタの
しきい値電圧Ｖ_thN を下げれば動作可能電圧を低下させ
ることができる。

【００６０】

【実施例２】図８は、本発明に係るシフトレジスタの第
２の実施例を示す回路図である。本第２の実施例が上記
第１の実施例と異なる点は、第１の実施例ではスレイブ
ラッチＳＬＶからのみ出力を得るように構成していたの
に対し、マスタラッチＭＳＴにおいてラッチしたデータ
も出力できるようにしたことにある。そのため、マスタ
ラッチＭＳＴのノードＮＤＭ２に対してデータ出力用の
インバータＩＶＭ３の入力端子を接続し、インバータＩ
ＶＭ３の出力端子をデータ出力端子ＤＯＵＴｍに接続し
た構成としている。その他の構成は第１の実施例と同様
である。このような構成においても、上述した第１の実
施例と同様の効果を得ることができる。

【００６１】図９は、従来の完全ＣＭＯＳ型シフトレジ
スタ、マスタ出力を有する図８のシフトレジスタおよび
マスタ出力のない図１のシフトレジスタにおいて、デー
タイン（ＤＩＮ）４、スキャンイン（ＳＩＮ）１として
構成した場合のセルサイズ並びに面積比率の比較結果を
示している。図９からわかるように、本実施例によるシ
フトレジスタは、完全ＣＭＯＳ型を「１」とした場合、
マスタ出力を有するものでも完全ＣＭＯＳ型の７８％、
マスタ出力を有しない図１のシフトレジスタに至っては
約７０％の面積で済み、本発明品は、レイアウト面積の
増大を防止している。

【００６２】なお、図８の構成のシフトレジスタについ
ても、図２〜図７を用いて説明したと同様のシミュレー
ションを行ったが、この場合も、実施例１の場合とほぼ
同様の良好な結果を得ることができた。

【００６３】

【実施例３】図１０は、本発明に係るシフトレジスタの
第３の実施例を示す回路図である。本第３の実施例が上
記第１の実施例と異なる点は、第１の実施例ではトラン
スファーゲートＮＴＳ２の入力端子をマスタラッチＭＳ
ＴのインバータＩＶＭ１の出力端子とインバータＩＶＭ
２の入力端子とが接続されたノードＮＤＭ２に接続した
構成であるのに対し、第３の実施例ではスレイブラッチ
ＳＬＶのトランスファーゲートＮＴＳ２の入力端子をマ
スタラッチＭＳＴのノードＮＤＭ１にインバータＩＶＭ
４を介して接続したことにある。

【００６４】すなわち、本回路は、上述したようにハイ
レベルあるいはローレベルに安定に保持されるノードＮ
ＤＭ１に現れる信号をスレイブラッチＳＬＶに入力さ
せ、トランスファーゲートＮＴＳ２の入力端子には、イ
ンバータＩＶＳ４でレベル反転させた信号を入力させる
ように構成した点が第１の実施例の回路と異なり、その
他の構成は第１の実施例と同様である。このような構成
においても、上述した第１の実施例と同様の効果を得る
ことができる。

【００６５】

【実施例４】図１１は、本発明に係るシフトレジスタの
第４の実施例を示す回路図である。本第４の実施例が上
記第３の実施例と異なる点は、スレイブラッチＳＬＶの
トランスファーゲートＮＴＳ１の入力端子とインバータ
ＩＶＳ４の入力端子との接続中点とマスタラッチＭＳＴ
のノードＮＤＭ１との間に、インバータＩＶＭ４を挿入
したことにある。その結果、スレイブラッチＳＬＶへの
入力信号レベルが上記第３の実施例の場合と反転するた
め、出力段となるインバータＩＶＳ３およびデータ出力
端子ＤＯＵＴをトランスファーゲートＮＴＳ２の出力端
子に接続されたノードＮＤＳ２ではなく、トランスファ
ーゲートＮＴＳ１の出力端子に接続されたノードＮＤＳ
１に接続した構成としている。その他の構成は第３の実
施例と同様である。このような構成においても、上述し
た第１の実施例と同様の効果を得ることができる。

【００６６】

【実施例５】図１２は、本発明に係るシフトレジスタの
第５の実施例を示す回路図である。本第５の実施例が上
記第１の実施例と異なる点は、第１の実施例ではトラン
スファーゲートＮＴＭ２，ＮＴＭ２ｎおよびＮＴＭ２ｓ
のゲート端子をデータ入力端子ＤＩＮ１，ＤＩＮｎおよ
びＳＩＮにそれぞれ接続した構成にしていたのに対し、
各トランスファーゲートＮＴＭ２，ＮＴＭ２ｎおよびＮ
ＴＭ２ｓのゲートをトランスファーゲートＮＴＭ１，Ｎ
ＴＭ１ｎおよびＮＴＭ１ｓの出力端子にそれぞれ接続し
たことにある。

【００６７】すなわち、本回路は、入力端子ＤＩＮ１，
ＤＩＮｎおよびＳＩＮにハイレベルの信号が入力され、
クロック信号ＭＣＬＫ１，ＭＣＬＫｎおよびスキャンク
ロック信号SCANCLK がハイレベルで各トランスファーゲ
ートＮＴＭ１，ＮＴＭ１ｎおよびＮＴＭ１ｓ並びにトラ
ンスファーゲートＮＴＭ３，ＮＴＭ３ｎおよびＮＴＭ３
ｓのゲートに入力されたときに、各トランスファーゲー
トＮＴＭ２，ＮＴＭ２ｎ，ＮＴＭ２ｓ，ＮＴＭ３，ＮＴ
Ｍ３ｎおよびＮＴＭ３ｓがオン状態となり、ノードＮＤ
Ｍ２を接地レベルに引き込むように構成されている点が
第１の実施例の回路と異なり、その他の構成は第１の実
施例と同様である。このような構成においても、上述し
た第１の実施例と同様の効果を得ることができる。

【００６８】

【実施例６】図１３は、本発明に係るシフトレジスタの
第６の実施例を示す回路図である。本第６の実施例が上
記第５の実施例と異なる点は、第５の実施例ではトラン
スファーゲートＮＴＭ１，ＮＴＭ１ｎおよびＮＴＭ１ｓ
並びにトランスファーゲートＮＴＭ３，ＮＴＭ３ｎおよ
びＮＴＭ３ｓのゲート端子をそれぞれクロック信号ＭＣ
ＬＫ１，ＭＣＬＫｎおよびスキャンクロック信号SCANCL
K の入力ラインに接続し、トランスファーゲートＮＴＭ
２，ＮＴＭ２ｎおよびＮＴＭ２ｓのゲート端子をトラン
スファーゲートＮＴＭ１，ＮＴＭ１ｎおよびＮＴＭ１ｓ
の出力端子にそれぞれ接続した構成にしていたのに対
し、トランスファーゲートＮＴＭ１，ＮＴＭ１ｎおよび
ＮＴＭ１ｓ並びにトランスファーゲートＮＴＭ２，ＮＴ
Ｍ２ｎおよびＮＴＭ２ｓのゲートをクロック信号ＭＣＬ
Ｋ１，ＭＣＬＫｎおよびスキャンクロック信号SCANCLK
の入力ラインにそれぞれ接続し、トランスファーゲート
ＮＴＭ３，ＮＴＭ３ｎおよびＮＴＭ３ｓのゲート端子を
トランスファーゲートＮＴＭ１，ＮＴＭ１ｎおよびＮＴ
Ｍ１ｓの出力端子にそれぞれ接続したことにある。その
他の構成は第５の実施例と同様である。このような構成
においても、上述した第１の実施例と同様の効果を得る
ことができる。

【００６９】

【実施例７】図１４は、本発明に係るシフトレジスタの
第７の実施例を示す回路図である。本第７の実施例が上
記第６の実施例と異なる点は、トランスファーゲートＮ
ＴＭ３，ＮＴＭ３ｎおよびＮＴＭ３ｓのゲート端子をト
ランスファーゲートＮＴＭ１，ＮＴＭ１ｎおよびＮＴＭ
１ｓの出力端子の代わりに、データ入力端子ＤＩＮ１，
ＤＩＮｎおよびＳＩＮにそれぞれ接続したことにある。
その他の構成は第６の実施例と同様である。このような
構成においても、上述した第１の実施例と同様の効果を
得ることができる。

【００７０】

【実施例８】図１５は、本発明に係るシフトレジスタの
第８の実施例を示す回路図である。本第８の実施例が上
記第４の実施例と異なる点は、マスタラッチ側のクロッ
ク信号ＭＣＬＫ１を直接トランスファーゲートＮＴＭ
１，ＮＴＭ３のゲート端子に入力させる代わりに、図示
しない制御系からのコントロール信号ＣＮＴＬ１とクロ
ック信号ＭＣＬＫ１とをナンドゲートＮＡＮＤ１に入力
させてナンド条件をとり、コントロール信号ＣＮＴＬ１
がアクティブのときのみインバータＩＶＭ５を介して入
力させる、いわゆる条件付き入力構成としたことにあ
る。

【００７１】なお、図１５では、図面および説明の簡単
化のためデータ入力段を１段のみ示しているが、２段目
以降のクロック信号も、図１５に示す構成と同様にナン
ドゲートおよびインバータを介してトランスファーゲー
トのゲート端子に入力される。その他の構成は第４の実
施例と同様である。このような構成においても、上述し
た第１の実施例と同様の効果を得ることができるととも
に、データのラッチ制御を任意に行える利点がある。ま
た、スレイブラッチ側のクロック信号ＳＣＬＫに対して
も上述した条件付き入力構成とできることは勿論であ
る。

【００７２】

【実施例９】図１６は、本発明に係るシフトレジスタの
第９の実施例を示す回路図である。本第９の実施例が上
記第４の実施例と異なる点は、データ入力端子ＤＩＮ１
の前段に、複数のデータ、たとえば４つのデータＤ１〜
Ｄ４から一のデータを選択してデータ入力端子ＤＩＮ１
に入力させるデータ選択回路ＳＥＬを設けたことにあ
る。

【００７３】データ選択回路ＳＥＬは、アンドゲートＡ
ＮＤ１〜ＡＮＤ４，ノアゲートＮＯＲ１，ＮＯＲ２およ
びナンドゲートＮＡＮＤ２により構成されている。各デ
ータＤ１〜Ｄ４は、アンドゲートＡＮＤ１〜ＡＮＤ４の
一方の入力にそれぞれ入力され、アンドゲートＡＮＤ１
〜ＡＮＤ４の他方の入力には図示しない制御系からのセ
レクト信号ＳＬＣＴ１〜ＳＬＣＴ４がそれぞれ入力され
る。セレクト信号ＳＬＣＴ１〜ＳＬＣＴ４は、２つ以上
が同時にアクティブになることはない。そして、アンド
ゲーＡＮＤ１およびＡＮＤ２の出力がノアゲートＮＯＲ
１に入力され、アンドゲーＡＮＤ３およびＡＮＤ４の出
力がノアゲートＮＯＲ２に入力される。ノアゲートＮＯ
Ｒ１およびＮＯＲ２の出力はＮＡＮＤ２の入力にそれぞ
れ入力され、ナンドゲートＮＡＮＤ２の出力がデータ入
力端子ＤＩＮ１に入力される。すなわち、アクティブと
なったセレクト信号ＳＬＣＴで選択されたデータＤ１〜
Ｄ４のうちの一のデータのみがデータ入力端子ＤＩＮ１
に入力されることになる。

【００７４】その他の構成は第４の実施例と同様であ
る。このような構成においても、上述した第１の実施例
と同様の効果を得ることができるとともに、データのラ
ッチ制御を任意に行える利点がある。

【００７５】

【実施例１０】図１７は、本発明に係るシフトレジスタ
の第１０の実施例を示す回路図である。本第１０の実施
例が上記第８の実施例と異なる点は、コントロール信号
ＣＮＴＬ１とクロック信号ＭＣＬＫ１とをナンドゲート
ＮＡＮＤ１に入力させてナンド条件をとり、コントロー
ル信号ＣＮＴＬ１がアクティブのときのみインバータＩ
ＶＭ５を介して入力させる条件付き入力構成としてデー
タのラッチ制御をする代わりに、トランスファーゲート
ＮＴＭ１とデータ入力端子ＤＩＮ１との間、並びにトラ
ンスファーゲートＮＴＭ３とＮＴＭ２との間に、Ｎ−Ｍ
ＯＳトランジスタからなるコントロール用トランスファ
ーゲートＮＴＭ４，ＮＴＭ５をそれぞれ直列に接続し、
トランスファーゲートＮＴＭ１およびＮＴＭ３のゲート
端子にクロック信号ＭＣＬＫ１を入力させ、トランスフ
ァーゲートＮＴＭ４およびＮＴＭ５のゲート端子にコン
トロール信号ＣＮＴＬ１を入力させるように構成したこ
とにある。その他の構成は第８の実施例を同様である。

【００７６】このような構成においても、上述した第１
の実施例と同様の効果を得ることができるとともに、デ
ータのラッチ制御を任意に行える利点がある。また、第
８の実施例の構成の場合には、第４の実施例の構成に加
えてナンドゲートＮＡＮＤ１およびインバータＩＶＭ５
を追加することで、ＰチャネルおよびＮチャネルが混在
するＭＯＳトランジスタを６個増設する必要があるが、
本第１０の実施例ではＮ−ＭＯＳトランジスタを２個増
設するだけでよいことから、本構成はデータのラッチ制
御を任意に行う場合などのレイアウト面積の縮小化に極
めて有効である。

【００７７】

【実施例１１】図１８は、本発明に係るシフトレジスタ
の第１１の実施例を示す回路図である。本第１１の実施
例が上記第９の実施例と異なる点は、データ入力端子Ｄ
ＩＮ１の前段にアンドゲートＡＮＤ１〜ＡＮＤ４、ノア
ゲートＮＯＲ１，ＮＯＲ２およびナンドゲートＮＡＮＤ
２からなるデータ選択回路ＳＥＬを設ける代わりに以下
のように構成したことにある。すなわち、本第１１の実
施例では、４つのデータ入力端子ＤＩＮ１〜ＤＩＮ４を
並列に設けるとともに、入力端子が接地されゲート端子
が各データ入力端子ＤＩＮ１〜ＤＩＮ４にそれぞれ接続
されたＮ−ＭＯＳトランジスタからなるトランスファー
ゲートＮＴＭ２１〜ＮＴＭ２４を設け、さらに、クロッ
ク信号ＭＣＬＫ１が入力されるトランスファーゲートＮ
ＴＭ１と各データ入力端子ＤＩＮ１〜ＤＩＮ４との間、
並びにトランスファーゲートＮＴＭ３と各トランスファ
ーゲートＮＴＭ２１〜ＮＴＭ２４との間に、それぞれＮ
−ＭＯＳトランジスタからなるセレクト用トランスファ
ーゲートＮＴＭ４１〜ＮＴＭ４４、ＮＴＭ５1 〜ＮＴＭ
５４をそれぞれ直列に接続し、トランスファーゲートＮ
ＴＭ４１およびＮＴＭ５１のゲート端子にセレクト信号
ＳＬＣＴ１を、トランスファーゲートＮＴＭ４２および
ＮＴＭ５２のゲート端子にセレクト信号ＳＬＣＴ２を、
トランスファーゲートＮＴＭ４３およびＮＴＭ５３のゲ
ート端子にセレクト信号ＳＬＣＴ３を、トランスファー
ゲートＮＴＭ４４およびＮＴＭ５４のゲート端子にセレ
クト信号ＳＬＣＴ４をそれぞれ入力させるように構成し
ている。その他の構成は第９の実施例を同様である。

【００７８】このような構成においても、上述した第１
の実施例と同様の効果を得ることができるとともに、デ
ータのラッチ制御を任意に行える利点がある。また、第
９の実施例の構成の場合には、第４の実施例の構成に加
えてアンドゲートＡＮＤ１〜ＡＮＤ４、ノアゲートＮＯ
Ｒ１，ＮＯＲ２およびナンドゲートＮＡＮＤ２を追加す
ることで、ＰチャネルおよびＮチャネルが混在するＭＯ
Ｓトランジスタを２０個増設する必要があるが、本第１
１の実施例ではＮ−ＭＯＳトランジスタを１１個増設す
るだけでよいことから、本構成はデータのラッチ制御を
任意に行う場合などのレイアウト面積の縮小化に極めて
有効である。

【００７９】なお、図１に示す第１の実施例において、
トランスファーゲートＮＴＭ１，ＮＴＭ３をＰチャネル
ＭＯＳトランジスタで構成してもよい。この場合、その
動作においては、クロック信号ＭＣＬＫ１の論理を反転
とする必要がある。また、トランスファーゲートＮＴＳ
１，ＮＴＳ２についても同様である。さらには、トラン
スファーゲートＮＴＭ１，ＮＴＭ３に加えて、トランス
ファーゲートＮＴＭ２もＰチャネルＭＯＳトランジスタ
で構成してもよく、この場合にはトランスファーゲート
ＮＴＭ２のソースを接地ではなく電源電位に接続する必
要がある。また、上記第３の実施例において、トランス
ファーゲートＮＴＳ１の入力端子およびインバータＩＶ
Ｓ４の入力端子を、ノードＮＤＭ１ではなくノードＮＤ
Ｍ２に接続してもよい。この場合、インバータＩＶＳ３
の入力端子は、ノードＮＤＳ１ではなくノードＮＤＳ２
に接続される。さらには、上記第４の実施例において、
インバータＩＶＭ４の入力端子を、ノードＮＤＭ１では
なくノードＮＤＭ２に接続してもよい。この場合、イン
バータＩＶＳ３の入力端子は、ノードＮＤＳ２ではなく
ノードＮＤＳ１に接続される。その他、本発明の技術思
想に基づいて様々な変形例が考えられる。

【００８０】

【発明の効果】以上説明したように、本発明によれば、
レイアウト面積の増大や回路の複雑化を招くことなく、
通常の電源電圧下のみならず、低電源電圧下においても
安定に動作可能なシフトレジスタおよびデータ選択回路
を実現できる。

【図面の簡単な説明】

【図１】本発明に係るシフトレジスタの第１の実施例を
示す回路図である。

【図２】電源電圧Ｖ_DD＝２．７Ｖでシミュレーションを
行った場合のマスタラッチ側の動作速度を示す図であ
る。

【図３】電源電圧Ｖ_DD＝２．７Ｖでシミュレーションを
行った場合のスレイブラッチ側の動作速度を示す図であ
る。

【図４】電源電圧Ｖ_DD＝２．７Ｖでシミュレーションを
行った場合のある伝送時間内における消費電力を示す図
である。

【図５】温度８５℃、２５℃および−２５℃において、
電源電圧Ｖ_DDを１．５Ｖ、２．７Ｖおよび４．５Ｖに変
化させてシミュレーションを行った場合の本発明品のマ
スタラッチ側の動作速度を示す図である。

【図６】温度８５℃、２５℃および−２５℃において、
電源電圧Ｖ_DDを１．５Ｖ、２．７Ｖおよび４．５Ｖに変
化させてシミュレーションを行った場合の本発明品のス
イレイブラッチ側の動作速度を示す図である。

【図７】温度８５℃、２５℃および−２５℃において、
電源電圧Ｖ_DDを１．５Ｖ、２．７Ｖおよび４．５Ｖに変
化させてシミュレーションを行った場合の本発明品の消
費電力を示す図である。

【図８】本発明に係るシフトレジスタの第２の実施例を
示す回路図である。

【図９】図１および図８に示す本発明品と従来のＣＭＯ
Ｓ型回路とのセルサイズおよび面積比率の比較例を示す
図である。

【図１０】本発明に係るシフトレジスタの第３の実施例
を示す回路図である。

【図１１】本発明に係るシフトレジスタの第４の実施例
を示す回路図である。

【図１２】本発明に係るシフトレジスタの第５の実施例
を示す回路図である。

【図１３】本発明に係るシフトレジスタの第６の実施例
を示す回路図である。

【図１４】本発明に係るシフトレジスタの第７の実施例
を示す回路図である。

【図１５】本発明に係るシフトレジスタの第８の実施例
を示す回路図である。

【図１６】本発明に係るシフトレジスタの第９の実施例
を示す回路図である。

【図１７】本発明に係るシフトレジスタの第１０の実施
例を示す回路図である。

【図１８】本発明に係るシフトレジスタの第１１の実施
例を示す回路図である。

【図１９】電源電圧Ｖ_DD＝５．０Ｖ系で動作可能な従来
のシフトレジスタの基本構成を示す回路図である。

【図２０】第１および第２のクロック信号を説明するた
めのタイミングチャートである。

【図２１】従来の完全ＣＭＯＳ型シフトレジスタの回路
図である。

【図２２】第１および第２のクロック信号並びに反転第
１および反転第２のクロック信号を説明するためのタイ
ミングチャートである。

【符号の説明】

ＭＳＴ…マスタラッチ ＳＬＶ…スレイブラッチ ＮＴＭ１，ＮＴＭ１ｎ，ＮＴＭ１ｓ…トランスファーゲ
ート ＮＴＭ２，ＮＴＭ２ｎ，ＮＴＭ２ｓ…トランスファーゲ
ート ＮＴＭ３，ＮＴＭ３ｎ，ＮＴＭ３ｓ…トランスファーゲ
ート ＮＴＭ２１〜ＮＴＭ２４…トランスファーゲート ＮＴＭ４，ＮＴＭ５…コントロール用トランスファーゲ
ート ＮＴＭ４１〜ＮＴＭ４４，ＮＴＭ５１〜ＮＴＭ５４…セ
レクト用トランスファーゲート ＮＴＳ１…トランスファーゲート ＮＴＳ２…トランスファーゲート ＩＶＭ１，ＩＶＭ２，ＩＶＭ４，ＩＶＭ５，ＩＶＳ１，
ＩＶＳ２，ＩＶＳ３，ＩＶＳ４…インバータ ＮＡＮＤ１，ＮＡＮＤ２…ナンドゲート ＡＮＤ１〜ＡＮＤ４…アンドゲート ＮＯＲ１，ＮＯＲ２…ノアゲート ＤＩＮ１〜ＤＩＮ４，ＤＩＮｎ，ＳＩＮ…データ入力端
子 ＤＯＵＴ…データ出力端子 ＭＳＬＫ１，ＭＣＬＫｎ…クロック信号 ＳＣＬＫ…クロック信号 SCANCLK …スキャンクロック信号 ＣＮＴＬ１…コントロール信号 ＳＬＣＴ１〜ＳＬＣＴ４…セレクト信号

Claims (6)

【特許請求の範囲】
1. 【請求項１】 互いに逆向きに接続された第１および第
   ２のインバータと、 ゲート端子に印加される第１のクロック信号に応じて入
   力端子と上記第１のインバータの入力とを導通させる第
   １のトランスファーゲートと、 ゲート端子に印加される信号に応じて接地と上記第２の
   インバータの入力とを導通させる直列に接続された第２
   および第３のトランスファーゲートと、 互いに逆向きに接続された第３および第４のインバータ
   と、 ゲート端子に印加される第２のクロック信号に応じて第
   １のノードと上記第３のインバータの入力とを導通させ
   る第４のトランスファーゲートと、 ゲート端子に印加される第２のクロック信号に応じて第
   ２のノードと上記第４のインバータの入力とを導通させ
   る第５のトランスファーゲートと、 を有し、上記第２および第３のトランスファーゲートの
   ゲート端子のうち、何れか一方のゲート端子は上記入力
   端子または上記第１のインバータの入力に接続され、他
   方のゲート端子は上記第１のトランスファーゲートのゲ
   ート端子に接続され、上記第１のノードには上記第１ま
   たは第２のインバータの出力と同じ論理の第１の信号が
   印加され、上記第２のノードには上記第１の信号と論理
   が逆の第２の信号が印加されるシフトレジスタ。
2. 【請求項２】 上記第１のノードと上記第２のインバー
   タの出力とが接続され、上記第２のノードと上記第１の
   インバータの出力とが接続されている請求項１に記載の
   シフトレジスタ。
3. 【請求項３】 入力が上記第１または第２のインバータ
   の出力に接続された第５のインバータを有し、上記第１
   のノードと上記第５のインバータの入力とが接続され、
   上記第２のノードと上記第５のインバータの出力とが接
   続されている請求項１に記載のシフトレジスタ。
4. 【請求項４】 入力が上記第１または第２のインバータ
   の出力に接続された第５のインバータと、入力が上記第
   ５のインバータの出力とが接続された第６のインバータ
   とを有し、上記第１のノードと上記第５のインバータの
   出力とが接続され、上記第２のノードと上記第６のイン
   バータの出力とが接続されている請求項１に記載のシフ
   トレジスタ。
5. 【請求項５】 ゲート端子に印加される信号に応じてデ
   ータ入力端子と第１の出力端子とを導通させる直列に接
   続された第１および第２のトランスファーゲートと、 ゲート端子に印加される信号に応じて接地と第２の出力
   端子とを導通させる直列に接続された第３、第４および
   第５のトランスファーゲートと、 を有し、上記第１および第２のトランスファーゲートの
   ゲート端子のうち、何れか一方のゲート端子、並びに上
   記第３、第４および第５のトランスファーゲートのゲー
   ト端子のうち、何れか一のゲート端子にクロック信号が
   印加され、上記第１および第２のトランスファーゲート
   のゲート端子のうちの他方のゲート端子、並びに上記第
   ３、第４および第５のトランスファーゲートのゲート端
   子のうちの他の一のゲート端子に制御信号が印加され、
   上記第３、第４および第５のトランスファーゲートのゲ
   ート端子のうちの残りの一のゲート端子が、上記データ
   入力端子または第１または第２のトランスファーゲート
   の出力に接続されているデータ選択回路。
6. 【請求項６】 互いに逆向きに接続された第１および第
   ２のインバータと、 ゲート端子に印加される信号に応じてデータ入力端子と
   第１のインバータの入力とを導通させる直列に接続され
   た第１および第２のトランスファーゲートと、 ゲート端子に印加される信号に応じて接地と第２のイン
   バータの入力とを導通させる直列に接続された第３、第
   ４および第５のトランスファーゲートと、 互いに逆向きに接続された第３および第４のインバータ
   と、 ゲート端子に印加される信号に応じて第１のノードと上
   記第３のインバータの入力とを導通させる第６のトラン
   スファーゲートと、 ゲート端子に印加される信号に応じて第２のノードと上
   記第４のインバータの入力とを導通させる第７のトラン
   スファーゲートと、 を有し、上記第１および第２のトランスファーゲートの
   ゲート端子のうち、何れか一方のゲート端子、並びに上
   記第３、第４および第５のトランスファーゲートのゲー
   ト端子のうち、何れか一のゲート端子に第１のクロック
   信号が印加され、上記第１および第２のトランスファー
   ゲートのゲート端子のうちの他方のゲート端子、並びに
   上記第３、第４および第５のトランスファーゲートのゲ
   ート端子のうちの他の一のゲート端子に制御信号が印加
   され、上記第３、第４および第５のトランスファーゲー
   トのゲート端子のうちの残りの一のゲート端子が、上記
   データ入力端子または第１または第２のトランスファー
   ゲートの出力に接続され、上記第６および第７のトラン
   スファーゲートのゲート端子に第２のクロック信号が印
   加され、上記第１のノードには上記第１または第２のイ
   ンバータの出力と同じ論理の第１の信号が印加され、上
   記第２のノードには上記第１の信号と論理が逆の第２の
   信号が印加されるシフトレジスタ。