JPWO2015098017A1 - 半導体集積回路、ラッチ回路およびフリップフロップ回路 - Google Patents
半導体集積回路、ラッチ回路およびフリップフロップ回路 Download PDFInfo
- Publication number
- JPWO2015098017A1 JPWO2015098017A1 JP2015554524A JP2015554524A JPWO2015098017A1 JP WO2015098017 A1 JPWO2015098017 A1 JP WO2015098017A1 JP 2015554524 A JP2015554524 A JP 2015554524A JP 2015554524 A JP2015554524 A JP 2015554524A JP WO2015098017 A1 JPWO2015098017 A1 JP WO2015098017A1
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- node
- potential
- latch
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
- H03K3/356121—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit with synchronous operation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/01—Details
- H03K3/012—Modifications of generator to improve response time or to decrease power consumption
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356017—Bistable circuits using additional transistors in the input circuit
- H03K3/356026—Bistable circuits using additional transistors in the input circuit with synchronous operation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356017—Bistable circuits using additional transistors in the input circuit
- H03K3/356052—Bistable circuits using additional transistors in the input circuit using pass gates
- H03K3/35606—Bistable circuits using additional transistors in the input circuit using pass gates with synchronous operation
Abstract
半導体集積回路への書き込み動作とデータ保持能力とを保証しつつ、低消費電力化に有効な技術を提供する。第１ノードと第２ノードとの間に接続された半導体集積回路は、第１〜第４トランジスタによって構成されている。そして、第２ノードの信号が変化するとき、第４トランジスタがオンされ、第２トランジスタのゲートに、第３電位から第４トランジスタの閾値分シフトした電位が与えられるように構成されている。このため、半導体集積回路へのデータを容易に書き込むことができ、かつデータ保持能力を保証することができる。
Description
本開示は、半導体集積回路、並びにこれを備えたラッチ回路およびフリップフロップ回路に関するものである。
半導体集積回路には多数のラッチ回路やフリップフロップ回路が使用される。モバイル機器の普及を背景に半導体集積回路の低消費電力化への要求が高まっており、ラッチ回路やフリップフロップ回路の低消費電力化が一層望まれている。
一般に、ラッチ回路やフリップフロップ回路の低消費電力化のためには、クロック信号の伝播経路上に存在するトランジスタの数をできるだけ削減することが望ましい。例えば、データ信号をラッチへ書き込みする際、一時的にラッチ帰還信号をクロック信号に応じて遮断する機構があるとの書き込みやすくなる一方で、その遮断する機構としての制御スイッチをなくすことにより、クロック信号の伝播経路上において、トランジスタ数の削減が可能となる。
例えば、特許文献１および２では、フリップフロップ回路を構成するマスターラッチ回路およびスレーブラッチ回路の各々において、上記の制御スイッチを無くし、インバータのみによって、ラッチ帰還信号を生成する技術が開示されている。
しかしながら、特許文献１，２に記載されたような従来技術によると、近年の半導体集積回路への低消費電力化要求に伴う電源電圧の低下によって、あるいは、小面積化要求に伴うトランジスタサイズの低下によって、データ信号を書き込むトランジスタの駆動能力が低下しているため、そのトランジスタの駆動能力がラッチ帰還信号を生成するインバータの駆動能力よりも劣ることに起因して、データ信号を書き込めない場合がある。一方で、インバータの駆動能力を極端に低下させると、ラッチ信号を保持できなくなる。
上記問題に鑑み、本開示は、電源電圧が低下したり、トランジスタの駆動能力が低下したりした場合においても、半導体集積回路への書き込み動作とデータ保持能力とを保証しつつ、低消費電力化に有効な技術を提供することを目的とする。
本開示の半導体回路では、相互に反転した信号が与えられた第１ノードおよび第２ノード間に接続された半導体集積回路において、第１電位が与えられる第１電位ノードと前記第１ノードとの間に設けられた第１導電型の第１トランジスタと、前記第１ノードと第２電位が与えられる第２電位ノードとの間に設けられ、ドレインが前記第１ノードに接続された第２導電型の第２トランジスタと、ソースが前記第２トランジスタのゲートに接続された第３トランジスタとを備えている。そして、前記第２ノードにおける信号が変化するとき、前記第３トランジスタのゲートに当該第３トランジスタをオンさせる第３電位が与えられ、前記第２トランジスタのゲートに、前記第３電位から前記第３トランジスタの閾値分シフトした電位が与えられるように構成されている。
本開示の半導体回路によると、第２ノードにおける信号が変化する（ハイレベルからローレベルまたはローレベルからハイレベルに遷移する）とき、第３トランジスタのゲートに第３電位（例えば、第３トランジスタが第１導電型の場合における、例えば第２電位、または、例えば、第３トランジスタが第２導電型の場合における、例えば第１電位）が与えられることによって第３トランジスタがオンするように構成されている。そして、第２トランジスタのゲートには、第３トランジスタのゲートに与えられた第３電位から第３トランジスタの閾値分シフトした電位が与えられるように構成されている。このように、上記の閾値分シフトした電位が与えられることは、換言すると、第１電位と第２電位との間における所定の電位が第２トランジスタのゲートに与えられることになり、第２トランジスタは弱いオン状態となる。このように、第２トランジスタが弱いオン状態になっているため、第１ノードにおける信号のレベルが遷移するとき、第２トランジスタの駆動能力が十分に弱い状態であり、第１ノードにおける信号のレベルは容易に遷移することができる。
本開示によれば、電源電圧が低下したり、トランジスタの駆動能力が低下したりした場合においても、半導体集積回路への書き込み動作とデータ保持能力とを保証しつつ、低消費電力化を実現することができる。
なお、以下で説明する実施の形態は、いずれも本発明の好ましい一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、工程、工程の順序などは、一例であり、本発明を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、本発明の最上位概念を示す独立請求項に記載されていない構成要素については、より好ましい形態を構成する任意の構成要素として説明される。
以下、本開示に係る実施形態について、図面を参照しながら詳細に説明する。なお、実質的に同一の構成に対する重複説明を省略する場合がある。
＜実施形態１＞
図１Ａは実施形態１に係るラッチ回路の回路図の一例を示した図である。図１Ｂは、実施形態１に係るラッチ回路においてクロック信号を処理する回路の概念図である。
図１Ａは実施形態１に係るラッチ回路の回路図の一例を示した図である。図１Ｂは、実施形態１に係るラッチ回路においてクロック信号を処理する回路の概念図である。
図１Ａに示すように、ラッチ回路１００は、入力端子ＩＮと出力端子ＯＵＴとの間において直列に接続された２つのインバータ１１０（第１インバータ）およびインバータ１３０（第２インバータ）と、インバータ１１０とインバータ１３０との間に設けられた制御スイッチ１２０と、出力端子ＯＵＴに出力されるラッチ信号Ｑ１を受けてラッチ帰還信号Ｂを生成し、インバータ１３０の入力に帰還するラッチ帰還部１４０（半導体集積回路）とを備えている。インバータ１１０の出力と制御スイッチ１２０の入力との間は、ノードＮ１０によって接続され、制御スイッチ１２０の出力と、インバータ１３０の入力と、ラッチ帰還部１４０の出力との間は、第１ノードとしてのノードＮ１１によって接続されている。また、インバータ１３０の出力と、出力端子ＯＵＴと、ラッチ帰還部１４０の入力との間は、第２ノードとしてのノードＮ１２によって接続されている。すなわち、ノードＮ１１とノードＮ１２との間には、相互に反転した信号が与えられている。
制御スイッチ１２０は、データ信号Ｄ１（入力信号）を遮断または透過する機能を有するスイッチであり、ノードＮ１０とノードＮ１１との間に並列に接続されたＰ型トランジスタ１２１およびＮ型トランジスタ１２２を備えている。Ｐ型トランジスタ１２１のゲートには、図１Ｂに示すように、クロック信号ＣＫをインバータ３１０によって反転させたクロック内部反転信号ＮＣＫが与えられており、Ｎ型トランジスタ１２２のゲートには、図１Ｂに示すように、クロック内部反転信号ＮＣＫをインバータ３２０によって反転させたクロック内部信号ＰＣＫが与えられている。
ラッチ帰還部１４０は、ソースが電源（第１電位ノード）に接続され、ゲートがノードＮ１２に接続されたＰ型トランジスタＴ４（第１トランジスタ）と、Ｐ型トランジスタＴ４のドレインが接続されたノードＮ１３とノードＮ１１との間に接続されたＰ型トランジスタＴ１（第４トランジスタ）と、ドレインがノードＮ１１に接続され、ゲートがノードＮ１３に接続されたＮ型トランジスタＴ２（第２トランジスタ）と、Ｎ型トランジスタＴ２のソースが接続されたノードＮ１４（第３ノード）とグランド（第２電位ノード）との間に接続され、ゲートがノードＮ１２に接続されたＮ型トランジスタＴ３（第３トランジスタ）とを備えている。Ｐ型トランジスタＴ１のゲートは、ノードＮ１４に接続されている。このような構成とすることにより、ラッチ帰還部１４０とインバータ１３０とによって、ラッチ機能が実現され、ラッチ回路１００は、入力端子ＩＮからデータ信号Ｄ１を受け、出力端子ＯＵＴにラッチ信号Ｑ１を出力する。なお、ラッチ回路１００には、ラッチ帰還信号Ｂを遮断または透過する制御スイッチは設けられていない。
次に、実施形態１に係るラッチ回路１００の動作について詳細に説明する。
まず、クロック信号ＣＫがローレベルのとき、データ信号Ｄ１は、制御スイッチ１２０によって遮断される。この場合において、ラッチ信号Ｑ１がハイレベル、ラッチ帰還信号Ｂがローレベルのとき、Ｐ型トランジスタＴ４（第１トランジスタ）はオフであり、Ｎ型トランジスタＴ３（第３トランジスタ）はオンである。これにより、Ｐ型トランジスタＴ１（第４トランジスタ）はオンされ、Ｎ型トランジスタＴ２（第２トランジスタ）のゲートには、ラッチ帰還信号Ｂの電位（ローレベルの電位）からＰ型トランジスタＴ１の閾値分上がった（シフトした）電位が与えられる。これにより、Ｎ型トランジスタＴ２が弱いオン状態となり、ラッチ帰還信号Ｂおよびラッチ信号Ｑ１を保持することができる。
そして、クロック信号ＣＫがローレベルからハイレベルになったとき、データ信号Ｄ１は、制御スイッチ１２０によって透過される。この場合において、データ信号Ｄ１が、ハイレベルからローレベルに遷移するとき、インバータ１１０と相対的に比較してＮ型トランジスタＴ２の駆動能力が十分に弱いため、仮に、電源電位ＶＤＤの低下等によりインバータ１１０の駆動能力が低下したとしてもラッチ帰還信号Ｂは容易にローレベルからハイレベルに遷移することができる。すなわち、ラッチ回路１００は、データ信号Ｄ１をラッチ信号Ｑ１へ書き込むことができる。
一方で、クロック信号ＣＫがローレベルの場合において、ラッチ信号Ｑ１がローレベル、ラッチ帰還信号Ｂがハイレベルのとき、Ｎ型トランジスタＴ３はオフであり、Ｐ型トランジスタＴ４はオンである。これにより、Ｎ型トランジスタＴ２はオンされ、Ｐ型トランジスタＴ１のゲートには、ラッチ帰還信号Ｂ（ハイレベルの電位）からＮ型トランジスタＴ２の閾値分下がった（シフトした）電位が与えられる。これにより、Ｐ型トランジスタＴ１が弱いオン状態となり、ラッチ帰還信号Ｂおよびラッチ信号Ｑ１を保持することができる。
そして、クロック信号ＣＫがローレベルからハイレベルになったとき、データ信号Ｄ１は、制御スイッチ１２０によって透過される。この場合において、データ信号Ｄ１が、ローレベルからハイレベルに遷移するとき、インバータ１１０と相対的に比較してＰ型トランジスタＴ１の駆動能力が十分に弱いため、仮に、電源電位ＶＤＤの低下等によりインバータ１１０の駆動能力が低下したとしても、ラッチ帰還信号Ｂは容易にハイレベルからローレベルに遷移することができる。すなわち、ラッチ回路１００は、データ信号Ｄ１をラッチ信号Ｑ１へ書き込むことができる。
以上のように、本実施形態に係るラッチ回路１００は、ラッチ帰還信号Ｂを遮断または透過する制御機能なしに、ラッチ回路の書き込み動作と保持能力を保証することが可能となり、ラッチ回路への書き込み動作とデータ保持能力とを保証しつつ、ラッチ回路の低消費電力化を実現することができる。
つまり、本開示の実施形態１の半導体回路では、第１ノードと第２ノードとの間に接続された半導体集積回路において、第１電位（電源電位ＶＤＤ）が与えられる第１電位ノードと前記第１ノードとの間に設けられ、ゲートに前記第２ノードが接続された第１導電型の第１トランジスタ（Ｐ型トランジスタ）と、ドレインが前記第１ノードに接続された第２導電型の第２トランジスタ（Ｎ型トランジスタ）と、前記第２トランジスタのソースが接続された第３ノードと第２電位（接地電位ＶＳＳ）とが与えられた第２電位ノードとの間に設けられ、ゲートに前記第２ノードが接続された前記第２導電型の第３トランジスタと、ソースまたはドレインが前記第２トランジスタのゲートに接続された第４トランジスタとを備えている。そして、前記第２ノードにおける信号が変化するとき、前記第４トランジスタのゲートに当該第４トランジスタをオンさせる第３電位が与えられ、前記第２トランジスタのゲートに、前記第３電位から前記第４トランジスタの閾値分シフトした電位が与えられるように構成されている。
実施形態１の半導体回路によると、第２ノードにおける信号が変化する（ハイレベルからローレベルまたはローレベルからハイレベルに遷移する）とき、第４トランジスタのゲートに第３電位（例えば、第４トランジスタが第１導電型の場合における、例えば第２電位、または、例えば、第４トランジスタが第２導電型の場合における、例えば第１電位）が与えられることによって第４トランジスタがオンするように構成されている。そして、第２トランジスタのゲートには、第４トランジスタのゲートに与えられた第３電位から第４トランジスタの閾値分シフトした電位が与えられるように構成されている。このように、上記の閾値分シフトした電位が与えられることは、換言すると、第１電位と第２電位との間における所定の電位が第２トランジスタのゲートに与えられることになり、第２トランジスタは弱いオン状態となる。このように、第２トランジスタが弱いオン状態になっているため、第１ノードにおける信号のレベルが遷移するとき、第２トランジスタの駆動能力が十分に弱い状態であり、第１ノードにおける信号のレベルは容易に遷移することができる。
したがって、実施形態１の半導体集積回路を、例えばラッチ回路やフリップフロップ回路に適用した場合、第２トランジスタは弱いオン状態となるため、ラッチ信号（出力信号）およびラッチ帰還部から帰還される信号を保持することができる。また、第１ノードにおける信号のレベルが遷移する（ハイレベルからローレベルまたはローレベルからハイレベルに遷移する遷移）時、第２トランジスタの駆動能力が十分に弱い状態となっているため、第１ノードにおける信号のレベルは容易に遷移することができる。これにより、ラッチ帰還部から帰還される信号を遮断または透過する制御機能なしに、ラッチ回路の書き込み動作と保持能力を保証することが可能となり、ラッチ回路やフリップフロップ回路への書き込み動作とデータ保持能力とを保証しつつ、低消費電力化を実現することができる。
＜実施形態２＞
図２Ａは実施形態２に係るラッチ回路の回路図の一例を示した図である。図２Ａにおいて、ラッチ帰還部１４０以外の構成は、図１Ａと同一または類似である。図２Ｂは、実施形態２に係るラッチ回路においてクロック信号を処理する回路の概念図であり、図１Ｂと同じ回路を示している。
図２Ａは実施形態２に係るラッチ回路の回路図の一例を示した図である。図２Ａにおいて、ラッチ帰還部１４０以外の構成は、図１Ａと同一または類似である。図２Ｂは、実施形態２に係るラッチ回路においてクロック信号を処理する回路の概念図であり、図１Ｂと同じ回路を示している。
図２Ａに示すように、ラッチ帰還部１４０は、ゲートおよびドレインが電源に接続されたＮ型トランジスタＴ５（第４トランジスタ）と、ソースが電源に接続され、ゲートがノードＮ１２に接続されたＰ型トランジスタＴ４（第１トランジスタ）と、Ｐ型トランジスタＴ４のドレインが接続されたノードＮ１３とノードＮ１１との間に接続され、ゲートがノードＮ１５を介してＮ型トランジスタＴ５のソースに接続されたＰ型トランジスタＴ１（第５トランジスタ）と、ドレインがノードＮ１１に接続され、ゲートがノードＮ１５に接続されたＮ型トランジスタＴ２（第２トランジスタ）と、Ｎ型トランジスタＴ２のソースが接続されたノードＮ１４とグランドとの間に接続され、ゲートがノードＮ１２に接続されたＮ型トランジスタＴ３（第３トランジスタ）とを備えている。このような構成とすることにより、図１Ａと同様に、ラッチ帰還部１４０とインバータ１３０とによって、ラッチ機能が実現され、ラッチ回路１００は、入力端子ＩＮからデータ信号Ｄ１を受け、出力端子ＯＵＴにラッチ信号Ｑ１を出力する。なお、ラッチ回路１００には、ラッチ帰還信号Ｂを遮断または透過する制御スイッチは設けられていない。
次に、実施形態２に係るラッチ回路１００の動作について詳細に説明する。
まず、クロック信号ＣＫがローレベルのとき、データ信号Ｄ１は、制御スイッチ１２０によって遮断される。この場合において、ラッチ信号Ｑ１がハイレベル、ラッチ帰還信号Ｂがローレベルのとき、Ｐ型トランジスタＴ４（第１トランジスタ）はオフであり、Ｎ型トランジスタＴ３（第３トランジスタ）はオンである。また、Ｎ型トランジスタＴ５（第４トランジスタ）のゲートおよびドレインには電源電位ＶＤＤが与えられているため、電源電位ＶＤＤからＮ型トランジスタＴ５の閾値分下がった（シフトした）電位がＮ型トランジスタＴ２（第２トランジスタ）のゲートに与えられる。これにより、Ｎ型トランジスタＴ２が弱いオン状態となり、ラッチ帰還信号Ｂおよびラッチ信号Ｑ１を保持することができる。
そして、クロック信号ＣＫがローレベルからハイレベルになったとき、データ信号Ｄ１は、制御スイッチ１２０によって透過される。この場合において、データ信号Ｄ１が、ハイレベルからローレベルに遷移するとき、インバータ１１０と相対的に比較してＮ型トランジスタＴ２の駆動能力が十分に弱いため、仮に、電源電位ＶＤＤの低下等によりインバータ１１０の駆動能力が低下したとしてもラッチ帰還信号Ｂは容易にローレベルからハイレベルに遷移することができる。すなわち、ラッチ回路１００は、データ信号Ｄ１をラッチ信号Ｑ１へ書き込むことができる。
一方で、クロック信号ＣＫがローレベルの場合において、ラッチ信号Ｑ１がローレベル、ラッチ帰還信号Ｂがハイレベルのとき、Ｎ型トランジスタＴ３はオフであり、Ｐ型トランジスタＴ４はオンである。また、Ｎ型トランジスタＴ５のゲートおよびドレインには電源電位ＶＤＤが与えられているため、電源電位ＶＤＤからＮ型トランジスタＴ５の閾値分下がった（シフトした）電位がＰ型トランジスタＴ１のゲートに与えられる。これにより、Ｐ型トランジスタＴ１が弱いオン状態となり、ラッチ帰還信号Ｂおよびラッチ信号Ｑ１を保持することができる。
そして、クロック信号ＣＫがローレベルからハイレベルになったとき、データ信号Ｄ１は、制御スイッチ１２０によって透過される。この場合において、データ信号Ｄ１が、ローレベルからハイレベルに遷移するとき、インバータ１１０と相対的に比較してＰ型トランジスタＴ１の駆動能力が十分に弱いため、仮に、電源電位ＶＤＤの低下等によりインバータ１１０の駆動能力が低下したとしても、ラッチ帰還信号Ｂは容易にハイレベルからローレベルに遷移することができる。すなわち、ラッチ回路１００は、データ信号Ｄ１をラッチ信号Ｑ１へ書き込むことができる。
以上のように、本実施形態に係るラッチ回路１００は、ラッチ帰還信号Ｂを遮断または透過する制御機能なしに、ラッチ回路の書き込み動作と保持能力を保証することが可能となり、ラッチ回路への書き込み動作とデータ保持能力とを保証しつつ、ラッチ回路の低消費電力化を実現することができる。
＜実施形態３＞
図３Ａは実施形態３に係るラッチ回路の回路図の一例を示した図である。図３Ａにおいて、ラッチ帰還部１４０以外の構成は、図１Ａと同一または類似である。また、図３Ａに示すように、ラッチ帰還部１４０は、図２Ａの構成と比較して、Ｎ型トランジスタＴ２（第２トランジスタ）のゲートとＮ型トランジスタＴ５（第６トランジスタ）のソースとの接続が省かれ、かつ、ゲートおよびドレインがグランドに接続され、ソースがＮ型トランジスタＴ２のゲートに接続されたＰ型トランジスタＴ６（第４トランジスタ）をさらに備えている。図３Ｂは、実施形態３に係るラッチ回路においてクロック信号を処理する回路の概念図であり、図１Ｂと同じ回路を示している。
図３Ａは実施形態３に係るラッチ回路の回路図の一例を示した図である。図３Ａにおいて、ラッチ帰還部１４０以外の構成は、図１Ａと同一または類似である。また、図３Ａに示すように、ラッチ帰還部１４０は、図２Ａの構成と比較して、Ｎ型トランジスタＴ２（第２トランジスタ）のゲートとＮ型トランジスタＴ５（第６トランジスタ）のソースとの接続が省かれ、かつ、ゲートおよびドレインがグランドに接続され、ソースがＮ型トランジスタＴ２のゲートに接続されたＰ型トランジスタＴ６（第４トランジスタ）をさらに備えている。図３Ｂは、実施形態３に係るラッチ回路においてクロック信号を処理する回路の概念図であり、図１Ｂと同じ回路を示している。
このような構成とすることにより、図１Ａと同様に、ラッチ帰還部１４０とインバータ１３０とによって、ラッチ機能が実現され、ラッチ回路１００は、入力端子ＩＮからデータ信号Ｄ１を受け、出力端子ＯＵＴにラッチ信号Ｑ１を出力する。なお、ラッチ回路１００には、ラッチ帰還信号Ｂを遮断または透過する制御スイッチは設けられていない。
次に、実施形態３に係るラッチ回路１００の動作について詳細に説明する。
まず、クロック信号ＣＫがローレベルのとき、データ信号Ｄ１は、制御スイッチ１２０によって遮断される。この場合において、ラッチ信号Ｑ１がハイレベル、ラッチ帰還信号Ｂがローレベルのとき、Ｐ型トランジスタＴ４（第１トランジスタ）はオフであり、Ｎ型トランジスタＴ３（第３トランジスタ）はオンである。また、Ｐ型トランジスタＴ６（第４トランジスタ）のゲートおよびドレインには接地電位ＶＳＳが与えられているため、接地電位ＶＳＳからＰ型トランジスタＴ６の閾値分上がった（シフトした）電位がＮ型トランジスタＴ２（第２トランジスタ）のゲートに与えられる。これにより、Ｎ型トランジスタＴ２が弱いオン状態となり、ラッチ帰還信号Ｂおよびラッチ信号Ｑ１を保持することができる。
そして、クロック信号ＣＫがローレベルからハイレベルになったとき、データ信号Ｄ１は、制御スイッチ１２０によって透過される。この場合において、データ信号Ｄ１が、ハイレベルからローレベルに遷移するとき、インバータ１１０と相対的に比較してＮ型トランジスタＴ２の駆動能力が十分に弱いため、仮に、電源電位ＶＤＤの低下等によりインバータ１１０の駆動能力が低下したとしてもラッチ帰還信号Ｂは容易にローレベルからハイレベルに遷移することができる。すなわち、ラッチ回路１００は、データ信号Ｄ１をラッチ信号Ｑ１へ書き込むことができる。
一方で、クロック信号ＣＫがローレベルの場合において、ラッチ信号Ｑ１がローレベル、ラッチ帰還信号Ｂがハイレベルのとき、Ｎ型トランジスタＴ３はオフであり、Ｐ型トランジスタＴ４はオンである。また、Ｎ型トランジスタＴ５のゲートおよびドレインには電源電位ＶＤＤが与えられているため、電源電位ＶＤＤからＮ型トランジスタＴ５の閾値分下がった電位がＰ型トランジスタＴ１のゲートに与えられる。これにより、Ｐ型トランジスタＴ１が弱いオン状態となり、ラッチ帰還信号Ｂおよびラッチ信号Ｑ１を保持することができる。
そして、クロック信号ＣＫがローレベルからハイレベルになったとき、データ信号Ｄ１は、制御スイッチ１２０によって透過される。この場合において、データ信号Ｄ１が、ローレベルからハイレベルに遷移するとき、インバータ１１０と相対的に比較してＰ型トランジスタＴ１の駆動能力が十分に弱いため、仮に、電源電位ＶＤＤの低下等によりインバータ１１０の駆動能力が低下したとしても、ラッチ帰還信号Ｂは容易にハイレベルからローレベルに遷移することができる。すなわち、ラッチ回路１００は、データ信号Ｄ１をラッチ信号Ｑ１へ書き込むことができる。
以上のように、本実施形態に係るラッチ回路１００は、ラッチ帰還信号Ｂを遮断または透過する制御機能なしに、ラッチ回路の書き込み動作と保持能力を保証することが可能となり、ラッチ回路への書き込み動作とデータ保持能力とを保証しつつ、ラッチ回路の低消費電力化を実現することができる。
＜実施形態４＞
図４Ａは実施形態４に係るラッチ回路の回路図の一例を示した図である。図４Ａにおいて、ラッチ帰還部１４０以外の構成は、図１Ａと同一または類似である。図４Ｂは、実施形態４に係るラッチ回路においてクロック信号を処理する回路の概念図であり、図１Ｂと同じ回路を示している。
図４Ａは実施形態４に係るラッチ回路の回路図の一例を示した図である。図４Ａにおいて、ラッチ帰還部１４０以外の構成は、図１Ａと同一または類似である。図４Ｂは、実施形態４に係るラッチ回路においてクロック信号を処理する回路の概念図であり、図１Ｂと同じ回路を示している。
図４Ａに示すように、ラッチ帰還部１４０は、電源（第１電位ノード）とノードＮ１１（第１ノード）との間に接続されたＰ型トランジスタＴ１２（第１トランジスタ）と、ノードＮ１１とグランド（第２電位ノード）の間に接続されたＮ型トランジスタＴ１３（第２トランジスタ）とを備えている。Ｐ型トランジスタＴ１２とノードＮ１２（第２ノード）との間には、Ｐ型トランジスタＴ１１（第３トランジスタ）が接続されており、そのゲートには接地電位ＶＳＳ（第３電位）が与えられている。また、Ｎ型トランジスタＴ１３（第２トランジスタ）とノードＮ１２（第２ノード）との間には、Ｎ型トランジスタＴ１４（第４トランジスタ）が接続されており、そのゲートには、電源電位ＶＤＤ（第４電位）が与えられている。このような構成とすることにより、図１Ａと同様に、ラッチ帰還部１４０とインバータ１３０とによって、ラッチ機能が実現され、ラッチ回路１００は、入力端子ＩＮからデータ信号Ｄ１を受け、出力端子ＯＵＴにラッチ信号Ｑ１を出力する。なお、ラッチ回路１００には、ラッチ帰還信号Ｂを遮断または透過する制御スイッチは設けられていない。
次に、実施形態４に係るラッチ回路１００の動作について詳細に説明する。
まず、クロック信号ＣＫがローレベルのとき、データ信号Ｄ１は、制御スイッチ１２０によって遮断される。この場合において、ラッチ信号Ｑ１がハイレベル、ラッチ帰還信号Ｂがローレベルのとき、Ｐ型トランジスタＴ１１がオン、Ｐ型トランジスタＴ１２がオフ、Ｎ型トランジスタＴ１４がオンであるため、電源電位ＶＤＤ（第１電位）からＮ型トランジスタＴ１４の閾値分下がった（シフトした）電位がＮ型トランジスタＴ１３）のゲートに与えられる。これにより、Ｎ型トランジスタＴ１３が弱いオン状態となり、ラッチ帰還信号Ｂおよびラッチ信号Ｑ１を保持することができる。
そして、クロック信号ＣＫがローレベルからハイレベルになったとき、データ信号Ｄ１は、制御スイッチ１２０によって透過される。この場合において、データ信号Ｄ１が、ハイレベルからローレベルに遷移するとき、インバータ１１０と相対的に比較してＮ型トランジスタＴ１３の駆動能力が十分に弱いため、仮に、電源電位ＶＤＤの低下等によりインバータ１１０の駆動能力が低下したとしてもラッチ帰還信号Ｂは容易にローレベルからハイレベルに遷移することができる。すなわち、ラッチ回路１００は、データ信号Ｄ１をラッチ信号Ｑ１へ書き込むことができる。
一方で、クロック信号ＣＫがローレベルの場合において、ラッチ信号Ｑ１がローレベル、ラッチ帰還信号Ｂがハイレベルのとき、Ｎ型トランジスタＴ１４がオン、Ｎ型トランジスタＴ１３（第２トランジスタ）がオフ、Ｐ型トランジスタＴ１１がオンであるため、接地電位ＶＳＳ（第２電位）からＰ型トランジスタＴ１１の閾値分下がった（シフトした）電位がＰ型トランジスタＴ１２のゲートに与えられる。これにより、Ｐ型トランジスタＴ１２が弱いオン状態となり、ラッチ帰還信号Ｂおよびラッチ信号Ｑ１を保持することができる。
そして、クロック信号ＣＫがローレベルからハイレベルになったとき、データ信号Ｄ１は、制御スイッチ１２０によって透過される。この場合において、データ信号Ｄ１が、ローレベルからハイレベルに遷移するとき、インバータ１１０と相対的に比較してＰ型トランジスタＴ１２の駆動能力が十分に弱いため、仮に、電源電位ＶＤＤの低下等によりインバータ１１０の駆動能力が低下したとしても、ラッチ帰還信号Ｂ１は容易にハイレベルからローレベルに遷移することができる。すなわち、ラッチ回路１００は、データ信号Ｄ１をラッチ信号Ｑ１へ書き込むことができる。
なお、図５Ａに示すように、Ｐ型トランジスタＴ１１のゲートが、Ｎ型トランジスタＴ１３のゲートとＮ型トランジスタＴ１４との間を接続する第４ノードとしてのノードＮ１９に接続され、Ｎ型トランジスタＴ１４のゲートが、Ｐ型トランジスタＴ１２のゲートとＰ型トランジスタＴ１１との間を接続する第５ノードとしてのノードＮ１８に接続された場合においても、図４Ａと同様の動作をし、同様の効果が得られる。
つまり、本開示の実施形態４の半導体回路では、第１ノードと第２ノードとの間に接続された半導体集積回路において、前記第１ノードと第１電位が与えられている第１電位ノードとの間に設けられた第１導電型の第１トランジスタと、前記第１ノードと第２電位が与えられている第２電位ノードとの間に設けられ、ゲートに前記第２ノードが接続された第２導電型の第２トランジスタと、前記第１トランジスタのゲートと前記第２ノードとの間に設けられた第１導電型の第３トランジスタとを備えている。そして、前記第２ノードにおける信号が前記第１トランジスタをオンさせるように変化するとき、前記第３トランジスタのゲートに当該第３トランジスタをオンさせる第３電位が与えられ、かつ、前記第１トランジスタのゲートに、前記第３電位から前記第３トランジスタの閾値分シフトした電位が与えられるように構成されている。
実施形態４によると、第２ノードにおける信号が変化する（ハイレベルからローレベルまたはローレベルからハイレベルに遷移する遷移）とき、第３トランジスタのゲートに第３電位（例えば第３トランジスタが第２導電型の場合における、例えば第１電位、または、例えば、第３トランジスタが第１導電型の場合における、例えば第２電位）が与えられることによって第３トランジスタがオンするように構成されている。そして、第１トランジスタのゲートには、第３トランジスタのゲートに与えられた第３電位から第３トランジスタの閾値分シフトした電位が与えられるように構成されている。このように、上記の閾値分シフトした電位が与えられることは、換言すると、第１電位と第２電位との間における所定の電位が第１トランジスタのゲートに与えられることになり、第１トランジスタは弱いオン状態となる。このように、第１トランジスタが弱いオン状態になっているため、第１ノードにおける信号のレベルが遷移するとき、第１トランジスタの駆動能力が十分に弱い状態であり、第１ノードにおける信号のレベルは容易に遷移することができる。
したがって、実施形態４の半導体集積回路を、例えばラッチ回路やフリップフロップ回路に適用した場合、第１トランジスタは弱いオン状態となるため、ラッチ信号（出力信号）およびラッチ帰還部から帰還される信号を保持することができる。また、第１ノードにおける信号のレベルが遷移する（ハイレベルからローレベルまたはローレベルからハイレベルに遷移する）時、第１トランジスタの駆動能力が十分に弱い状態となっているため、第１ノードにおける信号のレベルは容易に遷移することができる。これにより、ラッチ帰還部から帰還される信号を遮断または透過する制御機能なしに、ラッチ回路の書き込み動作と保持能力を保証することが可能となり、ラッチ回路やフリップフロップ回路への書き込み動作とデータ保持能力とを保証しつつ、低消費電力化を実現することができる。
＜実施形態５＞
図６Ａは、実施形態５に係るフリップフロップの回路図の一例を示した図である。図６Ｂは、実施形態５に係るフリップフロップ回路においてクロック信号を処理する回路の概念図であり、図１Ｂと同じ回路を示している。
図６Ａは、実施形態５に係るフリップフロップの回路図の一例を示した図である。図６Ｂは、実施形態５に係るフリップフロップ回路においてクロック信号を処理する回路の概念図であり、図１Ｂと同じ回路を示している。
図６Ａにおいて、フリップフロップ回路４００は、入力端子ＩＮと出力端子ＯＵＴとの間において直列に接続された実施形態１に係るラッチ回路１００と、ラッチ回路２００とを備えている。また、図６Ｂに示されるように、図１Ｂと同様に、インバータ３１０，３２０によって、クロック内部信号ＰＣＫおよびクロック内部反転信号ＮＣＫを生成している。
ラッチ回路２００は、一端にラッチ回路１００の出力信号を受ける制御スイッチ２２０と、制御スイッチ２２０の他端と出力端子ＯＵＴとの間において直列に接続された２つのインバータ２１０，２３０と、インバータ２１０から出力される信号を受けてラッチ帰還信号Ｂ２を生成し、インバータ２１０の入力に帰還するラッチ帰還部２４０（半導体集積回路）とを備えている。
ラッチ帰還部２４０は、図１Ａのラッチ帰還部１４０と同一または類似の構成であり、電源とラッチ帰還信号Ｂ２が出力されるノードＮ２１との間に直列に接続されたＰ型トランジスタＴ２４（第１トランジスタ），Ｔ２１（第４トランジスタ）と、ノードＮ２１（第１ノード）とグランド（第２電位）との間に直列に接続されたＮ型トランジスタＴ２２（第２トランジスタ），Ｔ２３（第３トランジスタ）とによって構成されている。
フリップフロップ回路４００において、インバータ１３０とラッチ帰還部１４０とはマスターラッチ機能を有し、制御スイッチ２２０はマスターラッチの信号を遮断または透過する機能を有し、インバータ２１０とラッチ帰還部２４０とはスレーブラッチ機能を有し、インバータ２３０はスレーブラッチの出力信号をフリップフロップ信号Ｑ２として出力端子ＯＵＴに出力する。なお、ラッチ回路１００およびラッチ回路２００の動作は、実施形態１に記載のラッチ回路１００と同一または類似である。
以上のように、実施形態１のラッチ回路をフリップフロップ回路４００に適用することによって、ラッチ回路１００のラッチ帰還信号Ｂ１およびラッチ回路２００のラッチ帰還信号Ｂ２を遮断または透過する制御機能なしに、ラッチ回路の書き込み動作と保持能力を保証することが可能となり、ラッチ回路への書き込み動作とデータ保持能力とを保証しつつ、フリップフロップ回路（ラッチ回路）の低消費電力化を実現することができる。
＜実施形態６＞
図７は、実施形態６に係るフリップフロップ回路４００の回路図である。図７において、図６Ｂにおけるインバータ３１０，３２０を省いている。そして、制御スイッチ１２０は、Ｐ型トランジスタ１２１のみで構成しており、制御スイッチ２２０はＮ型トランジスタ２２２のみで構成している。
図７は、実施形態６に係るフリップフロップ回路４００の回路図である。図７において、図６Ｂにおけるインバータ３１０，３２０を省いている。そして、制御スイッチ１２０は、Ｐ型トランジスタ１２１のみで構成しており、制御スイッチ２２０はＮ型トランジスタ２２２のみで構成している。
実施形態６に係るフリップフロップ回路４００の動作は、実施形態５（図６Ａおよび図６Ｂ）のフリップフロップ回路４００と同一または類似である。これにより、本実施形態に係るフリップフロップ回路は、実施形態５の効果を維持しつつ、トランジスタ数を削減することで、さらに小面積化や低消費電力化できる。
＜実施形態７＞
図８は、本発明の実施形態７に係るフリップフロップ回路４００の回路図である。図８に示すフリップフロップ回路４００では、インバータ１３０の駆動能力を補助する補助回路４１０と、インバータ２１０の駆動能力を補助する補助回路４２０とが設けられている。
図８は、本発明の実施形態７に係るフリップフロップ回路４００の回路図である。図８に示すフリップフロップ回路４００では、インバータ１３０の駆動能力を補助する補助回路４１０と、インバータ２１０の駆動能力を補助する補助回路４２０とが設けられている。
補助回路４１０は、Ｐ型トランジスタＴ３１（第７トランジスタ），Ｔ３２（第８トランジスタ）によって構成されている。Ｐ型トランジスタＴ３１のソースは電源に接続され、ゲートにはインバータ１１０の出力信号が与えられている。Ｐ型トランジスタＴ３２は、Ｐ型トランジスタＴ３１のドレインとインバータ１３０の出力との間に接続されており、ゲートにクロック信号ＣＫを受ける。補助回路４１０は、制御スイッチ１２０がインバータ１１０の出力信号を透過させているとき、インバータ１１０の出力信号をラッチ回路１００の出力信号に直接伝播させるように構成されている。
補助回路４２０は、Ｎ型トランジスタＴ３３（第８トランジスタ），Ｔ３４（第７トランジスタ）によって構成されている。Ｎ型トランジスタＴ３４のソースはグランドに接続され、ゲートにはインバータ１３０の出力信号が与えられている。Ｎ型トランジスタＴ３３は、Ｎ型トランジスタＴ３４のドレインとインバータ２１０の出力との間に接続されており、ゲートにクロック信号ＣＫを受ける。補助回路４２０は、制御スイッチ１２０がインバータ１１０の出力信号を透過させているとき、インバータ１１０の出力信号をラッチ回路２００の出力信号に直接伝播させるように構成されている。
実施形態７に係るフリップフロップ回路４００の動作は、実施形態５（図６Ａおよび図６Ｂ）のフリップフロップ回路４００と同一または類似である。これにより、本実施形態に係るフリップフロップ回路は、実施形態５の効果を維持しつつ、駆動能力の低下を抑制し、さらに低消費電力化できる。
＜実施形態８＞
図９は、本発明の実施形態８に係るフリップフロップ回路４００の回路図である。このフリップフロップ回路４００は、図８に示される実施形態７のフリップフロップ回路と同様の機能を有する。本実施の形態では、図９において、図８と同様、ラッチ帰還部２４０および補助回路４２０が設けられているが、図８のマスターラッチ（インバータ１３０およびラッチ帰還部１４０）の代わりに、クロック信号ＣＫを用いたクロックドインバータ１５０、１５１から構成されるダイナミック回路が設けられている。
図９は、本発明の実施形態８に係るフリップフロップ回路４００の回路図である。このフリップフロップ回路４００は、図８に示される実施形態７のフリップフロップ回路と同様の機能を有する。本実施の形態では、図９において、図８と同様、ラッチ帰還部２４０および補助回路４２０が設けられているが、図８のマスターラッチ（インバータ１３０およびラッチ帰還部１４０）の代わりに、クロック信号ＣＫを用いたクロックドインバータ１５０、１５１から構成されるダイナミック回路が設けられている。
この実施形態におけるダイナミック回路とは、すなわち、マスターのデータ保持機能がラッチではないため、クロック信号ＣＫがハイレベルのときＰ型トランジスタ１５２、１５３はオフになり、ノードＮ２５、Ｎ２６がフローティングとなる場合が生じるが、クロック信号ＣＫのハイレベルの期間が短ければ、ノードＮ２５、Ｎ２６がクロック信号ＣＫの直前のローレベルのときに確定したレベルを保持することができる回路である。
なおダイナミック回路は、実施形態８のみならず同等の機能を実現できる構成であればその形態は問わない。また、本実施形態のフリップフロップ回路４００におけるスレーブラッチ（インバータ２１０とラッチ帰還部２４０）は、実施形態１〜７のいずれのラッチ回路（あるいは、スレーブラッチ）で構成されてもよい。
このように、本実施形態のフリップフロップ回路４００は、実施形態１〜７のいずれかのラッチ回路を用いてスレーブラッチが構成され、フローティングノードをもつダイナミック回路でマスターラッチが構成される。これにより、本実施形態のフリップフロップ回路４００により、実施形態７の効果を維持しつつ、トランジスタ数を削減することで、さらに小面積化や低消費電力化ができる。
以上、実施形態１〜８を説明したが、これらの実施形態中の構成要素を組み合わせて新たな実施の形態とすることも可能である。また、実施形態１〜４では１個のラッチを説明したが、実施形態５〜８のように２個以上のラッチを組み合わせてフリップフロップを構成することも可能であり、同様の効果が得られる。
本開示に係るラッチ回路またはフリップフロップ回路は、電源電圧が低下した場合でも安定動作を保証できるため、モバイル機器等の電子機器に搭載される半導体集積回路等として有用である。
１００ ラッチ回路
１１０ インバータ（第１インバータ）
１２０ 制御スイッチ
１３０ インバータ（第２インバータ）
１４０ ラッチ帰還部（半導体集積回路）
４００ フリップフロップ回路
４１０ 補助回路
４２０ 補助回路
Ｔ１ Ｐ型トランジスタ（第４トランジスタ（実施形態１）、第５トランジスタ（実施形態２、３））
Ｔ２ Ｎ型トランジスタ（第２トランジスタ）
Ｔ３ Ｎ型トランジスタ（第３トランジスタ）
Ｔ４ Ｐ型トランジスタ（第１トランジスタ）
Ｔ５ Ｎ型トランジスタ（第４トランジスタ（実施形態２）、第６トランジスタ（実施形態３））
Ｔ６ Ｐ型トランジスタ（第４トランジスタ）
Ｔ１１ Ｐ型トランジスタ（第３トランジスタ）
Ｔ１２ Ｐ型トランジスタ（第１トランジスタ）
Ｔ１３ Ｎ型トランジスタ（第２トランジスタ）
Ｔ１４ Ｎ型トランジスタ（第４トランジスタ）
Ｔ２１ Ｐ型トランジスタ（第４トランジスタ）
Ｔ２２ Ｐ型トランジスタ（第２トランジスタ）
Ｔ２３ Ｎ型トランジスタ（第３トランジスタ）
Ｔ２４ Ｎ型トランジスタ（第１トランジスタ）
Ｔ３１ Ｐ型トランジスタ（第７トランジスタ）
Ｔ３２ Ｐ型トランジスタ（第８トランジスタ）
Ｔ３３ Ｎ型トランジスタ（第８トランジスタ）
Ｔ３４ Ｎ型トランジスタ（第７トランジスタ）
Ｎ１１ ノード（第１ノード）
Ｎ１２ ノード（第２ノード）
Ｎ１４ ノード（第３ノード）
Ｎ１８ ノード（第５ノード）
Ｎ１９ ノード（第４ノード）
Ｄ１ データ信号（入力信号）
ＣＫ クロック信号
Ｑ１ ラッチ信号
１１０ インバータ（第１インバータ）
１２０ 制御スイッチ
１３０ インバータ（第２インバータ）
１４０ ラッチ帰還部（半導体集積回路）
４００ フリップフロップ回路
４１０ 補助回路
４２０ 補助回路
Ｔ１ Ｐ型トランジスタ（第４トランジスタ（実施形態１）、第５トランジスタ（実施形態２、３））
Ｔ２ Ｎ型トランジスタ（第２トランジスタ）
Ｔ３ Ｎ型トランジスタ（第３トランジスタ）
Ｔ４ Ｐ型トランジスタ（第１トランジスタ）
Ｔ５ Ｎ型トランジスタ（第４トランジスタ（実施形態２）、第６トランジスタ（実施形態３））
Ｔ６ Ｐ型トランジスタ（第４トランジスタ）
Ｔ１１ Ｐ型トランジスタ（第３トランジスタ）
Ｔ１２ Ｐ型トランジスタ（第１トランジスタ）
Ｔ１３ Ｎ型トランジスタ（第２トランジスタ）
Ｔ１４ Ｎ型トランジスタ（第４トランジスタ）
Ｔ２１ Ｐ型トランジスタ（第４トランジスタ）
Ｔ２２ Ｐ型トランジスタ（第２トランジスタ）
Ｔ２３ Ｎ型トランジスタ（第３トランジスタ）
Ｔ２４ Ｎ型トランジスタ（第１トランジスタ）
Ｔ３１ Ｐ型トランジスタ（第７トランジスタ）
Ｔ３２ Ｐ型トランジスタ（第８トランジスタ）
Ｔ３３ Ｎ型トランジスタ（第８トランジスタ）
Ｔ３４ Ｎ型トランジスタ（第７トランジスタ）
Ｎ１１ ノード（第１ノード）
Ｎ１２ ノード（第２ノード）
Ｎ１４ ノード（第３ノード）
Ｎ１８ ノード（第５ノード）
Ｎ１９ ノード（第４ノード）
Ｄ１ データ信号（入力信号）
ＣＫ クロック信号
Ｑ１ ラッチ信号
Claims (19)
- 第１ノードと第２ノードとの間に接続された半導体集積回路であって、
第１電位が与えられる第１電位ノードと前記第１ノードとの間に設けられ、ゲートに前記第２ノードが接続された第１導電型の第１トランジスタと、
ドレインが前記第１ノードに接続された第２導電型の第２トランジスタと、
前記第２トランジスタのソースが接続された第３ノードと第２電位が与えられた第２電位ノードとの間に設けられ、ゲートに前記第２ノードが接続された前記第２導電型の第３トランジスタと、
ソースまたはドレインが前記第２トランジスタのゲートに接続された第４トランジスタとを備え、
前記第２ノードにおける信号が変化するとき、前記第４トランジスタのゲートに当該第４トランジスタをオンさせる第３電位が与えられ、前記第２トランジスタのゲートに、前記第３電位から前記第４トランジスタの閾値分シフトした電位が与えられるように構成されている
半導体集積回路。 - 請求項１記載の半導体集積回路において、
前記第４トランジスタは、前記第１トランジスタのドレインと前記第１ノードとの間に設けられ、かつ、ゲートに前記第３ノードが接続され、
前記第２ノードにおける信号が変化するとき、前記第２トランジスタのゲートに、前記第１ノードの電位から前記第４トランジスタの閾値分シフトした電位が与えられる
半導体集積回路。 - 請求項１記載の半導体集積回路において、
前記第４トランジスタは、Ｎ型のトランジスタであり、かつ、当該第４トランジスタのゲートおよびドレインには前記第１電位が与えられている
半導体集積回路。 - 請求項３記載の半導体集積回路において、
前記第１トランジスタのドレインと前記第１ノードとの間に設けられ、かつ、ゲートに前記第４トランジスタのソースが接続された第５トランジスタを備えている
半導体集積回路。 - 請求項１記載の半導体集積回路において、
前記第４トランジスタは第１導電型のトランジスタであり、かつ、当該第４トランジスタのゲートおよびドレインには前記第２電位が与えられ、
前記第１トランジスタのドレインと前記第１ノードとの間に設けられた第１導電型の第５トランジスタと、
ゲートおよびドレインに前記第１電位が与えられ、ソースが前記第５トランジスタのゲートに接続された第２導電型の第６トランジスタとを備えている
半導体集積回路。 - 第１ノードと第２ノードとの間に接続された半導体集積回路であって、
前記第１ノードと第１電位が与えられている第１電位ノードとの間に設けられた第１導電型の第１トランジスタと、
前記第１ノードと第２電位が与えられている第２電位ノードとの間に設けられ、ゲートに前記第２ノードが接続された第２導電型の第２トランジスタと、
前記第１トランジスタのゲートと前記第２ノードとの間に設けられた第１導電型の第３トランジスタとを備え、
前記第２ノードにおける信号が前記第１トランジスタをオンさせるように変化するとき、前記第３トランジスタのゲートに当該第３トランジスタをオンさせる第３電位が与えられ、かつ、前記第１トランジスタのゲートに、前記第３電位から前記第３トランジスタの閾値分シフトした電位が与えられるように構成されている
半導体集積回路。 - 請求項６記載の半導体集積回路において、
前記第２トランジスタのゲートと、前記第２ノードとの間に設けられた第２導電型の第４トランジスタを備え、
前記第２ノードにおける信号が前記第２トランジスタをオンさせるように変化するとき、前記第４トランジスタのゲートに当該第４トランジスタをオンさせる第４電位が与えられ、前記第２トランジスタのゲートに、前記第４電位から前記第４トランジスタの閾値分シフトした電位が与えられるように構成されている
半導体集積回路。 - 請求項７記載の半導体集積回路において、
前記第３トランジスタのゲートには、前記第２電位が与えられ、
前記第４トランジスタのゲートには、前記第１電位が与えられている
半導体集積回路。 - 請求項７記載の半導体集積回路において、
前記第３トランジスタのゲートは、前記第２トランジスタのゲートと前記第４トランジスタとの間の第４ノードに接続され、
前記第４トランジスタのゲートは、前記第１トランジスタのゲートと第３トランジスタとの間の第５ノードに接続されている
半導体集積回路。 - 請求項１記載の半導体集積回路をラッチ帰還部として備えるラッチ回路。
- 請求項１０記載のラッチ回路において、
入力信号およびクロック信号を受けて、ラッチ信号を出力するものであり、
前記入力信号を反転して出力する第１インバータと、
前記クロック信号に基づいて、前記第１インバータの出力信号を遮断または透過させる制御スイッチと、
前記制御スイッチの出力信号を受け、当該受けた信号を反転して前記ラッチ信号として出力する第２インバータと、
前記ラッチ信号を前記第２ノードに受け、前記第１ノードを介して前記第２インバータの入力に帰還させる請求項１記載の半導体集積回路を有するラッチ帰還部とを備え、
前記制御スイッチは１個のトランジスタによって構成されている
ラッチ回路。 - 請求項１１記載のラッチ回路において、
前記第１インバータの出力信号をゲートに受ける第７トランジスタと、前記クロック信号をゲートに受け、前記第７トランジスタと直列に接続された第８トランジスタとを有する補助回路をさらに備え、
前記補助回路は、前記制御スイッチが前記第１インバータの出力信号を透過させているとき、前記第１インバータの出力信号を前記ラッチ回路の出力信号に直接伝播させるように構成されている
ラッチ回路。 - 請求項１０乃至１２のいずれか１項に記載のラッチ回路を備えるフリップフロップ回路。
- 請求項６記載の半導体集積回路をラッチ帰還部として備えるラッチ回路。
- 請求項１４記載のラッチ回路において、
入力信号およびクロック信号を受けて、ラッチ信号を出力するものであり、
前記入力信号を反転して出力する第１インバータと、
前記クロック信号に基づいて、前記第１インバータの出力信号を遮断または透過させる制御スイッチと、
前記制御スイッチの出力信号を受け、当該受けた信号を反転して前記ラッチ信号として出力する第２インバータと、
前記ラッチ信号を前記第２ノードに受け、前記第１ノードを介して前記第２インバータの入力に帰還させる請求項１記載の半導体集積回路を有するラッチ帰還部とを備え、
前記制御スイッチは１個のトランジスタによって構成されている
ラッチ回路。 - 請求項１５記載のラッチ回路において、
前記第１インバータの出力信号をゲートに受ける第７トランジスタと、前記クロック信号をゲートに受け、前記第７トランジスタと直列に接続された第８トランジスタとを有する補助回路をさらに備え、
前記補助回路は、前記制御スイッチが前記第１インバータの出力信号を透過させているとき、前記第１インバータの出力信号を前記ラッチ回路の出力信号に直接伝播させるように構成されている
ラッチ回路。 - 請求項１４乃至１６のいずれか１項に記載のラッチ回路を備えるフリップフロップ回路。
- 相互に反転した信号が与えられた第１ノードおよび第２ノード間に接続された半導体集積回路であって、
第１電位が与えられる第１電位ノードと前記第１ノードとの間に設けられた第１導電型の第１トランジスタと、
前記第１ノードと第２電位が与えられる第２電位ノードとの間に設けられ、ドレインが前記第１ノードに接続された第２導電型の第２トランジスタと、
ソースが前記第２トランジスタのゲートに接続された第３トランジスタとを備え、
前記第２ノードにおける信号が変化するとき、前記第３トランジスタのゲートに当該第３トランジスタをオンさせる第３電位が与えられ、前記第２トランジスタのゲートに、前記第３電位から前記第３トランジスタの閾値分シフトした電位が与えられるように構成されている
半導体集積回路。 - 請求項１０乃至１２、１４乃至１６のいずれか１項に記載のラッチ回路を用いてスレーブラッチが構成され、
フローティングノードをもつダイナミック回路でマスターラッチが構成される
フリップフロップ回路。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013273257 | 2013-12-27 | ||
| JP2013273257 | 2013-12-27 | ||
| PCT/JP2014/006180 WO2015098017A1 (ja) | 2013-12-27 | 2014-12-11 | 半導体集積回路、ラッチ回路およびフリップフロップ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPWO2015098017A1 true JPWO2015098017A1 (ja) | 2017-03-23 |
| JP6617879B2 JP6617879B2 (ja) | 2019-12-11 |
Family
ID=53477923
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2015554524A Active JP6617879B2 (ja) | 2013-12-27 | 2014-12-11 | 半導体集積回路、ラッチ回路およびフリップフロップ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US9755622B2 (ja) |
| JP (1) | JP6617879B2 (ja) |
| CN (1) | CN105850043B (ja) |
| WO (1) | WO2015098017A1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102636098B1 (ko) * | 2016-10-31 | 2024-02-13 | 삼성전자주식회사 | 플립 플롭 및 이를 포함하는 반도체 시스템 |
| US11386254B2 (en) * | 2018-12-13 | 2022-07-12 | Samsung Electronics Co., Ltd. | Semiconductor circuit and semiconductor circuit layout system |
| JP2021097317A (ja) * | 2019-12-17 | 2021-06-24 | セイコーエプソン株式会社 | フリップフロップ回路および発振器 |
Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0677805A (ja) * | 1992-08-25 | 1994-03-18 | Olympus Optical Co Ltd | 出力バッファ回路 |
| JPH06164331A (ja) * | 1992-11-26 | 1994-06-10 | Matsushita Electric Ind Co Ltd | ラッチ回路 |
| JPH08316822A (ja) * | 1995-05-22 | 1996-11-29 | Matsushita Electric Ind Co Ltd | Ｃｍｏｓ論理回路 |
| JPH098612A (ja) * | 1995-06-16 | 1997-01-10 | Nec Corp | ラッチ回路 |
| JPH1093397A (ja) * | 1996-09-13 | 1998-04-10 | Nippon Telegr & Teleph Corp <Ntt> | Ｄ型フリップフロップ |
| JP2000278098A (ja) * | 1999-03-24 | 2000-10-06 | Texas Instr Japan Ltd | レシオ回路、ラッチ回路及びｍｏｓトランジスタ |
| JP2002026718A (ja) * | 2000-07-10 | 2002-01-25 | Oki Micro Design Co Ltd | インバータ回路 |
| JP2004080172A (ja) * | 2002-08-13 | 2004-03-11 | Yamaha Corp | Ｄ型フリップフロップおよび電子回路 |
| JP2006115311A (ja) * | 2004-10-15 | 2006-04-27 | Toshiba Corp | 半導体集積回路 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03185921A (ja) * | 1989-12-14 | 1991-08-13 | Toshiba Corp | 半導体集積回路 |
| US5111076A (en) * | 1990-09-05 | 1992-05-05 | Min Ming Tarng | Digital superbuffer |
| US5349246A (en) * | 1992-12-21 | 1994-09-20 | Sgs-Thomson Microelectronics, Inc. | Input buffer with hysteresis characteristics |
| JP2671787B2 (ja) * | 1993-12-24 | 1997-10-29 | 日本電気株式会社 | 出力バッファ回路 |
| JP3572700B2 (ja) | 1995-02-06 | 2004-10-06 | ヤマハ株式会社 | Ｍｏｓ型スタティックフリップフロップ |
| US5633603A (en) * | 1995-12-26 | 1997-05-27 | Hyundai Electronics Industries Co., Ltd. | Data output buffer using pass transistors biased with a reference voltage and a precharged data input |
| KR100234713B1 (ko) * | 1996-12-30 | 1999-12-15 | 김영환 | 반도체 메모리 소자의 기판 전압 발생 회로 |
| US6008678A (en) * | 1997-04-23 | 1999-12-28 | Lucent Technologies Inc. | Three-phase master-slave flip-flop |
| JP2000065902A (ja) * | 1998-08-25 | 2000-03-03 | Mitsubishi Electric Corp | 半導体装置 |
| JP3779484B2 (ja) * | 1999-03-08 | 2006-05-31 | 株式会社東芝 | Ｍｏｓ型半導体集積回路 |
| US6803831B2 (en) * | 2002-05-20 | 2004-10-12 | Nec Eletronics Corporation | Current starved inverter ring oscillator having an in-phase signal transmitter with a sub-threshold current control unit |
| CN101388245B (zh) * | 2003-11-13 | 2012-01-25 | 瑞萨电子株式会社 | 半导体集成电路装置 |
| US7212062B2 (en) * | 2005-02-10 | 2007-05-01 | International Business Machines Corporation | Power supply noise insensitive multiplexer |
| KR102074946B1 (ko) * | 2013-10-30 | 2020-02-07 | 삼성전자 주식회사 | 온도 보상 저전류 발진기 회로, 및 이를 포함하는 장치 |
-
2014
- 2014-12-11 WO PCT/JP2014/006180 patent/WO2015098017A1/ja active Application Filing
- 2014-12-11 JP JP2015554524A patent/JP6617879B2/ja active Active
- 2014-12-11 CN CN201480070499.1A patent/CN105850043B/zh active Active
-
2016
- 2016-06-21 US US15/188,616 patent/US9755622B2/en not_active Expired - Fee Related
-
2017
- 2017-07-31 US US15/665,070 patent/US9871503B2/en active Active
Patent Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0677805A (ja) * | 1992-08-25 | 1994-03-18 | Olympus Optical Co Ltd | 出力バッファ回路 |
| JPH06164331A (ja) * | 1992-11-26 | 1994-06-10 | Matsushita Electric Ind Co Ltd | ラッチ回路 |
| JPH08316822A (ja) * | 1995-05-22 | 1996-11-29 | Matsushita Electric Ind Co Ltd | Ｃｍｏｓ論理回路 |
| JPH098612A (ja) * | 1995-06-16 | 1997-01-10 | Nec Corp | ラッチ回路 |
| JPH1093397A (ja) * | 1996-09-13 | 1998-04-10 | Nippon Telegr & Teleph Corp <Ntt> | Ｄ型フリップフロップ |
| JP2000278098A (ja) * | 1999-03-24 | 2000-10-06 | Texas Instr Japan Ltd | レシオ回路、ラッチ回路及びｍｏｓトランジスタ |
| JP2002026718A (ja) * | 2000-07-10 | 2002-01-25 | Oki Micro Design Co Ltd | インバータ回路 |
| JP2004080172A (ja) * | 2002-08-13 | 2004-03-11 | Yamaha Corp | Ｄ型フリップフロップおよび電子回路 |
| JP2006115311A (ja) * | 2004-10-15 | 2006-04-27 | Toshiba Corp | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US9755622B2 (en) | 2017-09-05 |
| WO2015098017A1 (ja) | 2015-07-02 |
| CN105850043B (zh) | 2019-01-11 |
| US20170331464A1 (en) | 2017-11-16 |
| JP6617879B2 (ja) | 2019-12-11 |
| US9871503B2 (en) | 2018-01-16 |
| US20160301397A1 (en) | 2016-10-13 |
| CN105850043A (zh) | 2016-08-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4262053B2 (ja) | スリープモードでデータ保存が可能なｍｔｃｍｏｓフリップ・フロップ回路 | |
| JP5223302B2 (ja) | 半導体装置 | |
| KR20090027042A (ko) | 리텐션 기능을 갖는 ｍｔｃｍｏｓ 플립플롭 | |
| US9099998B2 (en) | Positive edge preset reset flip-flop with dual-port slave latch | |
| JP2008219491A (ja) | マスタスレーブ型フリップフロップ回路およびラッチ回路 | |
| US8836399B2 (en) | Positive edge flip-flop with dual-port slave latch | |
| US9160314B2 (en) | Negative edge flip-flop with dual-port slave latch | |
| JP6617879B2 (ja) | 半導体集積回路、ラッチ回路およびフリップフロップ回路 | |
| US8803582B1 (en) | Positive edge reset flip-flop with dual-port slave latch | |
| US8836400B2 (en) | Positive edge preset flip-flop with dual-port slave latch | |
| JP2010004424A (ja) | レベルアップ変換回路 | |
| US9018976B2 (en) | Dual-port positive level sensitive reset preset data retention latch | |
| US9013218B2 (en) | Dual-port negative level sensitive reset data retention latch | |
| US9948282B2 (en) | Low-power retention flip-flops | |
| US9270257B2 (en) | Dual-port positive level sensitive reset data retention latch | |
| US9007091B2 (en) | Dual-port positive level sensitive preset data retention latch | |
| US9520862B2 (en) | Dual-port negative level sensitive reset preset data retention latch | |
| US9088271B2 (en) | Dual-port positive level sensitive data retention latch | |
| TWM531694U (zh) | 電壓位準轉換器 | |
| US9520863B2 (en) | Dual-port negative level sensitive preset data retention latch | |
| TWM565920U (zh) | 電壓位準轉換器 | |
| TWM538183U (zh) | 電壓位準轉換器 | |
| TWM528555U (zh) | 電壓位準轉換器 | |
| TWM528035U (zh) | 電位轉換器 | |
| TWM508850U (zh) | 電壓位準轉換器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20160422 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20171024 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20190108 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20190208 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20190723 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20190917 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20191008 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20191029 |
|
| R151 | Written notification of patent or utility model registration |
Ref document number: 6617879 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| SZ03 | Written request for cancellation of trust registration |
Free format text: JAPANESE INTERMEDIATE CODE: R313Z03 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |