CN105850043B - 半导体集成电路、锁存电路以及触发器 - Google Patents

半导体集成电路、锁存电路以及触发器 Download PDF

Info

Publication number
CN105850043B
CN105850043B CN201480070499.1A CN201480070499A CN105850043B CN 105850043 B CN105850043 B CN 105850043B CN 201480070499 A CN201480070499 A CN 201480070499A CN 105850043 B CN105850043 B CN 105850043B
Authority
CN
China
Prior art keywords
transistor
node
grid
signal
latch
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201480070499.1A
Other languages
English (en)
Other versions
CN105850043A (zh
Inventor
中西和幸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nuvoton Technology Corp Japan
Original Assignee
Panasonic Intellectual Property Management Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Intellectual Property Management Co Ltd filed Critical Panasonic Intellectual Property Management Co Ltd
Publication of CN105850043A publication Critical patent/CN105850043A/zh
Application granted granted Critical
Publication of CN105850043B publication Critical patent/CN105850043B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
    • H03K3/356121—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit with synchronous operation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/01—Details
    • H03K3/012—Modifications of generator to improve response time or to decrease power consumption
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356017—Bistable circuits using additional transistors in the input circuit
    • H03K3/356026—Bistable circuits using additional transistors in the input circuit with synchronous operation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356017—Bistable circuits using additional transistors in the input circuit
    • H03K3/356052—Bistable circuits using additional transistors in the input circuit using pass gates
    • H03K3/35606—Bistable circuits using additional transistors in the input circuit using pass gates with synchronous operation

Landscapes

  • Logic Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

提供一种既能够保证向半导体集成电路的写入工作以及数据保持能力，又能够有效地实现低耗电量的技术。被连接在第一节点与第二节点之间的半导体集成电路由第1至第四晶体管构成。并且，在第二节点的信号发生变化时，第四晶体管被导通，在第二晶体管的栅极被施加从第三电位位移了第四晶体管的阈值的电位。因此，能够容易地向半导体集成电路进行数据的写入，并且能够保证数据保持能力。

Description

半导体集成电路、锁存电路以及触发器
技术领域
本申请涉及半导体集成电路、以及具备该半导体集成电路的锁存电路以及触发器。
背景技术
在半导体集成电路中使用许多锁存电路以及触发器。随着移动设备的普及，半导体集成电路的低耗电量的要求不断增高，因此，锁存电路以及触发器也希望实现低耗电量。
一般而言，为了使锁存电路以及触发器的耗电量降低，则希望尽可能地减少存在于时钟信号的传播路径上的晶体管的数量。例如，在将数据信号写入到锁存电路时，采用按照时钟信号暂时断开锁存反馈信号的机构以便于写入，并且，由于省去了作为断开机构的控制开关，因此，在时钟信号的传播路径上就能够使晶体管的数量减少。
例如，在专利文献1以及2中公开的技术是，分别在构成触发器的主锁存电路以及从锁存电路中，省去上述的控制开关而是仅通过逆变器来生成锁存反馈信号。
(现有技术文献)
(专利文献)
专利文献1 专利第3572700号公报(图3)
专利文献2 米国专利第6008678号说明书
然而，在专利文献1、2所记载的以往技术中，由于近些年半导体集成电路的低耗电量化，而电源电压降低，或者随着小面积化的要求而晶体管的大小也变小，因此导致写入数据信号的晶体管的驱动能力降低，在该晶体管的驱动能力比生成锁存反馈信号的逆变器的驱动能力差的情况下，则会出现不能对数据信号进行写入的情况。另外，若极力地降低逆变器的驱动能力，则不能保持锁存信号。
发明内容
鉴于上述问题，本申请的目的在于提供一种技术，该技术即使在电源电压降低、晶体管的驱动能力降低的情况下，也能够在保证向半导体集成电路的写入工作以及数据保持能力的状态下，实现低耗电量。
本申请的半导体电路被连接在第一节点以及第二节点之间，该第一节点与第二节点被施加相互反转的信号，该半导体集成电路具备：第一导电型的第一晶体管，被设置在第一电位节点与所述第一节点之间，所述第一电位节点被施加第一电位；第二导电型的第二晶体管，被设置在所述第一节点与被施加第二电位的第二电位节点之间，且该第二导电型的第二晶体管的漏极与所述第一节点连接；以及第三晶体管，其源极与所述第二晶体管的栅极连接，在所述第二节点上的信号发生变化时，在所述第三晶体管的栅极被施加使该第三晶体管导通的第三电位，在所述第二晶体管的栅极被施加从所述第三电位位移了所述第三晶体管的阈值的电位。
通过本申请的半导体电路，在第二节点上的信号发生变化(从高电平转移到低电平或者从低电平转移到高电平)时，通过向第三晶体管的栅极施加第三电位(例如，在第三晶体管为第一导电型的情况下，例如为第二电位，或者，例如在第三晶体管为第二导电型的情况下，例如为第一电位)，从而第三晶体管导通。并且，在第二晶体管的栅极被施加从第三电位位移了第三晶体管的阈值的电位，所述第三电位是被施加到第三晶体管的栅极的电位。如以上所述，施加上述的位移了阈值的电位是指，将第一电位与第二电位之间的规定的电位施加到第二晶体管的栅极，从而第二晶体管成为弱的导通状态。这样，由于第二晶体管成为弱的导通状态，因此在第一节点上的信号的电平转移时，第二晶体管的驱动能力为相当弱的状态，则在第一节点上的信号的电平能够容易转移。
通过本申请，即使在电源电压降低、晶体管的驱动能力降低的情况下，也能够在保证向半导体集成电路的写入工作以及数据保持能力的状态下，实现低耗电量。
附图说明
图1A是实施方式1所涉及的锁存电路的概念图。
图1B是在实施方式1所涉及的锁存电路中，对时钟信号进行处理的电路的概念图。
图2A是实施方式2所涉及的锁存电路的概念图。
图2B是在实施方式2所涉及的锁存电路中，对时钟信号进行处理的电路的概念图。
图3A是实施方式3所涉及的锁存电路的概念图。
图3B是在实施方式3所涉及的锁存电路中，对时钟信号进行处理的电路的概念图。
图4A是实施方式4所涉及的锁存电路的概念图。
图4B是在实施方式4所涉及的锁存电路中，对时钟信号进行处理的电路的概念图。
图5A示出了实施方式4所涉及的锁存电路的变形例。
图5B是在实施方式4所涉及的锁存电路的变形例中，对时钟信号进行处理的电路的概念图。
图6A是实施方式5所涉及的触发器的概念图。
图6B是在实施方式5所涉及的触发器中，对时钟信号进行处理的电路的概念图。
图7是实施方式6所涉及的触发器的概念图。
图8是实施方式7所涉及的触发器的概念图。
图9是实施方式8所涉及的触发器的概念图。
具体实施方式
并且，以下将要说明的实施方式均为本发明的一个优选的具体例子。以下的实施方式所示的数值、形状、材料、构成要素、构成要素的配置位置以及连接形态、工序、工序的顺序等均为一个例子，主旨并非是对本发明进行限定。并且，在以下的实施方式的构成要素中，将示出本发明的最上位概念的技术方案中所没有记载的构成要素，作为构成优选的形态的任意的构成要素来说明。
以下参照附图对本申请所涉及的实施方式进行详细说明。并且，对于实质上相同的构成会有省略详细说明的情况。
＜实施方式1＞
图1A示出了实施方式1所涉及的锁存电路的电路图的一个例子。图1B是示出在实施方式1所涉及的锁存电路中，对时钟信号进行处理的电路的概念图。
如图1A所示，锁存电路100具备：在输入端子IN与输出端子OUT之间串联连接的两个逆变器110(第一逆变器)和逆变器130(第二逆变器)；被设置在逆变器110与逆变器130之间的控制开关120；以及锁存反馈部140(半导体集成电路)，接受从输出端子OUT输出的锁存信号Q1，以生成锁存反馈信号B，并反馈到逆变器130的输入。在逆变器110的输出与控制开关120的输入之间，由节点N10连接，在控制开关120的输出、逆变器130的输入、以及锁存反馈部140的输出之间，由作为第一节点的节点N11连接。并且，在逆变器130的输出、输出端子OUT、以及锁存反馈部140的输入之间，由作为第二节点的节点N12连接。即，节点N11与节点N12之间被提供了相反转的信号。
控制开关120是具有对数据信号D1(输入信号)进行截断或疏通的功能的开关，具备在节点N10与节点N11之间并联连接的P型晶体管121以及N型晶体管122。如图1B所示，在P型晶体管121的栅极被提供有，由逆变器310对时钟信号CK进行反转而得到的时钟内部反转信号NCK，在N型晶体管122的栅极被提供有，由逆变器320对时钟内部反转信号NCK进行反转而得到的时钟内部信号PCK。
锁存反馈部140具备：源极与电源(第一电位节点)连接、栅极与节点N12连接的P型晶体管T4(第一晶体管)；在连接有P型晶体管T4的漏极的节点N13与节点N11之间连接的P型晶体管T1(第四晶体管)；漏极与节点N11连接、栅极与节点N13连接的N型晶体管T2(第二晶体管)；以及栅极与节点N12连接的N型晶体管T3(第三晶体管)，且该N型晶体管T3被连接在连接有N型晶体管T2的源极的节点N14(第三节点)与地线(第二电位节点)之间。P型晶体管T1的栅极与节点N14连接。通过这种构成，由锁存反馈部140与逆变器130实现了锁存功能，锁存电路100从输入端子IN接受数据信号D1，并将锁存信号Q1输出到输出端子OUT。并且，在锁存电路100也可以设置对锁存反馈信号B进行截断或疏通的控制开关。
接着，对实施方式1所涉及的锁存电路100的工作进行详细说明。
首先，在时钟信号CK为低电平时，数据信号D1由控制开关120而被截断。在这种情况下，在锁存信号Q1为高电平、锁存反馈信号B为低电平时，P型晶体管T4(第一晶体管)为截止，N型晶体管T3(第三晶体管)为导通。据此，P型晶体管T1(第四晶体管)被导通，在N型晶体管T2(第二晶体管)的栅极被提供有如下的电位，即被提供有从锁存反馈信号B的电位(低电平的电位)上升了(位移了)P型晶体管T1的阈值的电位。据此，N型晶体管T2成为弱的导通状态，从而能够保持锁存反馈信号B以及锁存信号Q1。
并且，在时钟信号CK从低电平变为高电平时，数据信号D1由控制开关120疏通。在这种情况下，在数据信号D1从高电平转移到低电平时，与逆变器110相对地比较而言，由于N型晶体管T2的驱动能力相当弱，假使因电源电位VDD的降低等而造成了逆变器110的驱动能力降低，锁存反馈信号B也能够容易地从低电平转移为高电平。即，锁存电路100能够将数据信号D1写入到锁存信号Q1。
并且，在时钟信号CK为低电平的情况下，当锁存信号Q1为低电平、锁存反馈信号B为高电平时，N型晶体管T3截止、P型晶体管T4导通。据此，N型晶体管T2被导通，在P型晶体管T1的栅极被提供有如下的电位，即从锁存反馈信号B(高电平的电位)降低了(位移了)N型晶体管T2的阈值的电位。据此，P型晶体管T1成为弱的导通状态，从而能够保持锁存反馈信号B以及锁存信号Q1。
并且，在时钟信号CK从低电平成为高电平时，数据信号D1由控制开关120疏通。在这种情况下，当数据信号D1从低电平转移为高电平时，与逆变器110相对地比较而言，由于P型晶体管T1的驱动能力相当弱，即使因电源电位VDD的降低等造成逆变器110的驱动能力降低，锁存反馈信号B也能够容易地从高电平转移到低电平。即，锁存电路100能够将数据信号D1写入到锁存信号Q1。
如以上所述，本实施方式所涉及的锁存电路100不仅具有对锁存反馈信号B进行截断或导通的控制功能，而且能够保证锁存电路的写入工作和保持能力，因此，能够在保证向锁存电路的写入工作和数据保持能力的状态下，实现锁存电路的低耗电量。
即，本申请的实施方式1的半导体电路被构成为，在被连接于第一节点与第二节点之间的半导体集成电路具备：第一导电型的第一晶体管(P型晶体管)，被设置在被施加了第一电位(电源电位VDD)的第一电位节点与所述第一节点之间，且栅极与所述第二节点连接；第二导电型的第二晶体管(N型晶体管)，漏极与所述第一节点连接；第二导电型的第三晶体管，被设置在与所述第二晶体管的源极连接的第三节点和被施加了第二电位(接地电位VSS)的第二电位节点之间，且栅极与所述第二节点连接；以及第四晶体管，源极或漏极与所述第二晶体管的栅极连接。并且，在所述第二节点上信号发生变化时，使该第四晶体管导通的第三电位被施加到所述第四晶体管的栅极，在所述第二晶体管的栅极被施加了从所述第三电位位移了所述第四晶体管的阈值的电位。
通过实施方式1的半导体电路的构成，在第二节点上的信号发生变化(从高电平转移为低电平，或从低电平转移为高电平)时，第三电位(例如，第四晶体管为第一导电型的情况下例如为第二电位，或者，例如第四晶体管为第二导电型的情况下，例如为第一电位)被施加到第四晶体管的栅极，从而，第四晶体管导通。并且被构成为，在第二晶体管的栅极被施加的电位是，从被施加到第四晶体管的栅极的第三电位位移了第四晶体管的阈值的电位。这样，施加位移了上述的阈值的电位是指，通过将第一电位与第二电位之间的规定的电位施加到第二晶体管的栅极，从而，第二晶体管成为弱的导通状态。这样，由于第二晶体管成为弱的导通状态，因此，在第一节点上的信号的电平发生转移时，第二晶体管的驱动能力则成为相当弱的状态，从而，第一节点上的信号的电平能够容易地转移。
因此，例如在将实施方式1的半导体集成电路适用于锁存电路或触发器的情况下，第二晶体管成为弱的导通状态，因此能够保持锁存信号(输出信号)以及从锁存反馈部反馈的信号。并且，在第一节点上的信号电平发生转移(从高电平转移到低电平，或从低电平转移到高电平)时，由于第二晶体管的驱动能力成为相当弱的状态，因此，在第一节点上的信号电平能够容易地转移。据此，不仅具有能够对从锁存反馈部反馈的信号进行截断或导通的控制功能，而且能够保证锁存电路的写入工作以及保持能力，这样，能够在保证向锁存电路或触发器的写入工作和数据保持能力的状态下，实现低耗电量。
＜实施方式2＞
图2A示出了实施方式2所涉及的锁存电路的电路图的一个例子。在图2A中，除锁存反馈部140以外，构成与图1A相同或类似。图2B是实施方式2所涉及的锁存电路中对时钟信号进行处理的电路的概念图，示出了与图1B相同的电路。
如图2A所示，锁存反馈部140具备：栅极以及漏极与电源连接的N型晶体管T5(第四晶体管)；源极与电源连接、栅极与节点N12连接的P型晶体管T4(第一晶体管)；被连接在P型晶体管T4的漏极所连接的节点N13与节点N11之间、且栅极经由节点N15而与N型晶体管T5的源极连接的P型晶体管T1(第五晶体管)；漏极与节点N11连接、栅极与节点N15连接的N型晶体管T2(第二晶体管)；以及被连接在N型晶体管T2的源极所连接的节点N14与地线之间、且栅极被连接到节点N12的N型晶体管T3(第三晶体管)。通过这种构成，与图1A同样，由锁存反馈部140以及逆变器130实现了锁存功能，锁存电路100从输入端子IN接受数据信号D1，并将锁存信号Q1输出到输出端子OUT。并且，在锁存电路100没有设置使锁存反馈信号B截断或疏通的控制开关。
接着，对实施方式2所涉及的锁存电路100的工作进行详细说明。
首先，在时钟信号CK为低电平时，数据信号D1由控制开关120截断。在这种情况下，在锁存信号Q1为高电平、锁存反馈信号B为低电平时，P型晶体管T4(第一晶体管)截止，N型晶体管T3(第三晶体管)导通。并且，由于在N型晶体管T5(第四晶体管)的栅极以及漏极被施加了电源电位VDD，因此，从电源电位VDD降低了(位移了)N型晶体管T5的阈值的电位，被施加到N型晶体管T2(第二晶体管)的栅极。据此，N型晶体管T2成为弱的导通状态，从而能够保持锁存反馈信号B以及锁存信号Q1。
并且，在时钟信号CK从低电平成为高电平时，数据信号D1由控制开关120疏通。在这种情况下，在数据信号D1从高电平转移到低电平时，与逆变器110相对地比较而言，由于N型晶体管T2的驱动能力相当弱，因此，假使因电源电位VDD的降低等而造成逆变器110的驱动能力降低，锁存反馈信号B也能够容易地从低电平转移到高电平。即，锁存电路100能够将数据信号D1写入到锁存信号Q1。
并且，在时钟信号CK为低电平的情况下，锁存信号Q1为低电平、锁存反馈信号B为高电平时，N型晶体管T3为截止、P型晶体管T4为导通。并且，由于在N型晶体管T5的栅极以及漏极被施加电源电位VDD，因此从电源电位VDD下降了(位移了)N型晶体管T5的阈值的电位被施加到P型晶体管T1的栅极。据此，P型晶体管T1成为弱的导通状态，从而能够保持锁存反馈信号B以及锁存信号Q1。
并且，在时钟信号CK从低电平成为高电平时，数据信号D1由控制开关120疏通。在这种情况下，在数据信号D1从低电平转移为高电平时，与逆变器110相对比较而言，由于P型晶体管T1的驱动能力相当弱，假使电源电位VDD的降低等造成逆变器110的驱动能力降低，锁存反馈信号B也能够容易地从高电平转移为低电平。即，锁存电路100能够将数据信号D1写入到锁存信号Q1。
如以上所述，本实施方式所涉及的锁存电路100，即使在没有对锁存反馈信号B进行截断或疏通的控制功能的情况下，也能够保证锁存电路的写入工作以及保持能力，因此，在确保了向锁存电路的写入工作以及数据保持能力的情况下，实现了锁存电路的低耗电量。
＜实施方式3＞
图3A示出了实施方式3所涉及的锁存电路的电路图的一个例子。在图3A中，锁存反馈部140以外的构成与图1A相同或类似。并且，如图3A所示，锁存反馈部140与图2A的构成相比，省略了N型晶体管T2(第二晶体管)的栅极与N型晶体管T5(第六晶体管)的源极的连接，并且还具备P型晶体管T6(第四晶体管)，其栅极以及漏极接地，源极与N型晶体管T2的栅极连接。图3B是实施方式3所涉及的锁存电路中，对时钟信号进行处理的电路的概念图，示出了与图1B相同的电路。
通过此构成，与图1A同样，通过锁存反馈部140与逆变器130实现了锁存功能，锁存电路100从输入端子IN接受数据信号D1，并将锁存信号Q1输出到输出端子OUT。并且，在锁存电路100没有设置对锁存反馈信号B进行截断或疏通的控制开关。
接着，对实施方式3所涉及的锁存电路100的工作进行详细说明。
首先，在时钟信号CK为低电平时，数据信号D1由控制开关120截断。在这种情况下，在锁存信号Q1为高电平、锁存反馈信号B为低电平时，P型晶体管T4(第一晶体管)为截止，N型晶体管T3(第三晶体管)为导通。并且，由于在P型晶体管T6(第四晶体管)的栅极以及漏极被施加接地电位VSS，因此，在N型晶体管T2(第二晶体管)的栅极被施加从接地电位VSS上升了(位移了)P型晶体管T6的阈值的电位。据此，N型晶体管T2为弱的导通状态，从而能够保持锁存反馈信号B以及锁存信号Q1。
并且，在时钟信号CK从低电平成为高电平时，数据信号D1由控制开关120疏通。在这种情况下，数据信号D1从高电平转移到低电平时，与逆变器110相对比较而言，由于N型晶体管T2的驱动能力相当弱，因此，假使电源电位VDD的降低等造成逆变器110的驱动能力降低，锁存反馈信号B也能够容易地从低电平转移到高电平。即，锁存电路100能够将数据信号D1写入到锁存信号Q1。
并且，在时钟信号CK为低电平的情况下，在锁存信号Q1为低电平、锁存反馈信号B为高电平时，N型晶体管T3为截止，P型晶体管T4为导通。并且，由于在N型晶体管T5的栅极以及漏极被施加电源电位VDD，因此，在P型晶体管T1的栅极被施加从电源电位VDD下降了N型晶体管T5的阈值的电位。据此，P型晶体管T1成为弱的导通状态，从而能够保持锁存反馈信号B以及锁存信号Q1。
并且，在时钟信号CK从低电平成为高电平时，数据信号D1由控制开关120疏通。在这种情况下，在数据信号D1从低电平转移为高电平时，与逆变器110相对比较而言，由于P型晶体管T1的驱动能力相当弱，因此，假使因电源电位VDD的降低等造成逆变器110的驱动能力降低，锁存反馈信号B也能够容易地从高电平转移到低电平。即，锁存电路100能够将数据信号D1写入到锁存信号Q1。
如以上所述，本实施方式所涉及的锁存电路100即使在没有对锁存反馈信号B进行截断或疏通的控制功能的状态下，也能够保证锁存电路的写入工作与保持能力，因此，能够在保证向锁存电路的写入工作以及数据保持能力的状态下，实现锁存电路的低耗电量。
＜实施方式4＞
图4A示出了实施方式4所涉及的锁存电路的电路图的一个例子。在图4A中，锁存反馈部140以外的构成与图1A相同或类似。图4B是实施方式4所涉及的锁存电路中，对时钟信号进行处理的电路的概念图，示出了与图1B相同的电路。
如图4A所示，锁存反馈部140具备：被连接在电源(第一电位节点)与节点N11(第一节点)之间的P型晶体管T12(第一晶体管)；以及被连接在节点N11与地线(第二电位节点)之间的N型晶体管T13(第二晶体管)。在P型晶体管T12与节点N12(第二节点)之间连接有P型晶体管T11(第三晶体管)，在其栅极被施加接地电位VSS(第三电位)。并且，在N型晶体管T13(第二晶体管)与节点N12(第二节点)之间连接有N型晶体管T14(第四晶体管)，在其栅极被施加电源电位VDD(第四电位)。通过此构成，与图1A同样，能够通过锁存反馈部140与逆变器130来实现锁存功能，锁存电路100从输入端子IN接受数据信号D1，将锁存信号Q1输出到输出端子OUT。并且，在锁存电路100没有设置对锁存反馈信号B进行截断或疏通的控制开关。
接着，对实施方式4所涉及的锁存电路100的工作进行详细说明。
首先，在时钟信号CK为低电平时，数据信号D1由控制开关120截断。在这种情况下，在锁存信号Q1为高电平、锁存反馈信号B为低电平时，由于P型晶体管T11为导通、P型晶体管T12为截止、N型晶体管T14为导通，因此在N型晶体管T13的栅极被施加从电源电位VDD(第一电位)下降了(位移了)N型晶体管T14的阈值的电位。据此，N型晶体管T13成为弱的导通状态，从而能够保持锁存反馈信号B以及锁存信号Q1。
并且，在时钟信号CK从低电平成为高电平时，数据信号D1由控制开关120疏通。在这种情况下，在数据信号D1从高电平转移到低电平时，与逆变器110相对比较而言，由于N型晶体管T13的驱动能力相当弱，因此，假使因电源电位VDD的降低等造成逆变器110的驱动能力降低，锁存反馈信号B也能够容易地从低电平转移到高电平。即，锁存电路100能够将数据信号D1写入到锁存信号Q1。
并且，在时钟信号CK为低电平的情况下，在锁存信号Q1为低电平、锁存反馈信号B为高电平时，由于N型晶体管T14为导通、N型晶体管T13(第二晶体管)为截止、P型晶体管T11为导通，因此，在P型晶体管T12的栅极被施加从接地电位VSS(第二电位)下降了(位移了)P型晶体管T11的阈值的电位。据此，P型晶体管T12成为弱的导通状态，因此能够保持锁存反馈信号B以及锁存信号Q1。
并且，在时钟信号CK从低电平成为高电平时，数据信号D1由控制开关120疏通。在这种情况下，在数据信号D1从低电平转移到高电平时，与逆变器110相对比较而言，由于P型晶体管T12的驱动能力相当弱，因此，假使因电源电位VDD的降低等造成逆变器110的驱动能力降低，锁存反馈信号B1也能够容易地从高电平转移为低电平。即，锁存电路100能够将数据信号D1写入到锁存信号Q1。
并且，如图5A所示，P型晶体管T11的栅极与节点N19连接，该节点N19是在N型晶体管T13的栅极与N型晶体管T14之间进行连接的第四节点，N型晶体管T14的栅极与节点N18连接，该节点N18是在P型晶体管T12的栅极与P型晶体管T11之间进行连接的第五节点，即使在这种连接的情况下，也与图4A进行相同的工作并能够得到相同的效果。
即，在本申请的实施方式4的半导体电路中，在连接于第一节点与第二节点之间的半导体集成电路中具备：第一导电型的第一晶体管，被设置在所述第一节点与被施加第一电位的第一电位节点之间；第二导电型的第二晶体管，被设置在所述第一节点与被施加第二电位的第二电位节点之间，且其栅极与所述第二节点连接；以及第一导电型的第三晶体管，被设置在所述第一晶体管的栅极与所述第二节点之间。并且，在所述第二节点上的信号发生变化而使所述第一晶体管导通时，在所述第三晶体管的栅极被施加使该第三晶体管导通的第三电位，并且，在所述第一晶体管的栅极被施加从所述第三电位位移了所述第三晶体管的阈值的电位。
通过实施方式4，在第二节点上的信号发生变化(从高电平转移为低电平或者从低电平转移为高电平)时，通过在第三晶体管的栅极被施加第三电位(例如第三晶体管为第二导电型的情况下，例如为第一电位，或者，例如在第三晶体管为第一导电型的情况下，例如为第二电位)，从而能够使第三晶体管导通。并且，在第一晶体管的栅极被施加从施加到第三晶体管的栅极的第三电位位移了第三晶体管的阈值的电位。这样，施加位移了上述阈值的电位换而言之是指，在第一电位与第二电位之间的规定的电位被施加到第一晶体管的栅极，第一晶体管成为弱的导通状态。这样，由于第一晶体管成为弱的导通状态，因此，在第一节点上的信号的电平发生转移时，第一晶体管的驱动能力成为相当弱的状态，第一节点上的信号的电平能够容易地转移。
因此，在将实施方式4的半导体集成电路例如适用于锁存电路或触发器的情况下，由于第一晶体管成为弱的导通状态，因此能够保持从锁存信号(输出信号)以及锁存反馈部反馈的信号。并且，在第一节点上的信号的电平转移(从高电平转移为低电平或从低电平转移为高电平)时，由于第一晶体管的驱动能力成为相当弱的状态，因此，第一节点上的信号的电平容易进行转移。据此，即使在没有对从锁存反馈部反馈的信号进行截断或疏通的控制功能的状态下，也能够保证锁存电路的写入工作以及保持能力，因此，能够在保证向锁存电路或触发器的写入工作以及数据保持能力的状态下，实现低耗电量。
＜实施方式5＞
图6A示出了实施方式5所涉及的触发器(Flip-flop)的电路图的一个例子。图6B是实施方式5所涉及的触发器中，对时钟信号进行处理的电路的概念图，示出了与图1B相同的电路。
在图6A中，触发器(Flip-flop)400具备：在输入端子IN与输出端子OUT之间串联连接的实施方式1所涉及的锁存电路100、以及锁存电路200。并且，如图6B所示，与图1B同样，通过逆变器310和320，生成了时钟内部信号PCK以及时钟内部反转信号NCK。
锁存电路200具备：一端接受锁存电路100的输出信号的控制开关220；在控制开关220的另一端与输出端子OUT之间串联连接的两个逆变器210和230；以及锁存反馈部240(半导体集成电路)，接受从逆变器210输出的信号并生成锁存反馈信号B2，并且反馈到逆变器210的输入。
锁存反馈部240的构成与图1A的锁存反馈部140相同或类似，具备：在电源与输出锁存反馈信号B2的节点N21之间串联连接的P型晶体管T24(第一晶体管)和T21(第四晶体管)；以及在节点N21(第一节点)与地线(第二电位)之间串联连接的N型晶体管T22(第二晶体管)和T23(第三晶体管)。
在触发器400，逆变器130与锁存反馈部140具有主锁存功能，控制开关220具有对主锁存的信号进行截断或疏通的功能，逆变器210与锁存反馈部240具有从锁存电路功能，逆变器230将从锁存电路的输出信号作为触发信号Q2输出到输出端子OUT。并且，锁存电路100以及锁存电路200的工作与实施方式1所述的锁存电路100相同或类似。
如以上所述，通过将实施方式1的锁存电路适用于触发器400，从而，即使没有对锁存电路100的锁存反馈信号B1以及锁存电路200的锁存反馈信号B2进行截断或疏通的控制功能，也能够保证锁存电路的写入工作与保持能力，这样，在保证了向锁存电路的写入工作以及数据保持能力的状态下，实现了触发器(锁存电路)的低耗电量。
＜实施方式6＞
图7是实施方式6所涉及的触发器400的电路图。在图7中省略了图6B中的逆变器310和320。并且，控制开关120仅由P型晶体管121构成，控制开关220仅由N型晶体管222构成。
实施方式6所涉及的触发器400的工作与实施方式5(图6A以及图6B)的触发器400相同或类似。据此，本实施方式所涉及的触发器既能够维持实施方式5的效果，又能够减少晶体管的数量，从而能够进一步实现小面积化以及低耗电量。
＜实施方式7＞
图8是本发明的实施方式7所涉及的触发器400的电路图。在图8所示的触发器400中设置了，辅助逆变器130的驱动能力的辅助电路410、以及辅助逆变器210的驱动能力的辅助电路420。
辅助电路410由P型晶体管T31(第七晶体管)和T32(第八晶体管)构成。P型晶体管T31的源极与电源连接，栅极被施加逆变器110的输出信号。P型晶体管T32被连接在P型晶体管T31的漏极与逆变器130的输出之间，以栅极接受时钟信号CK。辅助电路410被构成为，在控制开关120使逆变器110的输出信号疏通时，将逆变器110的输出信号直接传播为锁存电路100的输出信号。
辅助电路420由N型晶体管T33(第八晶体管)和T34(第七晶体管)构成。N型晶体管T34的源极接地，在栅极被施加逆变器130的输出信号。N型晶体管T33被连接在N型晶体管T34的漏极与逆变器210的输出之间，在栅极接受时钟信号CK。辅助电路420被构成为，在控制开关120使逆变器110的输出信号疏通时，将逆变器110的输出信号直接传播为锁存电路200的输出信号。
实施方式7所涉及的触发器400的工作与实施方式5(图6A以及图6B)的触发器400相同或类似。据此，本实施方式所涉及的触发器既能够维持实施方式5的效果，由能够抑制驱动能力的降低，从而进一步实现了低耗电量。
＜实施方式8＞
图9是本发明的实施方式8所涉及的触发器400的电路图。该触发器400具有与图8所示的实施方式7的触发器相同的功能。在本实施方式中，图9与图8同样，虽然设置了锁存反馈部240以及辅助电路420，但是取代了图8的主锁存电路(逆变器130以及锁存反馈部140)，而是设置了动态电路，该动态电路由采用了时钟信号CK的时钟控制倒相器150和151构成。
该实施方式中的动态电路是指，不是具有主锁存功能的锁存电路，因此在时钟信号CK为高电平时，P型晶体管152和153截止，虽然产生节点N25和N26成为浮动的情况，但只要时钟信号CK的高电平期间短，则节点N25和N26能够保持时钟信号CK将要成为低电平之前所确定的电平。
另外，动态电路不受实施方式8的限定，只要能够实现同等的功能，对其形态没有限定。并且，本实施方式的触发器400中的从锁存电路(逆变器210与锁存反馈部240)可以由实施方式1至7的任一个锁存电路(或者从锁存电路)来构成。
这样，在本实施方式的触发器400，利用实施方式1至7的任一项所述的锁存电路构成了从锁存电路，以具有浮动节点的动态电路构成了主锁存电路。据此，通过本实施方式的触发器400，既能够维持实施方式7的效果又能够减少晶体管的数量，从而能够进一步实现小面积化以及低耗电量。
以上对实施方式1至8进行了说明，也可以对这些实施方式中的构成要素进行组合来构成新的实施方式。并且，在实施方式1至4虽然说明了一个锁存电路，不过也可以像实施方式5至8那样，对两个以上的锁存电路进行组合来构成触发器，也能够得到同样的效果。
本申请所涉及的锁存电路或触发器即使在电源电压降低的情况下，也能够保证稳定的工作，因此能够有效地应用于搭载在移动设备等电子设备的半导体集成电路等。
符号说明
100 锁存电路
110 逆变器(第一逆变器)
120 控制开关
130 逆变器(第二逆变器)
140 锁存反馈部(半导体集成电路)
400 触发器(Flip-flop)
410 辅助电路
420 辅助电路
T1 P型晶体管(第四晶体管(实施方式1)、第五晶体管(实施方式2、3))
T2 N型晶体管(第二晶体管)
T3 N型晶体管(第三晶体管)
T4 P型晶体管(第一晶体管)
T5 N型晶体管(第四晶体管(实施方式2)、第六晶体管(实施方式3))
T6 P型晶体管(第四晶体管)
T11 P型晶体管(第三晶体管)
T12 P型晶体管(第一晶体管)
T13 N型晶体管(第二晶体管)
T14 N型晶体管(第四晶体管)
T21 P型晶体管(第四晶体管)
T22 P型晶体管(第二晶体管)
T23 N型晶体管(第三晶体管)
T24 N型晶体管(第一晶体管)
T31 P型晶体管(第七晶体管)
T32 P型晶体管(第八晶体管)
T33 N型晶体管(第八晶体管)
T34 N型晶体管(第七晶体管)
N11 节点(第一节点)
N12 节点(第二节点)
N14 节点(第三节点)
N18 节点(第五节点)
N19 节点(第四节点)
D1 数据信号(输入信号)
CK 时钟信号
Q1 锁存信号

Claims (9)

1.一种半导体集成电路，连接在第一节点与第二节点之间，
该半导体集成电路具备：
第一导电型的第一晶体管，被设置在第一电位节点与所述第一节点之间，且该第一导电型的第一晶体管的栅极与所述第二节点连接，所述第一电位节点被施加第一电位；
第二导电型的第二晶体管，其漏极与所述第一节点连接；
第二导电型的第三晶体管，被设置在第三节点与第二电位节点之间，且该第二导电型的第三晶体管的栅极与所述第二节点连接，所述第三节点与所述第二晶体管的源极连接，所述第二电位节点被施加第二电位；以及N型的第四晶体管，其源极与所述第二晶体管的栅极连接，并且在栅极以及漏极被施加所述第一电位，
在所述第二节点上的信号发生变化时，在所述第四晶体管的栅极被施加使该第四晶体管导通的第三电位，在所述第二晶体管的栅极被施加从所述第三电位位移了所述第四晶体管的阈值的电位。
2.如权利要求1所述的半导体集成电路，
所述第四晶体管被设置在所述第一晶体管的漏极与所述第一节点之间，且所述第四晶体管的栅极与所述第三节点连接，
在所述第二节点上的信号发生变化时，在所述第二晶体管的栅极被施加从所述第一节点的电位位移了所述第四晶体管的阈值的电位。
3.如权利要求1所述的半导体集成电路，
该半导体集成电路具备第五晶体管，
该第五晶体管被设置在所述第一晶体管的漏极与所述第一节点之间，且该第五晶体管的栅极与所述第四晶体管的源极连接。
4.一种半导体集成电路，连接在第一节点与第二节点之间，
该半导体集成电路具备：
第一导电型的第一晶体管，被设置在第一电位节点与所述第一节点之间，且该第一导电型的第一晶体管的栅极与所述第二节点连接，所述第一电位节点被施加第一电位；
第二导电型的第二晶体管，其漏极与所述第一节点连接；
第二导电型的第三晶体管，被设置在第三节点与第二电位节点之间，且该第二导电型的第三晶体管的栅极与所述第二节点连接，所述第三节点与所述第二晶体管的源极连接，所述第二电位节点被施加第二电位；
第一导电型的第四晶体管，其源极与所述第二晶体管的栅极连接，并且在栅极以及漏极被施加所述第二电位；
第一导电型的第五晶体管，被设置在所述第一晶体管的漏极与所述第一节点之间；以及
第二导电型的第六晶体管，栅极以及漏极被施加所述第一电位，且源极与所述第五晶体管的栅极连接；
在所述第二节点上的信号发生变化时，在所述第四晶体管的栅极被施加使该第四晶体管导通的第三电位，在所述第二晶体管的栅极被施加从所述第三电位位移了所述第四晶体管的阈值的电位。
5.一种锁存电路，具备权利要求1所述的半导体集成电路，以用作锁存反馈部。
6.如权利要求5所述的锁存电路，
所述锁存电路接受输入信号以及时钟信号，并输出锁存信号，
所述锁存电路具备：
第一逆变器，将所述输入信号反转后输出；
控制开关，根据所述时钟信号，使所述第一逆变器的输出信号截断或疏通；
第二逆变器，接受所述控制开关的输出信号，对接受的该信号进行反转后，作为所述锁存信号来输出；以及
锁存反馈部，具有权利要求1所述的半导体集成电路，在所述第二节点接受所述锁存信号，并经由所述第一节点使所述锁存信号反馈到所述第二逆变器的输入，
所述控制开关由一个晶体管构成。
7.如权利要求6所述的锁存电路，
该锁存电路进一步具备辅助电路，该辅助电路具有第七晶体管以及第八晶体管，所述第七晶体管以其栅极接受所述第一逆变器的输出信号，所述第八晶体管与所述第七晶体管串联连接，且所述第八晶体管以其栅极接受所述时钟信号，
所述辅助电路，在所述控制开关使所述第一逆变器的输出信号疏通时，使所述第一逆变器的输出信号直接传播为所述锁存电路的输出信号。
8.一种锁存电路，具备半导体集成电路，以用作锁存反馈部；
所述半导体集成电路被连接在第一节点与第二节点之间，
该半导体集成电路具备：
第一导电型的第一晶体管，被设置在所述第一节点与被施加第一电位的第一电位节点之间；
第二导电型的第二晶体管，被设置在所述第一节点与被施加第二电位的第二电位节点之间；
第一导电型的第三晶体管，被设置在所述第一晶体管的栅极与所述第二节点之间，以及
第二导电型的第四晶体管，被设置在所述第二晶体管的栅极与所述第二节点之间，
所述第三晶体管的栅极与第四节点连接，该第四节点位于所述第二晶体管的栅极与所述第四晶体管之间，
所述第四晶体管的栅极与第五节点连接，该第五节点位于所述第一晶体管的栅极与第三晶体管之间，
在所述第二节点上的信号发生变化以使所述第一晶体管导通时，在所述第三晶体管的栅极被施加使该第三晶体管导通的第三电位，并且，在所述第一晶体管的栅极被施加从所述第三电位位移了所述第三晶体管的阈值的电位，
在所述第二节点上的信号发生变化以使所述第二晶体管导通时，在所述第四晶体管的栅极被施加使该第四晶体管导通的第四电位，在所述第二晶体管的栅极被施加从所述第四电位位移了所述第四晶体管的阈值的电位，
所述锁存电路接受输入信号以及时钟信号，并输出锁存信号，
所述锁存电路具备：
第一逆变器，使所述输入信号反转后输出；
控制开关，根据所述时钟信号，使所述第一逆变器的输出信号截断或疏通；
第二逆变器，接受所述控制开关的输出信号，并将接受的该信号反转后作为所述锁存信号来输出；以及
锁存反馈部，具有权利要求1所述的半导体集成电路，在所述第二节点接受所述锁存信号，并经由所述第一节点使所述锁存信号反馈到所述第二逆变器的输入，
所述控制开关由一个晶体管构成，
所述锁存电路进一步具备辅助电路，该辅助电路具备第七晶体管以及第八晶体管，所述第七晶体管以其栅极接受所述第一逆变器的输出信号，所述第八晶体管与所述第七晶体管串联连接，且所述第八晶体管以其栅极接受所述时钟信号，
所述辅助电路，在所述控制开关使所述第一逆变器的输出信号疏通时，使所述第一逆变器的输出信号直接传播为所述锁存电路的输出信号。
9.一种触发器，具备权利要求5至8的任一项所述的锁存电路。
CN201480070499.1A 2013-12-27 2014-12-11 半导体集成电路、锁存电路以及触发器 Active CN105850043B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2013273257 2013-12-27
JP2013-273257 2013-12-27
PCT/JP2014/006180 WO2015098017A1 (ja) 2013-12-27 2014-12-11 半導体集積回路、ラッチ回路およびフリップフロップ回路

Publications (2)

Publication Number Publication Date
CN105850043A CN105850043A (zh) 2016-08-10
CN105850043B true CN105850043B (zh) 2019-01-11

Family

ID=53477923

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201480070499.1A Active CN105850043B (zh) 2013-12-27 2014-12-11 半导体集成电路、锁存电路以及触发器

Country Status (4)

Country Link
US (2) US9755622B2 (zh)
JP (1) JP6617879B2 (zh)
CN (1) CN105850043B (zh)
WO (1) WO2015098017A1 (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102636098B1 (ko) * 2016-10-31 2024-02-13 삼성전자주식회사 플립 플롭 및 이를 포함하는 반도체 시스템
US11386254B2 (en) * 2018-12-13 2022-07-12 Samsung Electronics Co., Ltd. Semiconductor circuit and semiconductor circuit layout system
JP2021097317A (ja) * 2019-12-17 2021-06-24 セイコーエプソン株式会社 フリップフロップ回路および発振器

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5111076A (en) * 1990-09-05 1992-05-05 Min Ming Tarng Digital superbuffer
US5812002A (en) * 1995-06-16 1998-09-22 Nec Corporation Latching circuit capable of rapid operation with low electric power
CN101388245A (zh) * 2003-11-13 2009-03-18 株式会社瑞萨科技 半导体集成电路装置

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03185921A (ja) * 1989-12-14 1991-08-13 Toshiba Corp 半導体集積回路
JPH0677805A (ja) * 1992-08-25 1994-03-18 Olympus Optical Co Ltd 出力バッファ回路
JP3201020B2 (ja) * 1992-11-26 2001-08-20 松下電器産業株式会社 ラッチ回路
US5349246A (en) * 1992-12-21 1994-09-20 Sgs-Thomson Microelectronics, Inc. Input buffer with hysteresis characteristics
JP2671787B2 (ja) * 1993-12-24 1997-10-29 日本電気株式会社 出力バッファ回路
JP3572700B2 (ja) 1995-02-06 2004-10-06 ヤマハ株式会社 Ｍｏｓ型スタティックフリップフロップ
JPH08316822A (ja) * 1995-05-22 1996-11-29 Matsushita Electric Ind Co Ltd Ｃｍｏｓ論理回路
US5633603A (en) * 1995-12-26 1997-05-27 Hyundai Electronics Industries Co., Ltd. Data output buffer using pass transistors biased with a reference voltage and a precharged data input
JPH1093397A (ja) * 1996-09-13 1998-04-10 Nippon Telegr & Teleph Corp <Ntt> Ｄ型フリップフロップ
KR100234713B1 (ko) * 1996-12-30 1999-12-15 김영환 반도체 메모리 소자의 기판 전압 발생 회로
US6008678A (en) * 1997-04-23 1999-12-28 Lucent Technologies Inc. Three-phase master-slave flip-flop
JP2000065902A (ja) * 1998-08-25 2000-03-03 Mitsubishi Electric Corp 半導体装置
JP3779484B2 (ja) * 1999-03-08 2006-05-31 株式会社東芝 Ｍｏｓ型半導体集積回路
JP4397066B2 (ja) * 1999-03-24 2010-01-13 日本テキサス・インスツルメンツ株式会社 ラッチ回路
JP3581955B2 (ja) * 2000-07-10 2004-10-27 株式会社 沖マイクロデザイン インバータ回路
US6803831B2 (en) * 2002-05-20 2004-10-12 Nec Eletronics Corporation Current starved inverter ring oscillator having an in-phase signal transmitter with a sub-threshold current control unit
JP2004080172A (ja) * 2002-08-13 2004-03-11 Yamaha Corp Ｄ型フリップフロップおよび電子回路
JP4551731B2 (ja) 2004-10-15 2010-09-29 株式会社東芝 半導体集積回路
US7212062B2 (en) * 2005-02-10 2007-05-01 International Business Machines Corporation Power supply noise insensitive multiplexer
KR102074946B1 (ko) * 2013-10-30 2020-02-07 삼성전자 주식회사 온도 보상 저전류 발진기 회로, 및 이를 포함하는 장치

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5111076A (en) * 1990-09-05 1992-05-05 Min Ming Tarng Digital superbuffer
US5812002A (en) * 1995-06-16 1998-09-22 Nec Corporation Latching circuit capable of rapid operation with low electric power
CN101388245A (zh) * 2003-11-13 2009-03-18 株式会社瑞萨科技 半导体集成电路装置

Also Published As

Publication number Publication date
US9755622B2 (en) 2017-09-05
US9871503B2 (en) 2018-01-16
JP6617879B2 (ja) 2019-12-11
WO2015098017A1 (ja) 2015-07-02
CN105850043A (zh) 2016-08-10
US20160301397A1 (en) 2016-10-13
JPWO2015098017A1 (ja) 2017-03-23
US20170331464A1 (en) 2017-11-16

Similar Documents

Publication Publication Date Title
JP7223824B2 (ja) 半導体装置
CN102227777B (zh) 非易失性状态保持锁存器
KR102467997B1 (ko) 반도체 장치, 전자 부품, 및 전자 기기
KR20020077455A (ko) 차동 캐스코드 스위치를 이용한 펄스 트리거형 ｄ 플립플롭
KR20090027042A (ko) 리텐션 기능을 갖는 ｍｔｃｍｏｓ 플립플롭
CN105850043B (zh) 半导体集成电路、锁存电路以及触发器
US9083328B2 (en) Positive edge flip-flop with dual-port slave latch
CN106487361B (zh) 具有共享的时钟开关的多位触发器
US9712171B2 (en) Clocked all-spin logic circuit
US20140328115A1 (en) Positive edge preset reset flip-flop with dual-port slave latch
US6573775B2 (en) Integrated circuit flip-flops that utilize master and slave latched sense amplifiers
US8575962B2 (en) Integrated circuit having critical path voltage scaling and method therefor
US9755618B1 (en) Low-area low clock-power flip-flop
JP6651282B2 (ja) 半導体装置
CN110859056A (zh) 动态触发器及电子设备
US6700425B1 (en) Multi-phase clock generators that utilize differential signals to achieve reduced setup and hold times
KR102024470B1 (ko) 저전력 플립플롭
KR101165730B1 (ko) 데이터 리텐션 회로
US9628062B1 (en) Low power flip-flop circuit
CN103580650A (zh) 具有宽摆幅输出端的d触发器
US9264040B2 (en) Low leakage CMOS cell with low voltage swing
JP3804647B2 (ja) 半導体集積回路
US11757435B2 (en) Data retention circuit and method
EP3154196B1 (en) Clock distribution for flip-flop circuits
TW200926596A (en) Low power double-edge triggered flip-flop

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20200529

Address after: Kyoto Japan

Patentee after: Panasonic semiconductor solutions Co.,Ltd.

Address before: Osaka Japan

Patentee before: PANASONIC INTELLECTUAL PROPERTY MANAGEMENT Co.,Ltd.