JPH09284001A - パルス出力回路 - Google Patents
パルス出力回路Info
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- JPH09284001A JPH09284001A JP9213796A JP9213796A JPH09284001A JP H09284001 A JPH09284001 A JP H09284001A JP 9213796 A JP9213796 A JP 9213796A JP 9213796 A JP9213796 A JP 9213796A JP H09284001 A JPH09284001 A JP H09284001A
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Abstract
(57)【要約】
【課題】パルス出力回路で発生する高調波ノイズを低減
する。 【解決手段】一端を電源に接続し第１のパルス入力信号
と第１のパルス入力信号の逆相信号である第２のパルス
入力信号により導通および非導通を制御する第１のトラ
ンスファゲートと、一端を基準電位点に接続し第１のパ
ルス入力信号と第２のパルス入力信号により第１のトラ
ンスファゲートの導通および非導通とは逆の状態に制御
する第２のトランスファゲートとを含むパルス出力回路
において、第１のトランスファゲートの他端を第２のト
ランスファゲートの他端と接続して信号出力端とし、こ
の出力端の立上りおよび立下り電圧波形を実質的に等し
くする。
する。 【解決手段】一端を電源に接続し第１のパルス入力信号
と第１のパルス入力信号の逆相信号である第２のパルス
入力信号により導通および非導通を制御する第１のトラ
ンスファゲートと、一端を基準電位点に接続し第１のパ
ルス入力信号と第２のパルス入力信号により第１のトラ
ンスファゲートの導通および非導通とは逆の状態に制御
する第２のトランスファゲートとを含むパルス出力回路
において、第１のトランスファゲートの他端を第２のト
ランスファゲートの他端と接続して信号出力端とし、こ
の出力端の立上りおよび立下り電圧波形を実質的に等し
くする。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路に適
用可能なパルス出力回路に関し、特にパルス密度変調等
のディジタル信号すなわち本来はアナログ量である信号
をディジタル化したパルス信号の出力回路に関する。
用可能なパルス出力回路に関し、特にパルス密度変調等
のディジタル信号すなわち本来はアナログ量である信号
をディジタル化したパルス信号の出力回路に関する。
【０００２】
【従来の技術】パルス密度変調（以下ＰＤＭという）技
術は、通信分野に限らずオーディオ分野にも広く用いら
れるようになり最近重要性が高まっている。
術は、通信分野に限らずオーディオ分野にも広く用いら
れるようになり最近重要性が高まっている。
【０００３】ＰＤＭの動作原理を図７を参照して説明す
る。アナログ信号のレベルを“１”のパルス信号の単位
時間内の密度（パルス数）に比例して対応させる。すな
わち、同数の“１”と“０”を交互に配列したときを基
準レベル、“１”の方が多いときは基準レベルより大き
いアナログ信号とし、“０”の方が多いときは基準レベ
ルより小さいアナログ信号としてアナログ信号とディジ
タル信号とを対応させる。
る。アナログ信号のレベルを“１”のパルス信号の単位
時間内の密度（パルス数）に比例して対応させる。すな
わち、同数の“１”と“０”を交互に配列したときを基
準レベル、“１”の方が多いときは基準レベルより大き
いアナログ信号とし、“０”の方が多いときは基準レベ
ルより小さいアナログ信号としてアナログ信号とディジ
タル信号とを対応させる。
【０００４】従来のＰＤＭ回路の出力部を図８を参照し
て説明すると、ソースを電源に接続しゲートを入力端子
１に接続したＰチャネルトランジスタＰ１と、ソースを
接地に接続しゲートを入力端子１に接続しドレインをＰ
チャネルトランジスタＰ１のドレインに接続したＮチャ
ネルトランジスタＮ１とから構成されるインバータ２
と、このインバータ２の出力端子からの信号の低周波領
域を通過させるローパスフィルタ３とから構成されてい
る。
て説明すると、ソースを電源に接続しゲートを入力端子
１に接続したＰチャネルトランジスタＰ１と、ソースを
接地に接続しゲートを入力端子１に接続しドレインをＰ
チャネルトランジスタＰ１のドレインに接続したＮチャ
ネルトランジスタＮ１とから構成されるインバータ２
と、このインバータ２の出力端子からの信号の低周波領
域を通過させるローパスフィルタ３とから構成されてい
る。
【０００５】このＰＤＭ回路の出力部において電源Ｖｄ
ｄの電圧を５Ｖとし、入力信号ＩＮとして“１”レベル
および“０”レベルが交互に等しく繰り返えされる信号
が入力されると、インバータ２からは５Ｖおよび０Ｖの
信号が交互に等しく出力され、ローパスフィルタ３の出
力端子４に生じるアナログ信号Ｖｏは２．５Ｖの基準レ
ベルとなる。いま、図７のＡに示すように入力信号ＩＮ
として“１”レベルの方が“０”レベルより多く配置さ
れた信号がインバータ２に入力すると、アナログ信号Ｖ
ｏは２．５Ｖより高い電圧レベルとなり、また図７のＢ
に示すように０”レベルの方が“１”レベルより多く配
置された信号がインバータ２に入力すると、アナログ信
号Ｖｏは２．５Ｖより低い電圧レベルとなる。こうし
て、１ビットのディジタル信号がアナログ信号に変換さ
れる。
ｄの電圧を５Ｖとし、入力信号ＩＮとして“１”レベル
および“０”レベルが交互に等しく繰り返えされる信号
が入力されると、インバータ２からは５Ｖおよび０Ｖの
信号が交互に等しく出力され、ローパスフィルタ３の出
力端子４に生じるアナログ信号Ｖｏは２．５Ｖの基準レ
ベルとなる。いま、図７のＡに示すように入力信号ＩＮ
として“１”レベルの方が“０”レベルより多く配置さ
れた信号がインバータ２に入力すると、アナログ信号Ｖ
ｏは２．５Ｖより高い電圧レベルとなり、また図７のＢ
に示すように０”レベルの方が“１”レベルより多く配
置された信号がインバータ２に入力すると、アナログ信
号Ｖｏは２．５Ｖより低い電圧レベルとなる。こうし
て、１ビットのディジタル信号がアナログ信号に変換さ
れる。
【０００６】ところで、図８に示したインバータ２を構
成するＰチャネルトランジスタＰ１およびＮチャネルト
ランジスタＮ１は、その静特性においてドレイン・ソー
ス間電圧とドレイン電流は３極管領域では比例しないた
め、ドレイン抵抗はドレイン・ソース間電圧に依存する
非線形抵抗となる。そしてその値は、Ｐチャネルトラン
ジスタとＮチャネルトランジスタとでは一般に異なって
いる。図９に、図８に示すインバータ２の出力をシミュ
レーションした信号波形図を示すが、図９からわかるよ
うにインバータ２の立上りと立下り電圧波形は相似形で
なく、入力信号ＩＮが“１”レベルと“０”レベルの交
互の直流信号に相当する信号であっても、図８のローパ
スフィルタ３のアナログ信号Ｖｏは基準レベルの２．５
Ｖとはならない。また、入力信号ＩＮとして直流信号に
相当するＰＤＭ信号をインバータ２に入力した場合、イ
ンバータ２の立上りと立下り電圧波形が異なるためにア
ナログ信号Ｖｏに高調波ノイズが発生する。これを図１
０を参照して説明すると、図１０は図８で立上り時間５
ｎ秒、立下り時間１０ｎ秒のインバータ２の入力に直流
信号に相当するＰＤＭ信号を入力し、ローパスフィルタ
３のアナログ信号ＶｏをＦＦＴ（高速フーリエ変換）し
たものであり、ａ，ｂ，ｃに示すように６０ｄＢ程度の
高調波ノイズが発生している。
成するＰチャネルトランジスタＰ１およびＮチャネルト
ランジスタＮ１は、その静特性においてドレイン・ソー
ス間電圧とドレイン電流は３極管領域では比例しないた
め、ドレイン抵抗はドレイン・ソース間電圧に依存する
非線形抵抗となる。そしてその値は、Ｐチャネルトラン
ジスタとＮチャネルトランジスタとでは一般に異なって
いる。図９に、図８に示すインバータ２の出力をシミュ
レーションした信号波形図を示すが、図９からわかるよ
うにインバータ２の立上りと立下り電圧波形は相似形で
なく、入力信号ＩＮが“１”レベルと“０”レベルの交
互の直流信号に相当する信号であっても、図８のローパ
スフィルタ３のアナログ信号Ｖｏは基準レベルの２．５
Ｖとはならない。また、入力信号ＩＮとして直流信号に
相当するＰＤＭ信号をインバータ２に入力した場合、イ
ンバータ２の立上りと立下り電圧波形が異なるためにア
ナログ信号Ｖｏに高調波ノイズが発生する。これを図１
０を参照して説明すると、図１０は図８で立上り時間５
ｎ秒、立下り時間１０ｎ秒のインバータ２の入力に直流
信号に相当するＰＤＭ信号を入力し、ローパスフィルタ
３のアナログ信号ＶｏをＦＦＴ（高速フーリエ変換）し
たものであり、ａ，ｂ，ｃに示すように６０ｄＢ程度の
高調波ノイズが発生している。
【０００７】
【発明が解決しようとする課題】上述した従来のＰＤＭ
回路の出力部を構成するインバータ２は、Ｐチャネルト
ランジスタＰ１，ＮチャネルトランジスタＮ１がその静
特性における３極管領域で非線形のドレイン抵抗をもつ
ため、インバータ２の立上りと立下り出力電圧波形が異
なっており、ローパスフィルタ３のアナログ信号Ｖｏに
基準レベルのずれや高調波ノイズが発生するという問題
点がある。設計上、ＰチャネルトランジスタＰ１とＮチ
ャネルトランジスタＮ１のチャネル長およびチャネル幅
を最適化してインバータ２の出力の立上り時間と立下り
時間を等しくすることは可能であるが、トランジスタの
プロセスパラメータのばらつきによって、Ｐチャネルト
ランジスタＰ１とＮチャネルトランジスタＮ１のバラン
スがくずれ、ＰＤＭ回路を搭載した集積回路を量産する
際にはインバータ２の立上りと立下り出力電圧波形を実
質的に等しくすることは困難である。さらに、Ｐチャネ
ルトランジスタＰ１とＮチャネルトランジスタＮ１のド
レインどうしが直結されているため、インバータ２に貫
通電流が流れ消費電力が増大するという問題点がある。
回路の出力部を構成するインバータ２は、Ｐチャネルト
ランジスタＰ１，ＮチャネルトランジスタＮ１がその静
特性における３極管領域で非線形のドレイン抵抗をもつ
ため、インバータ２の立上りと立下り出力電圧波形が異
なっており、ローパスフィルタ３のアナログ信号Ｖｏに
基準レベルのずれや高調波ノイズが発生するという問題
点がある。設計上、ＰチャネルトランジスタＰ１とＮチ
ャネルトランジスタＮ１のチャネル長およびチャネル幅
を最適化してインバータ２の出力の立上り時間と立下り
時間を等しくすることは可能であるが、トランジスタの
プロセスパラメータのばらつきによって、Ｐチャネルト
ランジスタＰ１とＮチャネルトランジスタＮ１のバラン
スがくずれ、ＰＤＭ回路を搭載した集積回路を量産する
際にはインバータ２の立上りと立下り出力電圧波形を実
質的に等しくすることは困難である。さらに、Ｐチャネ
ルトランジスタＰ１とＮチャネルトランジスタＮ１のド
レインどうしが直結されているため、インバータ２に貫
通電流が流れ消費電力が増大するという問題点がある。
【０００８】本発明の目的は、アナログ信号Ｖｏの基準
レベルのずれや高調波ノイズが発生するのを防止すると
共に、インバータの貫通電流を抑えて消費電力を低減す
ることができるパルス出力回路を提供することにある。
レベルのずれや高調波ノイズが発生するのを防止すると
共に、インバータの貫通電流を抑えて消費電力を低減す
ることができるパルス出力回路を提供することにある。
【０００９】
【課題を解決するための手段】本発明のパルス出力回路
は、一端を電源に接続し第１のパルス入力信号と前記第
１のパルス入力信号の逆相信号である第２のパルス入力
信号により導通および非導通を制御する第１のトランス
ファゲートと、一端を基準電位点に接続し前記第１のパ
ルス入力信号と前記第２のパルス入力信号により前記第
１のトランスファゲートの導通および非導通とは逆の状
態に制御する第２のトランスファゲートとを含むパルス
出力回路において、前記第１のトランスファゲートの他
端を前記第２のトランスファゲートの他端と接続して信
号出力端とすることを特徴としている。
は、一端を電源に接続し第１のパルス入力信号と前記第
１のパルス入力信号の逆相信号である第２のパルス入力
信号により導通および非導通を制御する第１のトランス
ファゲートと、一端を基準電位点に接続し前記第１のパ
ルス入力信号と前記第２のパルス入力信号により前記第
１のトランスファゲートの導通および非導通とは逆の状
態に制御する第２のトランスファゲートとを含むパルス
出力回路において、前記第１のトランスファゲートの他
端を前記第２のトランスファゲートの他端と接続して信
号出力端とすることを特徴としている。
【００１０】
【発明の実施の形態】次に本発明の実施例について図面
を参照して説明する。
を参照して説明する。
【００１１】図１は本発明の一つの実施の形態を示す回
路図である。
路図である。
【００１２】本発明の実施の形態のパルス出力回路１０
は、ソースおよびドレインをそれぞれ共通接続したＰチ
ャネルトランジスタＰ２とＮチャネルトランジスタＮ２
とから構成されるトランスファゲート８と、ソースおよ
びドレインをそれぞれ共通接続したＰチャネルトランジ
スタＰ３とＮチャネルトランジスタＮ３とから構成され
るトランスファゲート９と、トランスファゲート７，８
のゲートにそれぞれ接続される入力端子１，５と出力端
６とを備えている。
は、ソースおよびドレインをそれぞれ共通接続したＰチ
ャネルトランジスタＰ２とＮチャネルトランジスタＮ２
とから構成されるトランスファゲート８と、ソースおよ
びドレインをそれぞれ共通接続したＰチャネルトランジ
スタＰ３とＮチャネルトランジスタＮ３とから構成され
るトランスファゲート９と、トランスファゲート７，８
のゲートにそれぞれ接続される入力端子１，５と出力端
６とを備えている。
【００１３】次に本発明の実施の形態のパルス出力回路
１０の動作について説明する。
１０の動作について説明する。
【００１４】まず、入力信号ＩＮがハイレベルからロウ
レベルへ入力信号ＩＮバーがロウレベルからハイレベル
へ変化すると、ＰチャネルトランジスタＰ２およびＮチ
ャネルトランジスタＮ２がともにオンに、Ｐチャネルト
ランジスタＰ３およびＮチャネルトランジスタＮ３がと
もにオフへと変化し、電源Ｖｄｄからトランスファゲー
ト８およびパルス出力回路の出力端６を介してローパス
フィルタの入力端子７に電流が流れ、入力端子７に接続
している負荷を充電する。
レベルへ入力信号ＩＮバーがロウレベルからハイレベル
へ変化すると、ＰチャネルトランジスタＰ２およびＮチ
ャネルトランジスタＮ２がともにオンに、Ｐチャネルト
ランジスタＰ３およびＮチャネルトランジスタＮ３がと
もにオフへと変化し、電源Ｖｄｄからトランスファゲー
ト８およびパルス出力回路の出力端６を介してローパス
フィルタの入力端子７に電流が流れ、入力端子７に接続
している負荷を充電する。
【００１５】次に、入力信号ＩＮがロウレベルからハイ
レベルへ入力信号ＩＮバーがハイレベルからロウレベル
へ変化すると、ＰチャネルトランジスタＰ２およびＮチ
ャネルトランジスタＮ２がともにオフに、Ｐチャネルト
ランジスタＰ３およびＮチャネルトランジスタＮ３がと
もにオンへと変化し、ローパスフィルタ３の入力端子７
からパルス出力回路の出力端６およびトランスファゲー
ト９を介して接地に電流が流れ、出力端６はハイレベル
からロウレベルへと変化する。
レベルへ入力信号ＩＮバーがハイレベルからロウレベル
へ変化すると、ＰチャネルトランジスタＰ２およびＮチ
ャネルトランジスタＮ２がともにオフに、Ｐチャネルト
ランジスタＰ３およびＮチャネルトランジスタＮ３がと
もにオンへと変化し、ローパスフィルタ３の入力端子７
からパルス出力回路の出力端６およびトランスファゲー
ト９を介して接地に電流が流れ、出力端６はハイレベル
からロウレベルへと変化する。
【００１６】製造工程においてプロセスパラメータが変
動し、ＰチャネルトランジスタＰ２，Ｐ３およびＮチャ
ネルトランジスタＮ２，Ｎ３の特性が変化しても、Ｐチ
ャネルトランジスタＰ２、Ｐ３どうしおよびＮチャネル
トランジスタＮ２，Ｎ３どうしの特性は相互に相関関係
を保っているので、ＰチャネルトランジスタＰ２，Ｐ３
およびＮチャネルトランジスタＮ２，Ｎ３のトランジス
タサイズをそれぞれ同一にすれば、トランスファゲート
８とトランスファゲート９のオン抵抗は入力電圧によら
ず同一となる。このため、ローパスフィルタ３のアナロ
グ信号Ｖｏの立上り波形と立下り波形は実質的に等しく
なり、アナログ信号Ｖｏに重畳する高調波ノイズは従来
に較べて大幅に改善する。これを図３を参照して説明す
ると、図３は図１で入力信号ＩＮ，ＩＮバーに直流成分
に相当するパルス信号を入力し、ローパスフィルタ３の
アナログ信号ＶｏをＦＦＴ解析したグラフである。オフ
セット分を差し引いた高調波ノイズのみを図１０に示す
従来の高調波ノイズと比較すると、従来例に較べて１０
０ｄＢ以上Ｓ／Ｎが改善されることがわかる。
動し、ＰチャネルトランジスタＰ２，Ｐ３およびＮチャ
ネルトランジスタＮ２，Ｎ３の特性が変化しても、Ｐチ
ャネルトランジスタＰ２、Ｐ３どうしおよびＮチャネル
トランジスタＮ２，Ｎ３どうしの特性は相互に相関関係
を保っているので、ＰチャネルトランジスタＰ２，Ｐ３
およびＮチャネルトランジスタＮ２，Ｎ３のトランジス
タサイズをそれぞれ同一にすれば、トランスファゲート
８とトランスファゲート９のオン抵抗は入力電圧によら
ず同一となる。このため、ローパスフィルタ３のアナロ
グ信号Ｖｏの立上り波形と立下り波形は実質的に等しく
なり、アナログ信号Ｖｏに重畳する高調波ノイズは従来
に較べて大幅に改善する。これを図３を参照して説明す
ると、図３は図１で入力信号ＩＮ，ＩＮバーに直流成分
に相当するパルス信号を入力し、ローパスフィルタ３の
アナログ信号ＶｏをＦＦＴ解析したグラフである。オフ
セット分を差し引いた高調波ノイズのみを図１０に示す
従来の高調波ノイズと比較すると、従来例に較べて１０
０ｄＢ以上Ｓ／Ｎが改善されることがわかる。
【００１７】また、一般的にＰチャネルトランジスタ単
体、Ｎチャネルトランジスタ単体およびトランスファゲ
ートの入力電圧に対するオン抵抗の変化は、図４のよう
になることが知られている。図４からわかるように、ト
ランスファゲートのオン抵抗はＰチャネルトランジスタ
単体およびＮチャネルトランジスタ単体のオン抵抗に較
べて低く、かつ電圧依存性が少ない。このため、本発明
によるパルス出力回路１０はトランスファゲート８，９
のオン抵抗が小さいことと入力信号ＩＮ，ＩＮバーの立
上りおよび立下り電圧にあまり依存せずにオン抵抗が決
まるため、パルス出力回路１０の出力インピーダンスの
非線形性に起因する高調波ノイズの発生が少ない。
体、Ｎチャネルトランジスタ単体およびトランスファゲ
ートの入力電圧に対するオン抵抗の変化は、図４のよう
になることが知られている。図４からわかるように、ト
ランスファゲートのオン抵抗はＰチャネルトランジスタ
単体およびＮチャネルトランジスタ単体のオン抵抗に較
べて低く、かつ電圧依存性が少ない。このため、本発明
によるパルス出力回路１０はトランスファゲート８，９
のオン抵抗が小さいことと入力信号ＩＮ，ＩＮバーの立
上りおよび立下り電圧にあまり依存せずにオン抵抗が決
まるため、パルス出力回路１０の出力インピーダンスの
非線形性に起因する高調波ノイズの発生が少ない。
【００１８】さらに、ＰチャネルトランジスタＰ２，Ｐ
３およびＮチャネルトランジスタＮ２，Ｎ３のトランジ
スタサイズをそれぞれ等しくすると、トランスファゲー
ト８とトランスファゲート９のオン抵抗の温度特性は等
しくなるので、温度変化があってもパルス出力回路の立
上りおよび立下り電圧波形は実質的に同一となり、ロー
パスフィルタ３の出力電圧Ｖｏに高調波ノイズは発生し
ない。
３およびＮチャネルトランジスタＮ２，Ｎ３のトランジ
スタサイズをそれぞれ等しくすると、トランスファゲー
ト８とトランスファゲート９のオン抵抗の温度特性は等
しくなるので、温度変化があってもパルス出力回路の立
上りおよび立下り電圧波形は実質的に同一となり、ロー
パスフィルタ３の出力電圧Ｖｏに高調波ノイズは発生し
ない。
【００１９】また、図５に示すようにＰチャネルトラン
ジスタＰ２とＮチャネルトランジスタＮ２のゲート・ソ
ース間あるいはゲート・ドレイン間には寄生容量Ｃｐ，
Ｃｎが存在しており、図８に示す従来のインバータ２で
はゲートに印加されたパルス信号がこれらの寄生容量を
介してノイズとして出力に漏れてくる。いま、図６
（ａ）に示すパルス信号が図５のＰチャネルトランジス
タＰ２のゲートに印加され、図６（ｂ）に示す（ａ）と
逆相信号であるパルス信号が図５のＮチャネルトランジ
スタＮ２のゲートに印加されたとすると、図６（ｃ）に
示すノイズが寄生容量Ｃｐを介して出力端に生じ、図６
（ｄ）に示すノイズが寄生容量Ｃｎを介して出力端に生
じるが、（ｃ）および（ｄ）からわかるようにそれぞれ
のノイズは逆相であるため、出力端６では互いに打ち消
し合う。従って、本実施例によるパルス出力回路１０は
ＭＯＳトランジスタの寄生容量に起因するノイズに強い
という特徴がある。
ジスタＰ２とＮチャネルトランジスタＮ２のゲート・ソ
ース間あるいはゲート・ドレイン間には寄生容量Ｃｐ，
Ｃｎが存在しており、図８に示す従来のインバータ２で
はゲートに印加されたパルス信号がこれらの寄生容量を
介してノイズとして出力に漏れてくる。いま、図６
（ａ）に示すパルス信号が図５のＰチャネルトランジス
タＰ２のゲートに印加され、図６（ｂ）に示す（ａ）と
逆相信号であるパルス信号が図５のＮチャネルトランジ
スタＮ２のゲートに印加されたとすると、図６（ｃ）に
示すノイズが寄生容量Ｃｐを介して出力端に生じ、図６
（ｄ）に示すノイズが寄生容量Ｃｎを介して出力端に生
じるが、（ｃ）および（ｄ）からわかるようにそれぞれ
のノイズは逆相であるため、出力端６では互いに打ち消
し合う。従って、本実施例によるパルス出力回路１０は
ＭＯＳトランジスタの寄生容量に起因するノイズに強い
という特徴がある。
【００２０】次に、図１，図２を参照して本発明の第２
の実施例の形態について説明する。なお、図２において
図１と共通の構成要素には共通の参照文字／数字を付し
てある。
の実施例の形態について説明する。なお、図２において
図１と共通の構成要素には共通の参照文字／数字を付し
てある。
【００２１】本実施の形態によるパルス出力回路１１
は、第１の実施の形態によるパルス出力回路１０のトラ
ンスファゲート８と出力端６との間に抵抗Ｒ１を、トラ
ンスファゲート９と出力端６との間に抵抗Ｒ２を設けた
ものである。抵抗Ｒ１または抵抗Ｒ２によって、出力端
６の立上りまたは立下り時の貫通電流を抑制することが
でき貫通電流を低減することができる。また、抵抗Ｒ１
と抵抗Ｒ２をポリシリコン抵抗などの同一種類で形成し
かつ抵抗値を等しくすると、抵抗Ｒ１と抵抗Ｒ２の相対
比は精度よく制御できるので、パルス出力回路１１の立
上りおよび立下り電圧波形は第１の実施の形態に対して
実質的に一層等しくなる。
は、第１の実施の形態によるパルス出力回路１０のトラ
ンスファゲート８と出力端６との間に抵抗Ｒ１を、トラ
ンスファゲート９と出力端６との間に抵抗Ｒ２を設けた
ものである。抵抗Ｒ１または抵抗Ｒ２によって、出力端
６の立上りまたは立下り時の貫通電流を抑制することが
でき貫通電流を低減することができる。また、抵抗Ｒ１
と抵抗Ｒ２をポリシリコン抵抗などの同一種類で形成し
かつ抵抗値を等しくすると、抵抗Ｒ１と抵抗Ｒ２の相対
比は精度よく制御できるので、パルス出力回路１１の立
上りおよび立下り電圧波形は第１の実施の形態に対して
実質的に一層等しくなる。
【００２２】
【発明の効果】以上説明したように本発明は、本発明に
よるパルス出力回路は立上りと立下り出力電圧波形が実
質的に等しいので、ローパスフィルタの出力電圧に重畳
して発生する高調波ノイズを大幅に改善することができ
る。また、パルス出力回路の立上りおよび立下り時の出
力電圧波形に影響する２つのトランスファゲートの特性
の整合がとれており、かつ出力インピーダンスの電圧依
存性が小さいので、製造工程でのトランジスタパラメー
タや本発明によるパルス出力回路を搭載した集積回路の
使用温度が変化しても、安定して高調波ノイズを抑制す
ることができる。
よるパルス出力回路は立上りと立下り出力電圧波形が実
質的に等しいので、ローパスフィルタの出力電圧に重畳
して発生する高調波ノイズを大幅に改善することができ
る。また、パルス出力回路の立上りおよび立下り時の出
力電圧波形に影響する２つのトランスファゲートの特性
の整合がとれており、かつ出力インピーダンスの電圧依
存性が小さいので、製造工程でのトランジスタパラメー
タや本発明によるパルス出力回路を搭載した集積回路の
使用温度が変化しても、安定して高調波ノイズを抑制す
ることができる。
【００２３】さらに、トランスファゲートを構成するＰ
チャネルトランジスタとＮチャネルトランジスタの各ゲ
ートに寄生する寄生容量によりパルス出力回路の出力端
に発生するノイズは、Ｐチャネルトランジスタで発生す
るノイズとＮチャネルトランジスタで発生するノイズが
互いに打ち消し合うので、ＭＯＳトランジスタの寄生容
量に起因する誤動作は生じない。
チャネルトランジスタとＮチャネルトランジスタの各ゲ
ートに寄生する寄生容量によりパルス出力回路の出力端
に発生するノイズは、Ｐチャネルトランジスタで発生す
るノイズとＮチャネルトランジスタで発生するノイズが
互いに打ち消し合うので、ＭＯＳトランジスタの寄生容
量に起因する誤動作は生じない。
【００２４】また、第２の実施例においてはトランスフ
ァゲートに流れる貫通電流を抵抗によって抑えることが
できるので、消費電力を低減することができる効果があ
る。
ァゲートに流れる貫通電流を抵抗によって抑えることが
できるので、消費電力を低減することができる効果があ
る。
【００２５】
【図１】本発明の第１の実施の形態を示す回路図であ
る。
る。
【図２】本発明の第２の実施の形態を示す回路図であ
る。
る。
【図３】図１のローパスフィルタのアナログ信号Ｖｏを
ＦＦＴしたグラフである。
ＦＦＴしたグラフである。
【図４】Ｐチャネルトランジスタ、Ｎチャネルトランジ
スタ、トランスファゲートそれぞれのオン抵抗と入力電
圧との関係を表したグラフである。
スタ、トランスファゲートそれぞれのオン抵抗と入力電
圧との関係を表したグラフである。
【図５】ＭＯＳトランジスタのゲートに寄生する寄生容
量を含むパルス出力回路の一部を表す等価回路図であ
る。
量を含むパルス出力回路の一部を表す等価回路図であ
る。
【図６】図５に示すトランスファゲートにパルス信号が
入力した場合に、トランスファゲートの出力端に生じる
ノイズを説明するための波形図である。
入力した場合に、トランスファゲートの出力端に生じる
ノイズを説明するための波形図である。
【図７】ＰＤＭの動作原理を説明するための図である。
【図８】従来例を示す回路図である。
【図９】図８に示すインバータの出力端に於ける電圧波
形を示す図である。
形を示す図である。
【図１０】図８の回路において、入力に直流成分に相当
するパルス信号を入力し、ローパスフィルタのアナログ
信号をＦＦＴしたグラフである。
するパルス信号を入力し、ローパスフィルタのアナログ
信号をＦＦＴしたグラフである。
１，５，７ 入力端子 ２ インバータ ３ ローパスフィルタ ４ 出力端子 ６ 出力端 ８，９ トランスファゲート Ｐ１，Ｐ２，Ｐ３ Ｐチャネルトランジスタ Ｎ１，Ｎ２，Ｎ３ Ｎチャネルトランジスタ Ｒ１，Ｒ２ 抵抗 Ｃｐ，Ｃｎ 寄生容量
Claims (4)
- 【請求項１】 一端を電源に接続し第１のパルス入力信
号と前記第１のパルス入力信号の逆相信号である第２の
パルス入力信号により導通および非導通を制御する第１
のトランスファゲートと、 一端を基準電位点に接続し前記第１のパルス入力信号と
前記第２のパルス入力信号により前記第１のトランスフ
ァゲートの導通および非導通とは逆の状態に制御する第
２のトランスファゲートとを含むパルス出力回路におい
て、 前記第１のトランスファゲートの他端を前記第２のトラ
ンスファゲートの他端と接続して信号出力端とすること
を特徴とするパルス出力回路。 - 【請求項２】前記第１のトランスファゲートを構成する
第１のＰチャネルトランジスタおよび第１のＮチャネル
トランジスタと、 前記第２のトランスファゲートを構成する第２のＰチャ
ネルトランジスタおよび第２のＮチャネルトランジスタ
において、 前記第１のＰチャネルトランジスタと前記第２のＰチャ
ネルトランジスタおよび前記第１のＮチャネルトランジ
スタと前記第２のＮチャネルトランジスタはそれぞれ同
一サイズであることを特徴とする請求項１記載のパルス
出力回路。 - 【請求項３】 一端を電源に接続し第１のパルス入力信
号と前記第１のパルス入力信号の逆相信号である第２の
パルス入力信号により導通および非導通を制御する第１
のトランスファゲートと、 一端を基準電位点に接続し前記第１のパルス入力信号と
前記第２のパルス入力信号により前記第１のトランスフ
ァゲートの導通および非導通とは逆の状態に制御する第
２のトランスファゲートと前記第１のトランスファゲー
トの他端を一端に接続した第１の抵抗と、 前記第２のトランスファゲートの他端を一端に接続した
第２の抵抗とを含むパルス出力回路において、 前記第１の抵抗の他端を前記第２の抵抗の他端に接続し
て信号出力端とすることを特徴とするパルス出力回路。 - 【請求項４】 前記第１の抵抗の抵抗値と前記第２の抵
抗の抵抗値とを等しくした請求項３記載のパルス出力回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9213796A JPH09284001A (ja) | 1996-04-15 | 1996-04-15 | パルス出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9213796A JPH09284001A (ja) | 1996-04-15 | 1996-04-15 | パルス出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09284001A true JPH09284001A (ja) | 1997-10-31 |
Family
ID=14046051
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9213796A Pending JPH09284001A (ja) | 1996-04-15 | 1996-04-15 | パルス出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09284001A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010199425A (ja) * | 2009-02-26 | 2010-09-09 | Fujitsu Semiconductor Ltd | 半導体装置のセルレイアウト方法及び半導体装置 |
| CN102420578A (zh) * | 2010-09-27 | 2012-04-18 | 安凯(广州)微电子技术有限公司 | 一种片上低通滤波器 |
-
1996
- 1996-04-15 JP JP9213796A patent/JPH09284001A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010199425A (ja) * | 2009-02-26 | 2010-09-09 | Fujitsu Semiconductor Ltd | 半導体装置のセルレイアウト方法及び半導体装置 |
| CN102420578A (zh) * | 2010-09-27 | 2012-04-18 | 安凯(广州)微电子技术有限公司 | 一种片上低通滤波器 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19991109 |