JP2001044822A - Ｃｍｏｓインバータ回路 - Google Patents
Ｃｍｏｓインバータ回路Info
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Abstract
(57)【要約】
【課題】 集積化回路の大規模化、高速化に伴い集積化
回路全体の消費電力が増大しており、消費電力の大部分
を占める貫通電流の抑制が望まれている。 【解決手段】 図のようなＣＭＯＳインバータ回路を縦
続接続した回路において、後段のインバータ回路２を構
成するＰ−ｃｈ ＭＯＳトランジスタ６と電源との間に
Ｎ−ｃｈ ＭＯＳトランジスタ５を接続して、そのＮ−
ｃｈ ＭＯＳトランジスタ５のゲート入力端子に前段の
インバータ回路１のゲート入力信号を接続する。また、
後段のインバータ回路２を構成するＮ−ｃｈ ＭＯＳト
ランジスタ７とＧＮＤの間にＰ−ｃｈ ＭＯＳトランジ
スタ８を接続して、そのＰ−ｃｈＭＯＳトランジスタ８
のゲート入力端子に前段のインバータ回路１のゲート入
力信号を接続する。
回路全体の消費電力が増大しており、消費電力の大部分
を占める貫通電流の抑制が望まれている。 【解決手段】 図のようなＣＭＯＳインバータ回路を縦
続接続した回路において、後段のインバータ回路２を構
成するＰ−ｃｈ ＭＯＳトランジスタ６と電源との間に
Ｎ−ｃｈ ＭＯＳトランジスタ５を接続して、そのＮ−
ｃｈ ＭＯＳトランジスタ５のゲート入力端子に前段の
インバータ回路１のゲート入力信号を接続する。また、
後段のインバータ回路２を構成するＮ−ｃｈ ＭＯＳト
ランジスタ７とＧＮＤの間にＰ−ｃｈ ＭＯＳトランジ
スタ８を接続して、そのＰ−ｃｈＭＯＳトランジスタ８
のゲート入力端子に前段のインバータ回路１のゲート入
力信号を接続する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路に関
し、とくに回路の消費電力の低減を図ることを目的とし
た貫通電流防止回路を付加したＣＭＯＳインバータ回路
に関する。
し、とくに回路の消費電力の低減を図ることを目的とし
た貫通電流防止回路を付加したＣＭＯＳインバータ回路
に関する。
【０００２】
【従来の技術】従来からよく知られているＣＭＯＳイン
バータ回路においては、図５に示すようにＰ−ｃｈ Ｍ
ＯＳトランジスタとＮ−ｃｈ ＭＯＳトランジスタとで
構成され、入力信号をローレベルからハイレベルへ、ま
たはハイレベルからローレベルへと変化させると、その
変化点で図６のタイミングチャートにあるように、ある
一定期間Ｐ−ｃｈ ＭＯＳトランジスタとＮ−ｃｈ Ｍ
ＯＳトランジスタの双方が共にオン状態となり、図５に
示すように電源線からＧＮＤ線に貫通電流が流れてしま
う。この貫通電流がＣＭＯＳ回路の消費電力の大部分を
占めている。最近の集積化回路の大規模化、高速化に伴
い集積化回路全体の消費電力が増大しており、消費電力
の大部分を占める貫通電流の抑制が望まれている。
バータ回路においては、図５に示すようにＰ−ｃｈ Ｍ
ＯＳトランジスタとＮ−ｃｈ ＭＯＳトランジスタとで
構成され、入力信号をローレベルからハイレベルへ、ま
たはハイレベルからローレベルへと変化させると、その
変化点で図６のタイミングチャートにあるように、ある
一定期間Ｐ−ｃｈ ＭＯＳトランジスタとＮ−ｃｈ Ｍ
ＯＳトランジスタの双方が共にオン状態となり、図５に
示すように電源線からＧＮＤ線に貫通電流が流れてしま
う。この貫通電流がＣＭＯＳ回路の消費電力の大部分を
占めている。最近の集積化回路の大規模化、高速化に伴
い集積化回路全体の消費電力が増大しており、消費電力
の大部分を占める貫通電流の抑制が望まれている。
【０００３】貫通電流を抑制する先行技術としては、図
７に示す実開平０３−００３８４９で開示されている手
法のように、ＣＭＯＳインバータ回路を構成するＰ−ｃ
ｈＭＯＳトランジスタとＮ−ｃｈ ＭＯＳトランジスタ
のゲート入力信号に遅延差回路を通してばらつきをもた
せて入力することにより同時オン状態をなくし貫通電流
を抑える技術がある。しかしながら遅延差回路を付加し
なければならないため、回路のオーバーヘッドが大きく
なり、また、遅延差回路自体で貫通電流を流してしまう
という欠点がある。
７に示す実開平０３−００３８４９で開示されている手
法のように、ＣＭＯＳインバータ回路を構成するＰ−ｃ
ｈＭＯＳトランジスタとＮ−ｃｈ ＭＯＳトランジスタ
のゲート入力信号に遅延差回路を通してばらつきをもた
せて入力することにより同時オン状態をなくし貫通電流
を抑える技術がある。しかしながら遅延差回路を付加し
なければならないため、回路のオーバーヘッドが大きく
なり、また、遅延差回路自体で貫通電流を流してしまう
という欠点がある。
【０００４】
【発明が解決しようとする課題】本発明は、上記のよう
な従来のＣＭＯＳ回路における問題に鑑み、回路のオー
バーヘッドを抑え、また回路構成が単純な貫通電流抑制
回路を提供することにある。
な従来のＣＭＯＳ回路における問題に鑑み、回路のオー
バーヘッドを抑え、また回路構成が単純な貫通電流抑制
回路を提供することにある。
【０００５】
【課題を解決するための手段】本発明の請求項１に係わ
るＣＭＯＳインバータ回路は、ＣＭＯＳインバータ回路
を多段に接続した回路であって、２段目以降の全てのＣ
ＭＯＳインバータ回路に貫通電流抑制用ＭＯＳトランジ
スタを付加したことを特徴とする。また、本発明の請求
項２に係わるＣＭＯＳインバータ回路は、前記２段目以
降の全てのＣＭＯＳインバータ回路に付加する貫通電流
抑制用ＭＯＳトランジスタは、前記２段目以降のＣＭＯ
Ｓインバータ回路を構成するＰ−ｃｈ ＭＯＳトランジ
スタと電源との間に接続するＮ−ｃｈ ＭＯＳトランジ
スタと、前記２段目以降のインバータ回路を構成するＮ
−ｃｈ ＭＯＳトランジスタとＧＮＤの間に接続するＰ
−ｃｈ ＭＯＳトランジスタであることを特徴とする。
また、本発明の請求項３に係わるＣＭＯＳインバータ回
路は、ＣＭＯＳインバータ回路を２段縦続に接続した回
路であって、Ｐ−ｃｈ ＭＯＳトランジスタとＮ−ｃｈ
ＭＯＳトランジスタからなる初段のインバータ回路
と、Ｐ−ｃｈ ＭＯＳトランジスタとＮ−ｃｈ ＭＯＳ
トランジスタからなる２段目のインバータ回路と、前記
２段目のインバータ回路のＰ−ｃｈ ＭＯＳトランジス
タのソース端子と電源線との間に接続される貫通電流抑
制用Ｎ−ｃｈ ＭＯＳトランジスタと、前記２段目のイ
ンバータ回路のＮ−ｃｈ ＭＯＳトランジスタのソース
端子とＧＮＤ線との間に接続される貫通電流抑制用Ｐ−
ｃｈ ＭＯＳトランジスタを有し、前記２段目のインバ
ータ回路のＰ−ｃｈ ＭＯＳトランジスタのソース端子
と電源線との間に接続される貫通電流抑制用Ｎ−ｃｈ
ＭＯＳトランジスタのゲート入力端子に初段のインバー
タ回路のゲート入力信号を接続し、前記２段目のインバ
ータ回路のＮ−ｃｈ ＭＯＳトランジスタのソース端子
とＧＮＤ線との間に接続される貫通電流抑制用Ｐ−ｃｈ
ＭＯＳトランジスタのゲート入力端子に初段のインバ
ータ回路のゲート入力信号を接続する、ことを特徴とす
る。また、本発明の請求項４に係わるＣＭＯＳインバー
タ回路は、ＣＭＯＳインバータ回路を２段縦続に接続し
た回路であって、Ｐ−ｃｈ ＭＯＳトランジスタとＮ−
ｃｈ ＭＯＳトランジスタからなる初段のインバータ回
路と、Ｐ−ｃｈ ＭＯＳトランジスタとＮ−ｃｈ ＭＯ
Ｓトランジスタからなるインバータ回路を並列に２組有
する２段目のインバータ回路と、前記２段目の並列２組
のインバータ回路の全てのＰ−ｃｈ ＭＯＳトランジス
タのソース端子と電源線との間に接続される貫通電流抑
制用Ｎ−ｃｈ ＭＯＳトランジスタと、前記２段目の並
列２組のインバータ回路の全てのＮ−ｃｈ ＭＯＳトラ
ンジスタのソース端子とＧＮＤ線との間に接続される貫
通電流抑制用Ｐ−ｃｈ ＭＯＳトランジスタを有し、前
記２段目の並列２組のインバータ回路のＰ−ｃｈ ＭＯ
Ｓトランジスタのソース端子と電源線との間に接続され
る貫通電流抑制用Ｎ−ｃｈ ＭＯＳトランジスタのゲー
ト入力端子に初段のインバータ回路のゲート入力信号を
接続し、前記２段目の並列２組のインバータ回路のＮ−
ｃｈ ＭＯＳトランジスタのソース端子とＧＮＤ線との
間に接続される貫通電流抑制用Ｐ−ｃｈ ＭＯＳトラン
ジスタのゲート入力端子に初段のインバータ回路のゲー
ト入力信号を接続し、前記２段目の並列２組のインバー
タ回路からそれぞれの出力を取り出す、ことを特徴とす
る。
るＣＭＯＳインバータ回路は、ＣＭＯＳインバータ回路
を多段に接続した回路であって、２段目以降の全てのＣ
ＭＯＳインバータ回路に貫通電流抑制用ＭＯＳトランジ
スタを付加したことを特徴とする。また、本発明の請求
項２に係わるＣＭＯＳインバータ回路は、前記２段目以
降の全てのＣＭＯＳインバータ回路に付加する貫通電流
抑制用ＭＯＳトランジスタは、前記２段目以降のＣＭＯ
Ｓインバータ回路を構成するＰ−ｃｈ ＭＯＳトランジ
スタと電源との間に接続するＮ−ｃｈ ＭＯＳトランジ
スタと、前記２段目以降のインバータ回路を構成するＮ
−ｃｈ ＭＯＳトランジスタとＧＮＤの間に接続するＰ
−ｃｈ ＭＯＳトランジスタであることを特徴とする。
また、本発明の請求項３に係わるＣＭＯＳインバータ回
路は、ＣＭＯＳインバータ回路を２段縦続に接続した回
路であって、Ｐ−ｃｈ ＭＯＳトランジスタとＮ−ｃｈ
ＭＯＳトランジスタからなる初段のインバータ回路
と、Ｐ−ｃｈ ＭＯＳトランジスタとＮ−ｃｈ ＭＯＳ
トランジスタからなる２段目のインバータ回路と、前記
２段目のインバータ回路のＰ−ｃｈ ＭＯＳトランジス
タのソース端子と電源線との間に接続される貫通電流抑
制用Ｎ−ｃｈ ＭＯＳトランジスタと、前記２段目のイ
ンバータ回路のＮ−ｃｈ ＭＯＳトランジスタのソース
端子とＧＮＤ線との間に接続される貫通電流抑制用Ｐ−
ｃｈ ＭＯＳトランジスタを有し、前記２段目のインバ
ータ回路のＰ−ｃｈ ＭＯＳトランジスタのソース端子
と電源線との間に接続される貫通電流抑制用Ｎ−ｃｈ
ＭＯＳトランジスタのゲート入力端子に初段のインバー
タ回路のゲート入力信号を接続し、前記２段目のインバ
ータ回路のＮ−ｃｈ ＭＯＳトランジスタのソース端子
とＧＮＤ線との間に接続される貫通電流抑制用Ｐ−ｃｈ
ＭＯＳトランジスタのゲート入力端子に初段のインバ
ータ回路のゲート入力信号を接続する、ことを特徴とす
る。また、本発明の請求項４に係わるＣＭＯＳインバー
タ回路は、ＣＭＯＳインバータ回路を２段縦続に接続し
た回路であって、Ｐ−ｃｈ ＭＯＳトランジスタとＮ−
ｃｈ ＭＯＳトランジスタからなる初段のインバータ回
路と、Ｐ−ｃｈ ＭＯＳトランジスタとＮ−ｃｈ ＭＯ
Ｓトランジスタからなるインバータ回路を並列に２組有
する２段目のインバータ回路と、前記２段目の並列２組
のインバータ回路の全てのＰ−ｃｈ ＭＯＳトランジス
タのソース端子と電源線との間に接続される貫通電流抑
制用Ｎ−ｃｈ ＭＯＳトランジスタと、前記２段目の並
列２組のインバータ回路の全てのＮ−ｃｈ ＭＯＳトラ
ンジスタのソース端子とＧＮＤ線との間に接続される貫
通電流抑制用Ｐ−ｃｈ ＭＯＳトランジスタを有し、前
記２段目の並列２組のインバータ回路のＰ−ｃｈ ＭＯ
Ｓトランジスタのソース端子と電源線との間に接続され
る貫通電流抑制用Ｎ−ｃｈ ＭＯＳトランジスタのゲー
ト入力端子に初段のインバータ回路のゲート入力信号を
接続し、前記２段目の並列２組のインバータ回路のＮ−
ｃｈ ＭＯＳトランジスタのソース端子とＧＮＤ線との
間に接続される貫通電流抑制用Ｐ−ｃｈ ＭＯＳトラン
ジスタのゲート入力端子に初段のインバータ回路のゲー
ト入力信号を接続し、前記２段目の並列２組のインバー
タ回路からそれぞれの出力を取り出す、ことを特徴とす
る。
【０００６】また、本発明の請求項５に係わるＣＭＯＳ
インバータ回路は、ＣＭＯＳインバータ回路を３段以上
縦続に接続した回路であって、Ｐ−ｃｈ ＭＯＳトラン
ジスタとＮ−ｃｈ ＭＯＳトランジスタからなる初段の
インバータ回路と、前記請求項２記載の貫通電流抑制用
ＭＯＳトランジスタを付加したＰ−ｃｈ ＭＯＳトラン
ジスタとＮ−ｃｈ ＭＯＳトランジスタからなる２段目
以降のインバータ回路を有し、前記請求項２記載の貫通
電流抑制用ＭＯＳトランジスタのゲート入力端子に前段
のインバータ回路のゲート入力信号を接続したことを特
徴とする。また、本発明の請求項６に係わるＣＭＯＳイ
ンバータ回路は、ＣＭＯＳインバータ回路を３段以上接
続し前段の出力を後段の２つのＣＭＯＳインバータ回路
の入力に並列に接続するツリー状に接続したＣＭＯＳイ
ンバータ回路であって、Ｐ−ｃｈ ＭＯＳトランジスタ
とＮ−ｃｈ ＭＯＳトランジスタからなる初段のインバ
ータ回路と、前記請求項２記載の貫通電流抑制用ＭＯＳ
トランジスタを付加したＰ−ｃｈ ＭＯＳトランジスタ
とＮ−ｃｈ ＭＯＳトランジスタからなる２段目以降の
インバータ回路を有し、前記請求項２記載の貫通電流抑
制用ＭＯＳトランジスタのゲート入力端子に前段のイン
バータ回路のゲート入力信号を接続したことを特徴とす
る。
インバータ回路は、ＣＭＯＳインバータ回路を３段以上
縦続に接続した回路であって、Ｐ−ｃｈ ＭＯＳトラン
ジスタとＮ−ｃｈ ＭＯＳトランジスタからなる初段の
インバータ回路と、前記請求項２記載の貫通電流抑制用
ＭＯＳトランジスタを付加したＰ−ｃｈ ＭＯＳトラン
ジスタとＮ−ｃｈ ＭＯＳトランジスタからなる２段目
以降のインバータ回路を有し、前記請求項２記載の貫通
電流抑制用ＭＯＳトランジスタのゲート入力端子に前段
のインバータ回路のゲート入力信号を接続したことを特
徴とする。また、本発明の請求項６に係わるＣＭＯＳイ
ンバータ回路は、ＣＭＯＳインバータ回路を３段以上接
続し前段の出力を後段の２つのＣＭＯＳインバータ回路
の入力に並列に接続するツリー状に接続したＣＭＯＳイ
ンバータ回路であって、Ｐ−ｃｈ ＭＯＳトランジスタ
とＮ−ｃｈ ＭＯＳトランジスタからなる初段のインバ
ータ回路と、前記請求項２記載の貫通電流抑制用ＭＯＳ
トランジスタを付加したＰ−ｃｈ ＭＯＳトランジスタ
とＮ−ｃｈ ＭＯＳトランジスタからなる２段目以降の
インバータ回路を有し、前記請求項２記載の貫通電流抑
制用ＭＯＳトランジスタのゲート入力端子に前段のイン
バータ回路のゲート入力信号を接続したことを特徴とす
る。
【０００７】
【発明の実施の形態】この半導体集積回路は、前段のイ
ンバータ回路の出力信号より時間的に早く変化する前段
のインバータ回路の入力信号を使用して後段のインバー
タ回路の上下に接続した貫通電流抑制用ＭＯＳトランジ
スタを制御することにより、後段のインバータ回路を構
成するＰ−ｃｈ ＭＯＳトランジスタとＮ−ｃｈ ＭＯ
Ｓトランジスタが同時にオンになる時刻に電源パスまた
はＧＮＤパスを遮断することができる。同時オン時刻に
電源からＧＮＤへのパスを遮断できるということはＣＭ
ＯＳインバータ回路の状態変化時における貫通電流が流
れないということになり、回路の消費電力を低減できる
という効果が得られる。
ンバータ回路の出力信号より時間的に早く変化する前段
のインバータ回路の入力信号を使用して後段のインバー
タ回路の上下に接続した貫通電流抑制用ＭＯＳトランジ
スタを制御することにより、後段のインバータ回路を構
成するＰ−ｃｈ ＭＯＳトランジスタとＮ−ｃｈ ＭＯ
Ｓトランジスタが同時にオンになる時刻に電源パスまた
はＧＮＤパスを遮断することができる。同時オン時刻に
電源からＧＮＤへのパスを遮断できるということはＣＭ
ＯＳインバータ回路の状態変化時における貫通電流が流
れないということになり、回路の消費電力を低減できる
という効果が得られる。
【０００８】本発明の実施の形態について図面を参照し
て説明する。
て説明する。
【０００９】図１は本発明の第一の実施の形態を示す。
図１を参照すると、本半導体集積回路は、Ｐ−ｃｈ Ｍ
ＯＳトランジスタ３とＮ−ｃｈ ＭＯＳトランジスタ４
からなる前段のインバータ回路１およびＰ−ｃｈ ＭＯ
Ｓトランジスタ６とＮ−ｃｈＭＯＳトランジスタ７から
なる後段のインバータ回路２と後段のインバータ回路２
のＰ−ｃｈ ＭＯＳトランジスタ６のソース端子と電源
線の間に接続されるＮ−ｃｈ ＭＯＳトランジスタ５と
後段のインバータ回路２のＮ−ｃｈ ＭＯＳトランジス
タ７のソース端子とＧＮＤ線の間に接続されるＰ−ｃｈ
ＭＯＳトランジスタ８を有する。
図１を参照すると、本半導体集積回路は、Ｐ−ｃｈ Ｍ
ＯＳトランジスタ３とＮ−ｃｈ ＭＯＳトランジスタ４
からなる前段のインバータ回路１およびＰ−ｃｈ ＭＯ
Ｓトランジスタ６とＮ−ｃｈＭＯＳトランジスタ７から
なる後段のインバータ回路２と後段のインバータ回路２
のＰ−ｃｈ ＭＯＳトランジスタ６のソース端子と電源
線の間に接続されるＮ−ｃｈ ＭＯＳトランジスタ５と
後段のインバータ回路２のＮ−ｃｈ ＭＯＳトランジス
タ７のソース端子とＧＮＤ線の間に接続されるＰ−ｃｈ
ＭＯＳトランジスタ８を有する。
【００１０】入力信号１１は入力端子９から前段のイン
バータ回路１を構成するＰ−ｃｈＭＯＳトランジスタ３
とＮ−ｃｈ ＭＯＳトランジスタ４のそれぞれのゲート
端子に接続される。また、入力信号１１は後段のインバ
ータ回路２を構成するＰ−ｃｈ ＭＯＳトランジスタ６
と電源線との間に接続された貫通電流抑制用Ｎ−ｃｈ
ＭＯＳトランジスタ５のゲート端子と後段のインバータ
回路２を構成するＮ−ｃｈ ＭＯＳトランジスタ６とＧ
ＮＤ線との間に接続された貫通電流抑制用Ｐ−ｃｈ Ｍ
ＯＳトランジスタ８のゲート端子にも接続される。
バータ回路１を構成するＰ−ｃｈＭＯＳトランジスタ３
とＮ−ｃｈ ＭＯＳトランジスタ４のそれぞれのゲート
端子に接続される。また、入力信号１１は後段のインバ
ータ回路２を構成するＰ−ｃｈ ＭＯＳトランジスタ６
と電源線との間に接続された貫通電流抑制用Ｎ−ｃｈ
ＭＯＳトランジスタ５のゲート端子と後段のインバータ
回路２を構成するＮ−ｃｈ ＭＯＳトランジスタ６とＧ
ＮＤ線との間に接続された貫通電流抑制用Ｐ−ｃｈ Ｍ
ＯＳトランジスタ８のゲート端子にも接続される。
【００１１】前段のインバータ回路１を構成するＰ−ｃ
ｈ ＭＯＳトランジスタ３とＮ−ｃｈ ＭＯＳトランジ
スタ４のそれぞれのドレイン端子間を接続した線から中
間信号１２をとり、その中間信号１２を後段のインバー
タ回路２を構成するＰ−ｃｈＭＯＳトランジスタ６とＮ
−ｃｈ ＭＯＳトランジスタ７のそれぞれのゲート端子
を結ぶ線に接続する。
ｈ ＭＯＳトランジスタ３とＮ−ｃｈ ＭＯＳトランジ
スタ４のそれぞれのドレイン端子間を接続した線から中
間信号１２をとり、その中間信号１２を後段のインバー
タ回路２を構成するＰ−ｃｈＭＯＳトランジスタ６とＮ
−ｃｈ ＭＯＳトランジスタ７のそれぞれのゲート端子
を結ぶ線に接続する。
【００１２】貫通電流抑制用Ｎ−ｃｈ ＭＯＳトランジ
スタ５のソース端子は後段のインバータ回路２を構成す
るＰ−ｃｈ ＭＯＳトランジスタ６のソース端子に、ド
レイン端子は電源線に接続し、後段のインバータ回路２
の電源線から流れ込む電流のタイミングを変更させる。
スタ５のソース端子は後段のインバータ回路２を構成す
るＰ−ｃｈ ＭＯＳトランジスタ６のソース端子に、ド
レイン端子は電源線に接続し、後段のインバータ回路２
の電源線から流れ込む電流のタイミングを変更させる。
【００１３】貫通電流抑制用Ｐ−ｃｈ ＭＯＳトランジ
スタ８のソース端子は後段のインバータ回路２を構成す
るＮ−ｃｈ ＭＯＳトランジスタ７のソース端子に、ド
レイン端子はＧＮＤ線にそれぞれ接続し、後段のインバ
ータ回路２のＧＮＤ線へ流れ出す電流のタイミングを変
更させる。
スタ８のソース端子は後段のインバータ回路２を構成す
るＮ−ｃｈ ＭＯＳトランジスタ７のソース端子に、ド
レイン端子はＧＮＤ線にそれぞれ接続し、後段のインバ
ータ回路２のＧＮＤ線へ流れ出す電流のタイミングを変
更させる。
【００１４】後段のインバータ回路２を構成するＰ−Ｃ
ｈ ＭＯＳトランジスタ６とＮ−ｃｈ ＭＯＳトランジ
スタ７のドレイン端子同士を接続した線から出力信号１
３を出力端子１０から出力する。
ｈ ＭＯＳトランジスタ６とＮ−ｃｈ ＭＯＳトランジ
スタ７のドレイン端子同士を接続した線から出力信号１
３を出力端子１０から出力する。
【００１５】次に、図１に示す本発明の第一の実施の形
態の回路の動作を、図２のタイミングチャートを参照し
て説明する。
態の回路の動作を、図２のタイミングチャートを参照し
て説明する。
【００１６】入力信号１１を、図２に示す入力信号１１
のタイミングチャートにあるように、ローレベル→ハイ
レベル→ローレベルと変化させた場合の回路の動作全体
を図２のタイミングチャートに示す。入力信号１１は前
段のインバータ回路１で極性反転され、後段のインバー
タ回路２の入力信号となる。ただし、インバータ回路１
の動作遅延があるのでインバータ回路２には入力信号１
１に対して動作遅延時間ｄｔだけ遅延した信号（中間信
号１２）が入力される。
のタイミングチャートにあるように、ローレベル→ハイ
レベル→ローレベルと変化させた場合の回路の動作全体
を図２のタイミングチャートに示す。入力信号１１は前
段のインバータ回路１で極性反転され、後段のインバー
タ回路２の入力信号となる。ただし、インバータ回路１
の動作遅延があるのでインバータ回路２には入力信号１
１に対して動作遅延時間ｄｔだけ遅延した信号（中間信
号１２）が入力される。
【００１７】ローレベル→ハイレベル→ローレベルと変
化する入力信号が極性反転され、時間ｄｔだけ遅延した
信号１２が後段のインバータ回路２に入力されると、後
段のインバータ回路２を構成するＰ−ｃｈ ＭＯＳトラ
ンジスタ６は図２のＰ−ｃｈＭＯＳＴｒ６のタイミング
チャートにあるようにオフ状態→オン状態→オフ状態と
変化し、Ｐ−ｃｈ ＭＯＳトランジスタのスレッシュホ
ールドレベルＶtp以下にある領域でオン状態となる。同
様に後段のインバータ回路２を構成するＮ−ｃｈ ＭＯ
Ｓトランジスタ７は図２のＮ−ｃｈ ＭＯＳＴｒ７のタ
イミングチャートにあるようにオン状態→オフ状態→オ
ン状態と変化し、Ｎ−ｃｈ ＭＯＳトランジスタのスレ
ッシュホールドレベルＶtn以上にある領域でオン状態と
なる。
化する入力信号が極性反転され、時間ｄｔだけ遅延した
信号１２が後段のインバータ回路２に入力されると、後
段のインバータ回路２を構成するＰ−ｃｈ ＭＯＳトラ
ンジスタ６は図２のＰ−ｃｈＭＯＳＴｒ６のタイミング
チャートにあるようにオフ状態→オン状態→オフ状態と
変化し、Ｐ−ｃｈ ＭＯＳトランジスタのスレッシュホ
ールドレベルＶtp以下にある領域でオン状態となる。同
様に後段のインバータ回路２を構成するＮ−ｃｈ ＭＯ
Ｓトランジスタ７は図２のＮ−ｃｈ ＭＯＳＴｒ７のタ
イミングチャートにあるようにオン状態→オフ状態→オ
ン状態と変化し、Ｎ−ｃｈ ＭＯＳトランジスタのスレ
ッシュホールドレベルＶtn以上にある領域でオン状態と
なる。
【００１８】また入力信号１１は後段のインバータ回路
２の上下に接続された貫通電流抑制用Ｎ−ｃｈ ＭＯＳ
トランジスタ５およびＰ−ｃｈ ＭＯＳトランジスタ８
のゲート入力端子にも接続されており、先に述べたよう
に入力信号１１をローレベル→ハイレベル→ローレベル
と変化させた場合、入力信号の変化とほぼ同時にＮ−ｃ
ｈ ＭＯＳトランジスタ５は図２のＮ−ｃｈ ＭＯＳＴ
ｒ５のタイミングチャートにあるようにオフ状態→オン
状態→オフ状態と変化し、Ｎ−ｃｈ ＭＯＳトランジス
タのスレッシュホールドレベルＶtn以上にある領域でオ
ン状態となる。同様にＰ−ｃｈ ＭＯＳトランジスタ８
も図２のＰ−ｃｈ ＭＯＳＴｒ８のタイミングチャート
にあるように入力信号１１の変化とほぼ同時にオン状態
→オフ状態→オン状態と変化し、Ｐ−ｃｈ ＭＯＳトラ
ンジスタのスレッシュホールドレベルＶtp以下にある領
域でオン状態となる。以上が入力信号１１をローレベル
→ハイレベル→ローレベルと変化させた場合の各トラン
ジスタの状態（オン・オフ）変化である。
２の上下に接続された貫通電流抑制用Ｎ−ｃｈ ＭＯＳ
トランジスタ５およびＰ−ｃｈ ＭＯＳトランジスタ８
のゲート入力端子にも接続されており、先に述べたよう
に入力信号１１をローレベル→ハイレベル→ローレベル
と変化させた場合、入力信号の変化とほぼ同時にＮ−ｃ
ｈ ＭＯＳトランジスタ５は図２のＮ−ｃｈ ＭＯＳＴ
ｒ５のタイミングチャートにあるようにオフ状態→オン
状態→オフ状態と変化し、Ｎ−ｃｈ ＭＯＳトランジス
タのスレッシュホールドレベルＶtn以上にある領域でオ
ン状態となる。同様にＰ−ｃｈ ＭＯＳトランジスタ８
も図２のＰ−ｃｈ ＭＯＳＴｒ８のタイミングチャート
にあるように入力信号１１の変化とほぼ同時にオン状態
→オフ状態→オン状態と変化し、Ｐ−ｃｈ ＭＯＳトラ
ンジスタのスレッシュホールドレベルＶtp以下にある領
域でオン状態となる。以上が入力信号１１をローレベル
→ハイレベル→ローレベルと変化させた場合の各トラン
ジスタの状態（オン・オフ）変化である。
【００１９】ここで電源側トランジスタ５、６が共にオ
ン状態を電源側導通状態、５、６のどちらか一方でもオ
フ状態のとき電源側遮断状態とする。同様にＧＮＤ側ト
ランジスタ７、８が共にオン状態をＧＮＤ側導通状態、
７、８のどちらか一方でもオフ状態のときＧＮＤ側遮断
状態とすると、電源側の導通・遮断とＧＮＤ側の導通・
遮断のタイミング関係は図２の電源側Ｔｒ（導通−遮
断）状態およびＧＮＤ側Ｔｒ（導通−遮断）状態に示す
ようになる。このタイミング関係からもわかるように電
源側、ＧＮＤ側が共に導通状態となる時間区間が存在し
ないため、電源からＧＮＤへの貫通電流は流れないこと
になる。
ン状態を電源側導通状態、５、６のどちらか一方でもオ
フ状態のとき電源側遮断状態とする。同様にＧＮＤ側ト
ランジスタ７、８が共にオン状態をＧＮＤ側導通状態、
７、８のどちらか一方でもオフ状態のときＧＮＤ側遮断
状態とすると、電源側の導通・遮断とＧＮＤ側の導通・
遮断のタイミング関係は図２の電源側Ｔｒ（導通−遮
断）状態およびＧＮＤ側Ｔｒ（導通−遮断）状態に示す
ようになる。このタイミング関係からもわかるように電
源側、ＧＮＤ側が共に導通状態となる時間区間が存在し
ないため、電源からＧＮＤへの貫通電流は流れないこと
になる。
【００２０】出力信号１３は図１の電源側が導通状態か
つＧＮＤ側が遮断状態のときにハイレベルとなり、電源
側が遮断状態かつＧＮＤ側が導通状態のときにローレベ
ルとなるので入力信号１１をローレベル→ハイレベル→
ローレベルと変化させた場合、出力信号１３は図２の出
力信号１３のタイミングチャートにあるように、前段の
インバータ回路１と後段のインバータ回路２による遅延
時間分だけ遅れてローレベル→ハイレベル→ローレベル
と変化することになる。
つＧＮＤ側が遮断状態のときにハイレベルとなり、電源
側が遮断状態かつＧＮＤ側が導通状態のときにローレベ
ルとなるので入力信号１１をローレベル→ハイレベル→
ローレベルと変化させた場合、出力信号１３は図２の出
力信号１３のタイミングチャートにあるように、前段の
インバータ回路１と後段のインバータ回路２による遅延
時間分だけ遅れてローレベル→ハイレベル→ローレベル
と変化することになる。
【００２１】本発明の第二の実施の形態について図面を
参照して説明する。
参照して説明する。
【００２２】本発明の第二の実施の形態の構成を図３に
示す。その基本的構成は上記の第一の実施の形態の通り
であるが、ＣＭＯＳインバータ回路の接続段数について
さらに工夫している。ここではインバータ回路はｎ段縦
続接続され、貫通電流抑制用ＭＯＳトランジスタは２段
目以降ｎ段目までの全てのインバータ回路に付加され、
各段の貫通電流抑制用ＭＯＳトランジスタのゲート入力
にはその前段のインバータ回路の入力信号が入力され
る。
示す。その基本的構成は上記の第一の実施の形態の通り
であるが、ＣＭＯＳインバータ回路の接続段数について
さらに工夫している。ここではインバータ回路はｎ段縦
続接続され、貫通電流抑制用ＭＯＳトランジスタは２段
目以降ｎ段目までの全てのインバータ回路に付加され、
各段の貫通電流抑制用ＭＯＳトランジスタのゲート入力
にはその前段のインバータ回路の入力信号が入力され
る。
【００２３】このようにＣＭＯＳインバータ回路が複数
段縦続に接続された回路に本発明を適用することによ
り、２段目以降の全てのＣＭＯＳインバータ回路の貫通
電流を抑制させることができ、ＬＳＩの消費電力を大幅
に低減させることができる。
段縦続に接続された回路に本発明を適用することによ
り、２段目以降の全てのＣＭＯＳインバータ回路の貫通
電流を抑制させることができ、ＬＳＩの消費電力を大幅
に低減させることができる。
【００２４】次に、本発明の第三の実施の形態について
図面を参照して説明する。
図面を参照して説明する。
【００２５】本発明の第二の実施の形態の構成を図４に
示す。その基本的構成は前述の第一の実施の形態の通り
であるが、ＣＭＯＳインバータ回路の接続構成について
さらに工夫している。ここでは１段目のインバータ回路
の出力は２段目の２つのインバータ回路に並列に入力
し、２段目の２つのインバータ回路のそれぞれの出力は
３段目の２並列２組で構成したインバータ回路のそれぞ
れの組の２つのインバータ回路へ並列に入力する。そし
て、貫通電流抑制用ＭＯＳトランジスタは２段目以降全
てのインバータ回路に付加されている。
示す。その基本的構成は前述の第一の実施の形態の通り
であるが、ＣＭＯＳインバータ回路の接続構成について
さらに工夫している。ここでは１段目のインバータ回路
の出力は２段目の２つのインバータ回路に並列に入力
し、２段目の２つのインバータ回路のそれぞれの出力は
３段目の２並列２組で構成したインバータ回路のそれぞ
れの組の２つのインバータ回路へ並列に入力する。そし
て、貫通電流抑制用ＭＯＳトランジスタは２段目以降全
てのインバータ回路に付加されている。
【００２６】すなわち本第三の実施形態の構成は、Ｐ−
ｃｈ ＭＯＳトランジスタとＮ−ｃｈ ＭＯＳトランジ
スタからなるインバータ１段目の入力段のインバータ回
路と、同じくＰ−ｃｈ ＭＯＳトランジスタとＮ−ｃｈ
ＭＯＳトランジスタからなるインバータ回路を並列に
２組持ち、各組のインバータ回路のＰ−ｃｈ ＭＯＳト
ランジスタのソース端子と電源線の間に貫通電流抑制用
Ｎ−ｃｈ ＭＯＳトランジスタを接続し、各組のＮ−ｃ
ｈ ＭＯＳトランジスタのソース端子とＧＮＤ線の間に
貫通電流抑制用Ｐ−ｃｈ ＭＯＳトランジスタを接続し
たインバータ２段目と、インバータ２段目の構成を２組
並列に擁し、それぞれの組の入力はインバータ２段目の
２つのインバータの出力のそれぞれを接続し、２並列２
組の４つのインバータ回路からそれぞれの出力を取り出
すインバータ３段目からなる。そして、各段の貫通電流
抑制用ＭＯＳトランジスタのゲート入力にはその前段の
インバータ回路の入力信号が入力される。
ｃｈ ＭＯＳトランジスタとＮ−ｃｈ ＭＯＳトランジ
スタからなるインバータ１段目の入力段のインバータ回
路と、同じくＰ−ｃｈ ＭＯＳトランジスタとＮ−ｃｈ
ＭＯＳトランジスタからなるインバータ回路を並列に
２組持ち、各組のインバータ回路のＰ−ｃｈ ＭＯＳト
ランジスタのソース端子と電源線の間に貫通電流抑制用
Ｎ−ｃｈ ＭＯＳトランジスタを接続し、各組のＮ−ｃ
ｈ ＭＯＳトランジスタのソース端子とＧＮＤ線の間に
貫通電流抑制用Ｐ−ｃｈ ＭＯＳトランジスタを接続し
たインバータ２段目と、インバータ２段目の構成を２組
並列に擁し、それぞれの組の入力はインバータ２段目の
２つのインバータの出力のそれぞれを接続し、２並列２
組の４つのインバータ回路からそれぞれの出力を取り出
すインバータ３段目からなる。そして、各段の貫通電流
抑制用ＭＯＳトランジスタのゲート入力にはその前段の
インバータ回路の入力信号が入力される。
【００２７】このようにＣＭＯＳインバータ回路がツリ
ー構成に接続された回路に本発明を適用することによ
り、初段のインバータ以外の全てのＣＭＯＳインバータ
回路の貫通電流を抑制することができる。
ー構成に接続された回路に本発明を適用することによ
り、初段のインバータ以外の全てのＣＭＯＳインバータ
回路の貫通電流を抑制することができる。
【００２８】本第三の実施の形態は３段のツリー構成で
説明したが、勿論２段構成でも、また必要に応じて４段
以上に構成しても、本発明の効果が得られる。
説明したが、勿論２段構成でも、また必要に応じて４段
以上に構成しても、本発明の効果が得られる。
【００２９】
【発明の効果】以上説明したように本発明は、ＣＭＯＳ
インバータ回路に貫通電流抑制用ＭＯＳトランジスタを
付加することにより、図２のタイミングチャートのよう
に電源側トランジスタとＧＮＤ側トランジスタが同時に
導通状態となることがなくなるため、ＣＭＯＳインバー
タ回路の貫通電流をなくすことが可能となる。
インバータ回路に貫通電流抑制用ＭＯＳトランジスタを
付加することにより、図２のタイミングチャートのよう
に電源側トランジスタとＧＮＤ側トランジスタが同時に
導通状態となることがなくなるため、ＣＭＯＳインバー
タ回路の貫通電流をなくすことが可能となる。
【００３０】また、本発明はＣＭＯＳインバータ回路１
つにつき２つの貫通電流抑制用ＭＯＳトランジスタの追
加で実現できるため通常のＣＭＯＳインバータ回路に対
してのオーバーヘッド（素子数の増加、面積の増加）を
抑えることができる。また回路構成も単純であるため製
造プロセスへ与える影響も少ない。
つにつき２つの貫通電流抑制用ＭＯＳトランジスタの追
加で実現できるため通常のＣＭＯＳインバータ回路に対
してのオーバーヘッド（素子数の増加、面積の増加）を
抑えることができる。また回路構成も単純であるため製
造プロセスへ与える影響も少ない。
【図１】本発明の第一の実施の形態の構成を示す図であ
る。
る。
【図２】本発明の第一の実施の形態の動作を示す図であ
る。
る。
【図３】本発明の第二の実施の形態の構成を示す図であ
る。
る。
【図４】本発明の第三の実施の形態の構成を示す図であ
る。
る。
【図５】従来のＣＭＯＳインバータ回路の構成を示す図
である。
である。
【図６】図４の従来のＣＭＯＳインバータ回路の動作を
示す図である。
示す図である。
【図７】改良が施された別なる従来のＣＭＯＳインバー
タ回路の構成を示す図である。
タ回路の構成を示す図である。
１ 前段のインバータ回路 ２ 後段のインバータ回路 ３ Ｐ−ｃｈ ＭＯＳトランジスタ ４ Ｎ−ｃｈ ＭＯＳトランジスタ ５ Ｎ−ｃｈ ＭＯＳトランジスタ ６ Ｐ−ｃｈ ＭＯＳトランジスタ ７ Ｎ−ｃｈ ＭＯＳトランジスタ ８ Ｐ−ｃｈ ＭＯＳトランジスタ ９ 入力端子 １０ 出力端子 １１ 入力信号 １２ 中間信号 １３ 出力信号
Claims (6)
- 【請求項１】 ＣＭＯＳインバータ回路を多段に接続し
た回路であって、２段目以降の全てのＣＭＯＳインバー
タ回路に貫通電流抑制用ＭＯＳトランジスタを付加した
ことを特徴とするＣＭＯＳインバータ回路。 - 【請求項２】 前記２段目以降の全てのＣＭＯＳインバ
ータ回路に付加する貫通電流抑制用ＭＯＳトランジスタ
は、前記２段目以降のＣＭＯＳインバータ回路を構成す
るＰ−ｃｈ ＭＯＳトランジスタと電源との間に接続す
るＮ−ｃｈＭＯＳトランジスタと、前記２段目以降のイ
ンバータ回路を構成するＮ−ｃｈＭＯＳトランジスタと
ＧＮＤの間に接続するＰ−ｃｈ ＭＯＳトランジスタで
あることを特徴とする前記請求項１記載のＣＭＯＳイン
バータ回路。 - 【請求項３】 ＣＭＯＳインバータ回路を２段縦続に接
続した回路であって、Ｐ−ｃｈ ＭＯＳトランジスタと
Ｎ−ｃｈ ＭＯＳトランジスタからなる初段のインバー
タ回路と、Ｐ−ｃｈ ＭＯＳトランジスタとＮ−ｃｈ
ＭＯＳトランジスタからなる２段目のインバータ回路
と、前記２段目のインバータ回路のＰ−ｃｈ ＭＯＳト
ランジスタのソース端子と電源線との間に接続される貫
通電流抑制用Ｎ−ｃｈ ＭＯＳトランジスタと、前記２
段目のインバータ回路のＮ−ｃｈ ＭＯＳトランジスタ
のソース端子とＧＮＤ線との間に接続される貫通電流抑
制用Ｐ−ｃｈ ＭＯＳトランジスタを有し、前記２段目
のインバータ回路のＰ−ｃｈ ＭＯＳトランジスタのソ
ース端子と電源線との間に接続される貫通電流抑制用Ｎ
−ｃｈ ＭＯＳトランジスタのゲート入力端子に初段の
インバータ回路のゲート入力信号を接続し、前記２段目
のインバータ回路のＮ−ｃｈ ＭＯＳトランジスタのソ
ース端子とＧＮＤ線との間に接続される貫通電流抑制用
Ｐ−ｃｈ ＭＯＳトランジスタのゲート入力端子に初段
のインバータ回路のゲート入力信号を接続する、ことを
特徴とするＣＭＯＳインバータ回路。 - 【請求項４】 ＣＭＯＳインバータ回路を２段縦続に接
続した回路であって、Ｐ−ｃｈ ＭＯＳトランジスタと
Ｎ−ｃｈ ＭＯＳトランジスタからなる初段のインバー
タ回路と、Ｐ−ｃｈ ＭＯＳトランジスタとＮ−ｃｈ
ＭＯＳトランジスタからなるインバータ回路を並列に２
組有する２段目のインバータ回路と、前記２段目の並列
２組のインバータ回路の全てのＰ−ｃｈ ＭＯＳトラン
ジスタのソース端子と電源線との間に接続される貫通電
流抑制用Ｎ−ｃｈ ＭＯＳトランジスタと、前記２段目
の並列２組のインバータ回路の全てのＮ−ｃｈ ＭＯＳ
トランジスタのソース端子とＧＮＤ線との間に接続され
る貫通電流抑制用Ｐ−ｃｈ ＭＯＳトランジスタを有
し、前記２段目の並列２組のインバータ回路のＰ−ｃｈ
ＭＯＳトランジスタのソース端子と電源線との間に接
続される貫通電流抑制用Ｎ−ｃｈ ＭＯＳトランジスタ
のゲート入力端子に初段のインバータ回路のゲート入力
信号を接続し、前記２段目の並列２組のインバータ回路
のＮ−ｃｈ ＭＯＳトランジスタのソース端子とＧＮＤ
線との間に接続される貫通電流抑制用Ｐ−ｃｈ ＭＯＳ
トランジスタのゲート入力端子に初段のインバータ回路
のゲート入力信号を接続し、前記２段目の並列２組のイ
ンバータ回路からそれぞれの出力を取り出す、ことを特
徴とするＣＭＯＳインバータ回路。 - 【請求項５】 ＣＭＯＳインバータ回路を３段以上縦続
に接続した回路であって、Ｐ−ｃｈ ＭＯＳトランジス
タとＮ−ｃｈ ＭＯＳトランジスタからなる初段のイン
バータ回路と、前記請求項２記載の貫通電流抑制用ＭＯ
Ｓトランジスタを付加したＰ−ｃｈ ＭＯＳトランジス
タとＮ−ｃｈ ＭＯＳトランジスタからなる２段目以降
のインバータ回路を有し、前記請求項２記載の貫通電流
抑制用ＭＯＳトランジスタのゲート入力端子に前段のイ
ンバータ回路のゲート入力信号を接続したことを特徴と
するＣＭＯＳインバータ回路。 - 【請求項６】 ＣＭＯＳインバータ回路を３段以上接続
し前段の出力を後段の２つのＣＭＯＳインバータ回路の
入力に並列に接続するツリー状に接続したＣＭＯＳイン
バータ回路であって、Ｐ−ｃｈ ＭＯＳトランジスタと
Ｎ−ｃｈ ＭＯＳトランジスタからなる初段のインバー
タ回路と、前記請求項２記載の貫通電流抑制用ＭＯＳト
ランジスタを付加したＰ−ｃｈ ＭＯＳトランジスタと
Ｎ−ｃｈ ＭＯＳトランジスタからなる２段目以降のイ
ンバータ回路を有し、前記請求項２記載の貫通電流抑制
用ＭＯＳトランジスタのゲート入力端子に前段のインバ
ータ回路のゲート入力信号を接続したことを特徴とする
ＣＭＯＳインバータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11219492A JP2001044822A (ja) | 1999-08-03 | 1999-08-03 | Ｃｍｏｓインバータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11219492A JP2001044822A (ja) | 1999-08-03 | 1999-08-03 | Ｃｍｏｓインバータ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001044822A true JP2001044822A (ja) | 2001-02-16 |
Family
ID=16736306
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11219492A Pending JP2001044822A (ja) | 1999-08-03 | 1999-08-03 | Ｃｍｏｓインバータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001044822A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8258829B2 (en) * | 2007-03-16 | 2012-09-04 | Fujitsu Semiconductor Limited | Power switch circuit and semiconductor integrated circuit device |
| US8610381B2 (en) | 2011-01-28 | 2013-12-17 | Lapis Semiconductor Co., Ltd. | Voltage determination device and clock control device |
| US8878574B2 (en) | 2012-08-10 | 2014-11-04 | Semiconductor Energy Laboratory Co., Ltd. | Method for driving semiconductor device |
| US8947138B2 (en) | 2011-09-02 | 2015-02-03 | Fujitsu Limited | Phase adjustment circuit and interface circuit |
| US8975930B2 (en) | 2012-08-10 | 2015-03-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for driving semiconductor device |
| US9093988B2 (en) | 2012-08-10 | 2015-07-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for driving semiconductor device |
| CN105991126A (zh) * | 2015-02-06 | 2016-10-05 | 中国科学院微电子研究所 | 一种反相器 |
-
1999
- 1999-08-03 JP JP11219492A patent/JP2001044822A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8258829B2 (en) * | 2007-03-16 | 2012-09-04 | Fujitsu Semiconductor Limited | Power switch circuit and semiconductor integrated circuit device |
| US8610381B2 (en) | 2011-01-28 | 2013-12-17 | Lapis Semiconductor Co., Ltd. | Voltage determination device and clock control device |
| US9223335B2 (en) | 2011-01-28 | 2015-12-29 | Lapis Semiconductor Co., Ltd. | Semiconductor device |
| US8947138B2 (en) | 2011-09-02 | 2015-02-03 | Fujitsu Limited | Phase adjustment circuit and interface circuit |
| US8878574B2 (en) | 2012-08-10 | 2014-11-04 | Semiconductor Energy Laboratory Co., Ltd. | Method for driving semiconductor device |
| US8975930B2 (en) | 2012-08-10 | 2015-03-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for driving semiconductor device |
| US9093988B2 (en) | 2012-08-10 | 2015-07-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for driving semiconductor device |
| CN105991126A (zh) * | 2015-02-06 | 2016-10-05 | 中国科学院微电子研究所 | 一种反相器 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030603 |