TWI592674B - 連接電阻與電容分析的系統與方法 - Google Patents

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Description

連接電阻與電容分析的系統與方法
本發明係關於檢查半導體晶片元件操作。特別地,本發明係關於用以檢查相關於電阻電流之影響的系統及方法。
電子系統及電路已對現今社會的進步做出顯著的貢獻且用於許多應用中以達成有利的結果。許多電子技術(例如數位電腦、計算機、音頻裝置、視頻設備、及電話系統)已在多數商業、科學、教育及娛樂領域中有助於對分析及通訊資料提高生產率及降低成本。電子裝置執行操作的方式可能對效能及最終結果具有顯著的影響。然而,傳統上要正確分析裝置製造及操作之不同態樣的嘗試通常受到限制,且可能非常繁瑣及複雜。
隨著製程尺寸的縮小,對關鍵路徑的影響已日漸地由金屬電容及電阻支配延遲所支配。提取工具(extraction tools)、信號完整性分析、及金屬邊限通常消耗顯著的資源。缺乏縱向剖面生產製程資料可能導致過度消極的邊限,其係不必要地耗盡矽區域。裝置製造廠通常試圖使用金屬片電阻追蹤,但那通常只是方程式的一部份且通常將3D問題過度簡化為1D量測。金屬支配(metal dominated)環形振盪器(RO)也已用來試圖進行了解,但通常無法達成,因為即使金屬支配環形振盪器都對金屬電阻及電容兩者敏感,其係共同地變化。
所描述系統及方法可幫助裝置參數的檢查,其包括對延遲 之相對支配特性影響的分析。在一具體實施例中,至少某些連接元件(例如金屬層佈線、軌跡、線路等)對延遲具有相對支配性的影響,且延遲係部分為連接元件之電容及電阻兩者的函數。在一具體實施例中,系統包含複數個支配特性振盪環,其中複數個支配特性振盪環之每一各別之一係包括一各別支配特性,其基於:相對一通道電阻之一連接電阻;以及相對複數個支配特性振盪環之另一各別之一之一連接電容之一連接電容。系統也可包括一分析元件,可操作以分析關聯於複數個支配特性振盪環之每一各別之一之各別支配特性(如金屬佈線電容、金屬佈線電阻等)的一指示。可執行額外的分析,將支配特性延遲影響結果與裝置製造及裝置操作相關聯。
現在將詳細參考本發明之較佳具體實施例,附圖內將說明其範例。雖然本發明將結合較佳具體實施例來說明,將瞭解到這並不用於將本發明限制在這些具體實施例上。相反地,本發明係意圖涵蓋後附申請專利範圍所定義之本發明精神及範疇所包含之變化、修改與均等。此外,在下列本發明的詳細說明中,將提出許多特定細節以提供對本發明的通盤瞭解。不過,熟此技藝者將瞭解到本發明可無這些特定細節而實施。在其他實例中,已知的方法、程序、元件和電路並未詳述,如此就不會不必要地模糊本發明的態樣。
所述系統及方法可幫助裝置參數的檢查。所述系統及方法可幫助對延遲之相對支配特性影響的分析。在一具體實施例中,至少某些連接元件(例如金層層佈線、軌跡、線路等)對延遲 具有相對支配性的影響,且延遲係部分為連接元件之電容及電阻兩者的函數。在一範例實施中,裝置包括至少一連接元件負載環形振盪器(例如金屬層佈線負載環形振盪器等),其具有為電容及電阻兩者之函數的一連接或佈線延遲。可檢查關聯於連接元件電容及電阻的延遲,且結果係用於製造程序及裝置操作的分析。
在一具體實施例中,系統及方法可幫助關聯於電晶體速度之延遲以及關聯於金屬電阻及金屬電容之延遲的分離及分析。複數個支配特形振盪環可用於致能電容及電阻指示的分離。在一具體實施例中,每一支配特性振盪環包括影響信號轉換時脈延遲的一支配特性。支配特性可包括電阻(如相對於佈線連接電阻之高/低電晶體通道電阻等)及電容(例如相對於在另一環中之高/低佈線電容之在一環中的高/低佈線電容)的組合。應理解到,佈線可包括在半導體裝置中的金屬層佈線或金屬層線路。
在一具體實施例中,每一振盪環的支配特性可為不同,且可用於結合分析以隔離參數影響。在一範例實施中,第一分析係針對與環形振盪器之連接電容(例如金屬佈線、金屬線路等)相關聯之延遲影響,其中連接電阻扮演相對小的角色(例如藉由增加另一元件的電阻、通道電阻等)。第二分析係針對環形振盪器的延遲影響,其中連接電阻扮演相對較大的角色(例如藉由增加另一元件的電阻、通道電阻等),且第一分析的結果可用以從連接電阻的延遲影響貢獻將連接電容的延遲影響貢獻之因素析出(factor out)。關於支配特性環形振盪器的額外資訊以及延遲指示的分析將於以下詳細描述的內容中提出。
圖1為根據本發明一具體實施例之範例金屬分析系統100的方塊圖。金屬分析系統100包括分析元件101、支配特性環形振盪器102、支配特性環形振盪器103、支配特性環形振盪器104、及支配特性環形振盪器105。支配特性環形振盪器102、103、104及105可操作以振盪信號轉換,其中轉換時脈及延遲係受到各別支配特性環形振盪器102、103、104及105之支配特性所影響。應理解,支配特性可包括各種不同的特性(例如高通道電阻、低通道電阻、高連接電容、低連接電容等)。分析元件101可操作以分析關聯於各別支配特性的指示。在一具體實施例中,分析元件101可操作以分析從支配特性環形振盪器所發送之各別信號之轉換中的頻率及延遲。在一範例實施中,分析元件101可操作以將從支配特性環形振盪器所發送之各別信號之轉換中的延遲與至少一支配特性環形振盪器所包括之連接電阻及連接電容相關聯(correlate)。
為了不模糊本發明,多數詳細描述係針對包括電晶體通道電阻(例如驅動反向器閘極等)及連接金屬層佈線的範例具體實施例。更一般地,反轉級包括一角色(role)電阻元件以及一連接元件。在一範例實施中,角色電阻元件包括一電晶體通道,且連接元件包括一金屬層連接(例如佈線、線路、軌跡等)。角色電阻元件為可用以影響連接元件電阻對轉換時脈或延遲之比較性影響的任何類型元件。角色電阻元件可具有在信號轉換延遲上比連接元件電阻具有更大或更小之比較性衝擊或影響性「角色」的電阻。在一具體實施例中,若角色電阻元件之電阻比連接元件之電阻更大或更高,則角色電阻元件對轉換之延遲的影響比 連接元件電阻更大或依比例而更加顯著。
圖2為根據本發明一具體實施例之範例支配特性環形振盪器200的方塊圖。在一具體實施例中,類似支配特性環形振盪器200的支配特性環形振盪器可使用作為在支配特性分析系統100中的一支配特性環形振盪器(例如102、103、104、105等)。支配特性環形振盪器200包括反轉級210、反轉級220、反轉級230、控制元件240及輸出275。反轉級可操作以造成在一信號中的至少一各別反轉轉換。信號中的各別反轉轉換係受到反轉級之各別支配特性影響。在一具體實施例中,支配特性可經由一反轉級影響一信號轉換的時脈或延遲。應理解,支配特性可包括各種不同的特性(例如高通道電阻、低通道電阻、高連接電容、低連接電容等)。控制元件240可操作以控制信號的狀態。輸出275可操作以輸出一信號。
反轉級210包括角色電阻元件211及連接元件212。反轉級220包括角色電阻元件221及連接元件222。反轉級230包括角色電阻元件231及連接元件232。在一具體實施例中,角色電阻元件包括可操作造成信號中之至少一各別反轉轉換的反向器,且連接元件可操作以將各別信號轉換傳送至另一級。在一具體實施例中,反向器係組態以包括至少一電晶體(例如反向器驅動器閘極、上拉電晶體等),其具有一支配通道電阻特性。在一具體實施例中,連接元件係組態以具有一支配連接電容特性(例如相對高連接電容、相對低連接電容等)。信號中的各別反轉轉換係受到反轉級之各別支配特性的影響。在一具體實施例中,支配特性(例如通道電阻、佈線電阻、連接電容等)可能經由一反轉 級影響信號轉換的時脈或延遲。
再者,多數的詳細描述係針對包括驅動反向器閘極之電晶體通道電阻的範例角色電阻元件,且連接元件係描述為金屬層佈線。應理解,可使用各種元件作為角色電阻元件(例如可用以影響連接元件電阻對轉換時脈或延遲之比較性影響的任何類型元件等)及任何類型的連接元件(例如金屬層佈線、軌跡、線路等)。在一具體實施例中,角色電阻元件的電阻越大,連接元件電阻對信號轉換延遲的比較性各別影響越小。
在一具體實施例中,複數個金屬敏感環形振盪器係包括於一金屬層中。在一具體實施例中,針對每一個別的金屬層使用四環形振盪器策略。在一具體實施例中,四環形振盪器組態係包括於每一個別金屬層中。四環形振盪器可組織為兩群或兩組,其每一具有兩環形振盪器。第一組可包括相對連接或佈線電阻具有高通道電阻的環形振盪器。第二組可相對連接或佈線電阻具有低通道電阻。在一具體實施例中,在每一組內有兩個環形振盪器,第一環形振盪器相對在另一環形振盪器中的另一反轉級或連接元件具有高連接電容,而第二環形振盪器相對在另一環形振盪器中的另一反轉級或連接元件具有低連接電容。在一具體實施例中,環形振盪器特徵及特性的檢查及分析包括佈線電容及佈線電阻兩者的指示。
圖3為根據本發明一具體實施例之範例支配特性分析系統300的方塊圖。在一具體實施例中,支配特性分析系統300係類似於支配特性分析系統300。支配特性分析系統300包括分析元 件310、支配特性環形振盪器320、支配特性環形振盪器330、支配特性環形振盪器340、及支配特性環形振盪器350。分析元件310包括計數器311、計數器312、計數器313、計數器314、及分析元件315。計數器311連接至支配環形振盪器320、計數器312連接至支配環形振盪器330、計數器313連接至支配環形振盪器340、及計數器314連接至支配環形振盪器350。
支配特性環形振盪器320包括反轉級321、322及323、及控制器324。在一具體實施例中,支配特性環形振盪器發送一信號,其已受到由相對高通道電阻及高連接電容所影響之轉換延遲。在一範例實施中,每一各別反轉級(例如321、322、及323)包括各別高通道電阻反向器(例如361、363、及365)以及各別高電容支配特性連接元件(例如362、364、及366)。控制器324包括NAND閘367。
支配特性環形振盪器330包括反轉級331、332及333、及控制器334。在一具體實施例中,支配特性環形振盪器發送一信號,其已受到由相對高通道電阻及低連接電容所影響之轉換延遲。在一範例實施中,每一各別反轉級(例如331、332、及333)包括各別高通道電阻反向器(例如371、373、及375)以及各別低電容支配特性連接元件(例如372、374、及376)。控制器334包括NAND閘377。
支配特性環形振盪器340包括反轉級341、342及343、及控制器344。在一具體實施例中,支配特性環形振盪器發送一信號,其已受到由相對低通道電阻及高連接電容所影響之轉換延 遲。在一範例實施中,每一各別反轉級(例如341、342、及343)包括各別低通道電阻反向器(例如381、383、及385)以及各別高電容支配特性連接元件(例如382、384、及386)。控制器344包括NAND閘387。
支配特性環形振盪器350包括反轉級351、352及353、及控制器354。在一具體實施例中,支配特性環形振盪器發送一信號,其已受到由相對低通道電阻及低連接電容所影響之轉換延遲。在一範例實施中,每一各別反轉級(例如351、352、及353)包括各別低通道電阻反向器(例如391、393、及395)以及各別低電容支配特性連接元件(例如392、394、及396)。控制器354包括NAND閘397。
每一計數器311、312、313、及314係計數在來自每一各別支配環形振盪器(例如320、330、340、及350)之各別信號中的轉換。計數器311、計數器312、計數器313及計數器314係連接至分析元件315。分析元件315分析計數資訊以決定各別支配特性環形振盪器之支配特性的影響。
圖4為根據本發明一具體實施例之範例金屬分析方法400的流程圖。
在方塊410中,執行支配特性環形振盪程序。在一具體實施例中,支配特性環形振盪程序有助於連接電容及電阻的分離。在一具體實施例中,支配特性環形振盪程序包括一信號的拉高及拉低,其中至少一轉換係由支配特性所影響。在一範例 實施中,支配特性環形振盪程序包括在邏輯1狀態到邏輯0狀態之間的轉換。接收在第一狀態中的一信號並輸出在第二狀態中的一信號,其中在接收第一邏輯狀態信號及輸出第二邏輯狀態信號之間的一延遲係受到一支配特性所影響。在一具體實施例中,第二邏輯狀態為第一邏輯狀態的相反(opposite)或反向(inverse)。在一具體實施例中,電阻電流係增加或使得延遲比在電阻電流不影響轉換的情況下更長。
在方塊420中,執行分析程序。在一具體實施例中,分析支配特性環形振盪程序的結果。應理解,可執行各種不同的分析。分別對每一金屬層之金屬電容及電阻的了解可用以改善製程以及改善製程模擬。在任何金屬層中的顯著偏差可反應給製程團隊。各種金屬層之電阻及電容之間的相互關係可在時序運行中反饋至提取工具技術檔案及製程邊限(process margins)。由於電容及電阻係分離的,其可用以作為外推至一3D佈局的基礎。從環形振盪器獲取此資訊係致能在許多生產批量的高容量資料收集,其有助於對製程偏移之更正確的統計分析。
在一具體實施例中,分析包括決定相關於支配特性環形振盪程序之一支配特性的延遲。延遲可關聯於一製程變異。分析可包括反捲積電晶體速度、反捲積金屬電阻、及反捲積金屬電容。在一範例實施中,分析包括:檢查高通道電阻環形振盪器,其中金屬電阻在延遲上扮演非常小的角色;識別電容改變之一指示;結合低通道電阻環形振盪器之檢查與高通道電阻環形振盪器之結果;以及決定密集及稀疏線路之間的金屬電阻差。
圖5為根據本發明一具體實施例之範例支配特性環形振盪程序500的流程圖。在一具體實施例中,信號係經由反轉級而轉換。
在方塊510中,執行一高通道電阻低連接電容程序。在一具體實施例中,高通道電阻及低電容係在一反轉級。在一範例實施中,高通道電阻相對於或相較於反轉級之連接電阻為高。低連接電容相對於另一反轉級的連接電容為低。
在方塊520中,執行一高通道電阻高連接電容程序。在一具體實施例中,高通道電阻及高電容係在一反轉級。在一範例實施中,高通道電阻相對於或相較於反轉級之連接電阻為高,且高連接電容相對於另一反轉級的連接電容為高。
在方塊530中,執行一低通道電阻低連接電容程序。在一具體實施例中,低通道電阻及低電容係在一反轉級。在一範例實施中,低通道電阻相對於或相較於反轉級之連接電阻為低,且低連接電容相對於另一反轉級的連接電容為低。
在方塊540中,執行一低通道電阻高連接電容程序。在一具體實施例中,低通道電阻及高電容係在一反轉級。在一範例實施中,低通道電阻相對於或相較於反轉級之連接或佈線電阻為低,且低連接電容相對於另一反轉級的連接電容為低。
圖6為根據本發明一具體實施例之範例分析程序600的流程圖。在一範例實施中,分析程序600係類似於方塊420的分 析程序。在一範例實施中,分析程序600係類似於由分析元件101所執行的分析。參考圖1,應理解到,分析元件101可包括各種實施。分析元件101可包括具有支配特性振盪環的晶片內元件、無支配特性振盪環的晶片外元件、晶片內及晶片外元件的組合。亦應理解,分析元件101可執行各種不同的分析。在一範例實施中,分析可包括轉換延遲、通道電阻的決定、連接電容的決定、製造程序合規性及缺陷等。
在方塊610中,接收相關於一支配特性的一指示。在一具體實施例中,指示包括在一信號中的轉換,其中至少一轉換延遲受到一支配特性影響。
在方塊620中,決定一轉換延遲時間,其中轉換延遲時間係受到一支配特性影響。應理解,轉換延遲可由各種支配特性(例如高通道電阻、低通道電阻、高連接電容、低連接電容等)所影響。
在方塊630中,裝置的特性係基於轉換延遲時間而分析。應理解,可分析各種特性。在一具體實施例中,可執行金屬層特性的分析。在一範例實施中,轉換延遲時間可用以檢查製造程序及裝置操作。轉換延遲可用以外推針對包括於振盪環中的元件以及半導體晶片的其他元件之電阻的量測以及連接電容的量測。其他元件可包括在接近元件之半導體晶片之區域中的元件或是具有類似金屬分析系統(例如100、200、300等)之元件特性的元件。在一範例實施中,關聯於環形振盪器之支配特性(例如線路金屬電阻、通道金屬電阻、線路連接電容等)的量測係基 於環形振盪器中的轉換延遲而外推,且量測係外推至環形振盪器之外之半導體晶片的其他元件(例如算術邏輯單元、暫存器等)的金屬層特性之分析及量測。
在一具體實施例中,連接元件為連接線路(例如金屬線路等)。連接線路可被間隔以具有不同的電容特性。圖7為根據本發明一具體實施例之範例連接元件700的方塊圖。在一具體實施例中,連接元件700係類似連接元件212、222、及232。連接元件700包括線路710、720、730、740,其係組態為具有各別的間距(space)或距離(distance)751、752、及753於各線路之間。在一具體實施例中,連接元件700具有相對高的連接電容支配特性。在一範例實施中,線路之間的間距或距離係保持接近最小值。在一範例實施中,線路之間的間距或距離大約接近各別線路的寬度。在一具體實施例中,佈線電容係乘以米勒效應(Miller effect),因為鄰近的佈線係大致同時地驅動至相反的電壓。在一範例實施中,每一線路約為50奈米寬,且每一間距約為50奈米寬。
圖8為根據本發明一具體實施例之範例連接元件800的方塊圖。在一具體實施例中,連接元件800係類似連接元件212、222、及232。連接元件800包括線路810、820、830、840,其係組態為具有各別的間距或距離851、852、及853於各線路之間。在一具體實施例中,連接元件800具有一低連接電容支配特性。在一範例實施中,連接間距約接近各別線路之寬度的二至三倍。在一範例實施中,每一線路約為50奈米寬,且每一間距約為100至150奈米寬。
圖9為根據本發明一具體實施例之範例電晶體900的方塊圖。在一具體實施例中,電晶體900係類似於包括於反向器211、221、及231中的電晶體。電晶體900包括源極910、汲極920、及閘極930。在一具體實施例中,電晶體900具有高通道電阻支配特性。在一具體實施例中,閘極930為一單寬閘極(single wide gate)。在一範例實施中,閘極930約為250奈米寬。在一範例實施中,電晶體通道電阻係顯著大於金屬佈線電阻。在一範例實施中,電晶體通道長度為長。在一範例實施中,有一小的寬度/長度比且其對隨機變異較不敏感。
圖10為根據本發明一具體實施例之範例電晶體1000的方塊圖。在一具體實施例中,電晶體1000係類似於反向器211、221、及231中的電晶體。電晶體1000包括複數個源極區域(例如1011、1012、1013、1014、及1015)、複數個汲極區域(例如1021、1022、1023、1024、及1025)、及複數個閘極區域(例如1031、1032、1033、1034、1035、1036、1037、1038、及1039)。在一具體實施例中,電晶體1000具有低通道電阻支配特性。在一範例實施中,電晶體通道電阻係顯著小於金屬佈線電阻。在一範例實施中,電晶體通道長度為短且具有許多指狀物(fingers)。在一範例實施中,有大的寬度/長度比且多個指狀物有助於隨機變異的降低。在一範例實施中,閘極約為50奈米寬。
在一具體實施例中,低驅動強度環形振盪器包括高電晶體通道電阻,且信號轉換延遲係由電晶體通道電阻及佈線連接電容所支配。在一範例實施中,連接電容係顯著變化,且佈線電 阻在影響信號轉換或反轉時脈或延遲上扮演不重要的角色。在一範例實施中,組態可用以推測佈線連接電容。
在一具體實施例中,高驅動強度環形振盪器包括低電晶體通道電阻,且延遲及轉換係由電晶體通道電阻及佈線連接電容兩者所支配。可有多個佈線金屬負載,一個具有高電容且一個具有低電容。在一範例實施中,連接電容係顯著變化,但電阻的變化小(例如由於佈局效應)。先前擷取的電容係用以計算佈線電阻。在一具體實施例中,通道電阻係藉由修改驅動反向器閘極而調變。高驅動強度閘極係用於低通道電阻驅動器。客製化的長通道長度閘極係使用作為高通道電阻閘極。可設計通道長度以增加通道電阻為顯著高於金屬電阻(例如大於10倍到1000倍等)。在通道長度設計上也可考慮由於變化「汙染」之結果所造成的隨機錯誤。在一具體實施例中,使用長通道反向器是重要的,因為小驅動強度最小尺寸(min-size)裝置對隨機摻雜變動非常敏感。在一範例實施中,因為高通道電阻環形振盪器(RO)將為電晶體所支配,最小化隨機錯誤是重要的。高通道電阻RO可能對佈線的連接電容非常敏感。佈線的連接電容可由佈局設計所控制。最小化節距線路可具有增加或是最大化的電容,而較高的間距金屬線路可具有降低或是最小化的電容。基於這四個資料點,反捲積電晶體速度、金屬電阻、及金屬電容為可行的。
在一具體實施例中,修改電容。在一範例實施中,只有電容被修改。這可利用一連接電容源而完成,其係修改以隨著或逆著被驅動的信號而變化。電阻為固定,因為其為相同佈線, 但電容則有變化。圖11為根據本發明一具體實施例之範例電容修改組態1100的方塊圖。連接電容修改組態1100包括反向器1121及1122、緩衝器1111、1112、及1113、多工器1130、金屬連接線路1140、控制元件1170、及信號連接線路1150。反向器1121係連接至反向器1121、緩衝器1111及緩衝器1112(其係連接至緩衝器1113)。多工器1130係連接至反向器1121、緩衝器1111、VDD信號1181及選擇信號1182。金屬連接線路1140係連接至多工器1130及控制元件1170。信號連接線路1150係連接至緩衝器1113。
連接電容修改組態1100的多個元件係共同地操作以修改連接電容特性。在一具體實施例中,連接電容係可程式化的修改,而電阻為固定。在一具體實施例中,連接電容修改組態1100係包括於類似系統200的一系統中。在一範例實施中,反向器1122係類似在角色電阻元件(例如211、221、231等)中的一反向器,且信號連接線路1150係包括於一連接元件(例如212、222等)中且通信地連接一信號於角色電阻元件之間。多工器1130根據選擇信號1182而發送一信號至金屬連接線路1140。在一具體實施例中,有三個可程式化狀態,其包括最佳狀況、中性狀況、及最差狀況。在最佳狀況狀態中,金屬連接線路1140係以與在信號連接線路1150上之一信號相同方向或數值的一信號所驅動。在中性狀況狀態中,金屬連接線路1140係由固定且不變的數值所驅動。在一範例實施中,在中性狀況狀態中,多工器1130發送VDD信號1181至金屬連接線路1140。在最差狀況狀態中,金屬連接線路1140係以與在信號連接線路1150上之一信號相反方向或數值的一信號所驅動。在一具體實施例中,緩衝器1112 及1113係引入一平衡的延遲,以達成金屬連接線路1140及信號連接線路1150的實質同時切換。控制元件1170可控制輸出。
詳細描述的部分係針對方法提出並討論。儘管在本文中以說明此方法操作的圖式揭露其中步驟及順序,但此類步驟及順序只是示範性。各具體實施例充分適於執行各種其他步驟或本文圖式之流程圖中所述步驟的變化,而且可按照本文描繪及說明之順序以外的順序。
詳細描述的某些部分係針對可在電腦記憶體上執行之資料位元操作的過程、步驟、邏輯塊、處理、及其他符號表示法而提出。這些說明及表示法係熟習資料處理技術者所使用的方法,以最有效的方式將其運作本質傳達給其他熟習本技術者。過程、電腦執行步驟、邏輯塊、程序等在本文中一般被設想為造成所要結果之步驟或指令的自相一致序列。此等步驟包括物理量之物理操縱。這些量通常(但並非一定)採取的形式是能夠在電腦系統中加以儲存、轉移、結合、比較、及以其他方式操控的電、磁、光或量子信號。已證實有時很方便的是(主要為了一般的使用)將這些信號稱為位元、數值、元件、符號、字元、術語、數字、或類似者。
然而,應明白,所有這些用語及相似用語係關聯於適當的物理量,且只是應用於這些量的便利標記。應明白,除非另有明確說明,否則如從以下討論顯而易見的,全文中,利用諸如「處理」、「計算(computing)」、「計算(calculating)」、「決定」、「顯示」等用語或類似者的討論是指電腦系統或類似處理裝置(例如 電、光、或量子計算裝置)的動作及程序,其操縱及轉換表示為物理(電子)量的資料。這些用語係指處理裝置的動作及程序,其操縱及轉換在電腦系統之元件(例如暫存器、記憶體、其他此類資訊儲存、傳輸或顯示裝置等)內的物理量為在其他元件內之類似表示為物理量的其他資料。
一些具體實施例係在由一或多個電腦或其他裝置執行之電腦可執行指令(諸如程式模組)的一般背景中說明。一般而言,程式模組包括常式、程式、物件、元件、資料結構等,其執行特定工作或實施特定的抽象資料類型。在各種具體實施例中,一般可視需要結合或分散程式模組的功能性。
計算裝置可包括至少某種形式的電腦可讀媒體。電腦可讀媒體可以是能夠由計算裝置存取的任何可用媒體。舉例而言且非限制性,電腦可讀媒體可包含電腦儲存媒體及通信媒體。電腦儲存媒體包括以儲存諸如電腦可讀指令、資料結構、程式模組或其他資料等資訊的任何方法或技術實施的揮發性及非揮發性、可卸除式及非可卸除式媒體。電腦儲存媒體包括但不限於:RAM、ROM、EEPROM、快閃記憶體或其他記憶體技術、CD-ROM、數位影音光碟(DVD)或其他光學儲存器、磁性卡匣、磁帶、磁碟儲存器或其他磁性儲存裝置、或可用以儲存所要資訊及可由計算裝置存取的任何其他媒體。通信媒體一般將電腦可讀指令、資料結構、程式模組、或其他資料體現於諸如載波或其他傳送機制的調變資料信號,且通信媒體包括任何資訊遞送媒體。用語「調變資料信號」是指使信號特性中的一或多個按照編碼信號中資訊的方式設定或變更的信號。舉例而言且非 限制性,通信媒體包括:有線媒體,諸如有線網路或直接有線連接;及無線媒體,諸如音頻、RF、紅外線及其他無線媒體。任何上述的組合亦應包括在電腦可讀媒體的範疇內。
已為了解說及說明而提出本發明特定具體實施例的以上描述。以上描述的目的不在詳盡窮舉或限制本發明於所揭示的精確形式,且顯然可按照以上教示進行許多修改及變化。具體實施例的選擇與說明係為了對本發明的原理及實際應用提出最好的解說,藉此讓熟習本技術者以適於所想特定用途的各種修改,充分利用本發明及各種具體實施例。預期本發明範疇係由本文隨附申請專利範圍及其均等所定義。
100‧‧‧金屬分析系統
101‧‧‧分析元件
102‧‧‧支配特性環形振盪器
103‧‧‧支配特性環形振盪器
104‧‧‧支配特性環形振盪器
105‧‧‧支配特性環形振盪器
200‧‧‧支配特性環形振盪器
210‧‧‧反轉級
211‧‧‧角色電阻元件
212‧‧‧連接元件
220‧‧‧反轉級
221‧‧‧角色電阻元件
222‧‧‧連接元件
230‧‧‧反轉級
231‧‧‧角色電阻元件
232‧‧‧連接元件
240‧‧‧控制元件
275‧‧‧輸出
300‧‧‧支配特性分析系統
310‧‧‧分析元件
311‧‧‧計數器
312‧‧‧計數器
313‧‧‧計數器
314‧‧‧計數器
315‧‧‧分析元件
320‧‧‧支配特性環形振盪器
321‧‧‧反轉級
322‧‧‧反轉級
323‧‧‧反轉級
324‧‧‧控制器
330‧‧‧支配特性環形振盪器
331‧‧‧反轉級
332‧‧‧反轉級
333‧‧‧反轉級
334‧‧‧控制器
340‧‧‧支配特性環形振盪器
341‧‧‧反轉級
342‧‧‧反轉級
343‧‧‧反轉級
344‧‧‧控制器
350‧‧‧支配特性環形振盪器
351‧‧‧反轉級
352‧‧‧反轉級
353‧‧‧反轉級
354‧‧‧控制器
361‧‧‧反向器
362‧‧‧連接元件
363‧‧‧反向器
364‧‧‧連接元件
365‧‧‧反向器
366‧‧‧連接元件
37‧‧‧NAND閘
371‧‧‧反向器
372‧‧‧連接元件
373‧‧‧反向器
374‧‧‧連接元件
375‧‧‧反向器
376‧‧‧連接元件
377‧‧‧NAND閘
381‧‧‧反向器
382‧‧‧連接元件
383‧‧‧反向器
384‧‧‧連接元件
385‧‧‧反向器
386‧‧‧連接元件
387‧‧‧NAND閘
391‧‧‧反向器
392‧‧‧連接元件
393‧‧‧反向器
394‧‧‧連接元件
395‧‧‧反向器
396‧‧‧連接元件
397‧‧‧NAND閘
400‧‧‧金屬分析方法
500‧‧‧支配特性環形振盪程序
600‧‧‧分析程序
700‧‧‧連接元件
710‧‧‧線路
720‧‧‧線路
730‧‧‧線路
740‧‧‧線路
751‧‧‧間距
752‧‧‧間距
753‧‧‧間距
800‧‧‧連接元件
810‧‧‧線路
820‧‧‧線路
830‧‧‧線路
840‧‧‧線路
851‧‧‧間距
852‧‧‧間距
853‧‧‧間距
900‧‧‧電晶體
910‧‧‧源極
920‧‧‧汲極
930‧‧‧閘極
1000‧‧‧電晶體
1011‧‧‧源極區域
1012‧‧‧源極區域
1013‧‧‧源極區域
1014‧‧‧源極區域
1015‧‧‧源極區域
1021‧‧‧汲極區域
1022‧‧‧汲極區域
1023‧‧‧汲極區域
1024‧‧‧汲極區域
1025‧‧‧汲極區域
1031‧‧‧閘極區域
1032‧‧‧閘極區域
1033‧‧‧閘極區域
1034‧‧‧閘極區域
1035‧‧‧閘極區域
1036‧‧‧閘極區域
1037‧‧‧閘極區域
1038‧‧‧閘極區域
1039‧‧‧閘極區域
1100‧‧‧連接電容修改組態
1111‧‧‧緩衝器
1112‧‧‧緩衝器
1113‧‧‧緩衝器
1121‧‧‧反向器
1122‧‧‧反向器
1130‧‧‧多工器
1140‧‧‧金屬連接線路
1150‧‧‧信號連接線路
1170‧‧‧控制元件
1181‧‧‧VDD信號
1182‧‧‧選擇信號
附圖係併入及形成本說明書的一部分,其以範例方式而非限制方式描述本發明具體實施例。除非另有明確說明,本說明書中的附圖並未按比例繪製。
圖1為根據本發明一具體實施例之範例金屬分析系統的方塊圖;圖2為根據本發明一具體實施例之範例支配特性環形振盪器的方塊圖;圖3為根據本發明一具體實施例之範例支配特性分析系統的方塊圖;圖4為根據本發明一具體實施例之範例金屬分析方法的流程圖;圖5為根據本發明一具體實施例之範例支配特性環形振盪程序的流程圖; 圖6為根據本發明一具體實施例之範例分析程序的流程圖;圖7為根據本發明一具體實施例之範例連接元件的方塊圖;圖8為根據本發明一具體實施例之範例連接元件的方塊圖;圖9為根據本發明一具體實施例之範例電晶體的方塊圖;圖10為根據本發明一具體實施例之範例電晶體的方塊圖;以及圖11為根據本發明一具體實施例之範例電容修改組態的方塊圖。
300‧‧‧支配特性分析系統
310‧‧‧分析元件
311‧‧‧計數器
312‧‧‧計數器
313‧‧‧計數器
314‧‧‧計數器
315‧‧‧分析元件
320‧‧‧支配特性環形振盪器
321‧‧‧反轉級
322‧‧‧反轉級
323‧‧‧反轉級
324‧‧‧控制器
330‧‧‧支配特性環形振盪器
331‧‧‧反轉級
332‧‧‧反轉級
333‧‧‧反轉級
334‧‧‧控制器
340‧‧‧支配特性環形振盪器
341‧‧‧反轉級
342‧‧‧反轉級
343‧‧‧反轉級
344‧‧‧控制器
350‧‧‧支配特性環形振盪器
351‧‧‧反轉級
352‧‧‧反轉級
353‧‧‧反轉級
354‧‧‧控制器
361‧‧‧反向器
362‧‧‧連接元件
363‧‧‧反向器
364‧‧‧連接元件
365‧‧‧反向器
366‧‧‧連接元件
367‧‧‧NAND閘
371‧‧‧反向器
372‧‧‧連接元件
373‧‧‧反向器
374‧‧‧連接元件
375‧‧‧反向器
376‧‧‧連接元件
377‧‧‧NAND閘
381‧‧‧反向器
382‧‧‧連接元件
383‧‧‧反向器
384‧‧‧連接元件
385‧‧‧反向器
386‧‧‧連接元件
387‧‧‧NAND閘
391‧‧‧反向器
392‧‧‧連接元件
393‧‧‧反向器
394‧‧‧連接元件
395‧‧‧反向器
396‧‧‧連接元件
397‧‧‧NAND閘

Claims (19)

  1. 一種連接電阻與電容分析的系統,包含:複數個支配特性振盪環,其中該複數個支配特性振盪環之各個各別一者包含至少一支配特性反轉級,其基於以下而具有一各別支配特性:相對一通道電阻之一連接電阻;以及相對該複數個支配特性振盪環之另外各別一者之一連接電容的一連接電容;以及一分析元件,可操作以分析關聯於該複數個支配特性振盪環之各個各別一者之該各別支配特性的一指示,且可操作以基於結合來自該複數個支配特性振盪環之各個各別一者的結果來執行分析。
  2. 如請求項1所述之系統,其中該支配特性包含:相對該至少一支配特性反轉級之該連接電阻的一高通道電阻;以及相對在該複數個支配特性振盪環之另一者中之另一支配特性反轉級之該連接電容的一低連接電容。
  3. 如請求項1所述之系統,其中該支配特性包含:相對該至少一支配特性反轉級之該連接電阻之一高通道電阻;以及相對在該複數個支配特性振盪環之另一者中之另一支配特性反轉級之該連接電容的一高連接電容。
  4. 如請求項1所述之系統,其中該支配特性包含: 相對該至少一支配特性反轉級之該連接電阻之一低通道電阻;以及相對在該複數個支配特性振盪環之另一者中之另一支配特性反轉級之該連接電容的一高連接電容。
  5. 如請求項1所述之系統,其中該支配特性包含:相對該至少一支配特性反轉級之該連接電阻之一低通道電阻;以及相對在該複數個支配特性振盪環之另一者中之另一支配特性反轉級之該連接電容的一低連接電容。
  6. 如請求項1所述之系統,其中該分析包含基於該支配特性之該指示而識別程序變數。
  7. 一種連接電阻與電容分析的方法,包含:執行一支配特性環形振盪程序,包含幫助連接關聯之非閘極特性(coupling associated non-gate characteristics)與非連接關聯之特性(non-coupling associated characteristics)的分離;以及分析該支配特性環形振盪程序的結果,其中該分析包含決定關聯於該支配特性環形振盪程序之一支配特性的一延遲。
  8. 如請求項7所述之方法,其中該分析包含將關聯於複數個支配特性振盪環之至少一的一延遲與一程序變數相關聯(correlating)。
  9. 如請求項7所述之方法,其中該分析包含反捲積 (deconvolving)電晶體速度。
  10. 如請求項7所述之方法,其中該分析包含反捲積金屬電阻。
  11. 如請求項7所述之方法,其中該分析包含反捲積金屬電容。
  12. 如請求項7所述之方法,其中該分析包含:檢查一高通道電阻環形振盪器,其中一金屬電阻對一延遲扮演相對微小的角色;識別電容改變之一指示;結合一低通道電阻環形振盪器之一檢查與該高通道電阻環形振盪器之結果;以及決定稠密及稀疏線路之間的該金屬電阻差異。
  13. 一種環形振盪器,包含:至少一反轉級,其包含一反向器及連接元件,其中該反轉級包含影響經由一環形路徑之一信號之一轉換的一支配特性,且該支配特性幫助連接關聯之非閘極特性與非連接關聯之特性的分離;以及一輸出,可操作以輸出該支配特性對於經由該環形路徑之該信號之該轉換產生影響的一指示。
  14. 如請求項13所述之環形振盪器,其中該支配特性包含: 相對該至少一反轉級之一連接電阻的一高通道電阻;以及相對在另一環形振盪器中之另一反轉級的一高連接電容。
  15. 如請求項13所述之環形振盪器,其中該支配特性包含:相對該至少一反轉級之一連接電阻的一高通道電阻;以及相對在另一環形振盪器中之另一反轉級的一低連接電容。
  16. 如請求項13所述之環形振盪器,其中該支配特性包含:相對該至少一反轉級之一連接電阻的一低通道電阻;以及相對在另一環形振盪器中之另一反轉級的一高連接電容。
  17. 如請求項13所述之環形振盪器,其中該支配特性包含:相對該至少一反轉級之一連接電阻的一低通道電阻;以及相對在另一環形振盪器中之另一反轉級的一低連接電容。
  18. 如請求項13所述之環形振盪器,其中該輸出係連接至一分析元件。
  19. 如請求項13所述之環形振盪器,更包含一控制元件,其連接至該環形路徑以控制該信號之一狀態。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
PE20140293A1 (es) 2011-01-31 2014-03-19 Novartis Ag Novedosos derivados heterociclicos
US8816715B2 (en) * 2011-05-12 2014-08-26 Nanya Technology Corp. MOS test structure, method for forming MOS test structure and method for performing wafer acceptance test
US9425772B2 (en) 2011-07-27 2016-08-23 Nvidia Corporation Coupling resistance and capacitance analysis systems and methods
EP2771342B1 (en) 2011-10-28 2016-05-18 Novartis AG Purine derivatives and their use in the treatment of disease
US8952705B2 (en) 2011-11-01 2015-02-10 Nvidia Corporation System and method for examining asymetric operations
US9448125B2 (en) 2011-11-01 2016-09-20 Nvidia Corporation Determining on-chip voltage and temperature
TWI491894B (zh) * 2013-12-23 2015-07-11 Azurewave Technologies Inc 無線通訊裝置的級間測試裝置
US9485671B2 (en) 2014-02-27 2016-11-01 Azurewave Technologies, Inc. Inter-stage test structure for wireless communication apparatus
US10156605B2 (en) * 2014-08-29 2018-12-18 Semitronix Corporation Addressable ring oscillator test chip
US10935962B2 (en) * 2015-11-30 2021-03-02 National Cheng Kung University System and method for identifying root causes of yield loss
KR101772808B1 (ko) * 2016-03-18 2017-08-30 연세대학교 산학협력단 Tsv 테스트 및 분석 회로 및 테스트 방법
US10515167B2 (en) 2016-08-05 2019-12-24 Synopsys, Inc. Cell-aware defect characterization and waveform analysis using multiple strobe points
CN115130421A (zh) * 2021-05-20 2022-09-30 台湾积体电路制造股份有限公司 集成电路器件

Family Cites Families (58)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0334983A1 (de) 1988-03-31 1989-10-04 Deutsche ITT Industries GmbH Integrierte CMOS/NMOS-Schaltung
US5553276A (en) 1993-06-30 1996-09-03 International Business Machines Corporation Self-time processor with dynamic clock generator having plurality of tracking elements for outputting sequencing signals to functional units
JPH08294229A (ja) 1995-04-20 1996-11-05 Nec Corp 半導体集積回路装置
JP3708168B2 (ja) 1995-06-13 2005-10-19 富士通株式会社 遅延装置
JP3102398B2 (ja) 1997-12-17 2000-10-23 日本電気株式会社 タイミング信号生成回路
KR20000065711A (ko) 1999-04-08 2000-11-15 윤종용 펄스발생기를 채용한 내부클럭신호 발생회로
KR20010035660A (ko) 1999-10-01 2001-05-07 김영환 배선연결부에 의한 지연시간 측정방법
JP4103280B2 (ja) 1999-12-24 2008-06-18 株式会社デンソー 力学量センサ装置
GB2377836B (en) * 2000-05-11 2004-10-27 Multigig Ltd Electronic pulse generator and oscillator
US6535013B2 (en) 2000-12-28 2003-03-18 Intel Corporation Parameter variation probing technique
US6535071B2 (en) 2001-05-17 2003-03-18 Micron Technology, Inc. CMOS voltage controlled phase shift oscillator
US6724225B2 (en) 2001-06-07 2004-04-20 Ibm Corporation Logic circuit for true and complement signal generator
DE10131675B4 (de) 2001-06-29 2005-04-07 Infineon Technologies Ag Schaltungsanordnung und Verfahren zur Ermittlung einer Zeitkonstante eines Speicherkondensators einer Speicherzelle eines Halbleiterspeichers
US6853259B2 (en) 2001-08-15 2005-02-08 Gallitzin Allegheny Llc Ring oscillator dynamic adjustments for auto calibration
JP2003168959A (ja) 2001-11-30 2003-06-13 Sharp Corp 発振回路、昇圧回路、不揮発性記憶装置、および半導体装置
US6882172B1 (en) 2002-04-16 2005-04-19 Transmeta Corporation System and method for measuring transistor leakage current with a ring oscillator
US6854100B1 (en) 2002-08-27 2005-02-08 Taiwan Semiconductor Manufacturing Company Methodology to characterize metal sheet resistance of copper damascene process
US6801096B1 (en) * 2003-01-22 2004-10-05 Advanced Micro Devices, Inc. Ring oscillator with embedded scatterometry grate array
DE10303673A1 (de) 2003-01-24 2004-08-12 IHP GmbH - Innovations for High Performance Microelectronics/Institut für innovative Mikroelektronik Asynchrone Hüllschaltung für eine global asynchrone, lokal synchrone (GALS) Schaltung
TWI234834B (en) * 2003-03-31 2005-06-21 Macronix Int Co Ltd Inkless wafer test method
US7064620B1 (en) * 2003-05-09 2006-06-20 Altera Corporation Sequential VCO phase output enabling circuit
US20050007154A1 (en) 2003-07-07 2005-01-13 Patella Benjamin J. System and method for evaluating the speed of a circuit
US7069525B2 (en) * 2003-07-18 2006-06-27 International Business Machines Corporation Method and apparatus for determining characteristics of MOS devices
JP4683833B2 (ja) 2003-10-31 2011-05-18 株式会社半導体エネルギー研究所 機能回路及びその設計方法
KR100549621B1 (ko) 2003-11-25 2006-02-03 주식회사 하이닉스반도체 셀프 리프래쉬용 오실레이터
US7282975B2 (en) 2003-12-31 2007-10-16 Intel Corporation Apparatus and method to control self-timed and synchronous systems
DE102004001668B4 (de) 2004-01-12 2007-09-13 Infineon Technologies Ag Elektronischer Schaltkreis mit einer Schaltungsanordnung zum Bestimmen und Auswerten der Betriebstemperatur
US7151417B1 (en) 2004-06-16 2006-12-19 Transmeta Corporation System and method for characterizing a potential distribution
US7098691B2 (en) * 2004-07-27 2006-08-29 Easic Corporation Structured integrated circuit device
US7085658B2 (en) * 2004-10-20 2006-08-01 International Business Machines Corporation Method and apparatus for rapid inline measurement of parameter spreads and defects in integrated circuit chips
US20060178857A1 (en) 2005-02-10 2006-08-10 Barajas Leandro G Quasi-redundant smart sensing topology
KR100657171B1 (ko) 2005-04-29 2006-12-20 삼성전자주식회사 리프레쉬 제어회로 및 리프레쉬 제어방법
US7365611B2 (en) * 2005-06-01 2008-04-29 Semiconductor Energy Laboratory Co., Ltd. Element substrate, test method for element substrate, and manufacturing method for semiconductor device
US7489204B2 (en) * 2005-06-30 2009-02-10 International Business Machines Corporation Method and structure for chip-level testing of wire delay independent of silicon delay
US7550998B2 (en) 2005-10-26 2009-06-23 Motorola, Inc. Inverter circuit having a feedback switch and methods corresponding thereto
US7592876B2 (en) 2005-12-08 2009-09-22 Intel Corporation Leakage oscillator based aging monitor
US7332937B2 (en) 2005-12-28 2008-02-19 Intel Corporation Dynamic logic with adaptive keeper
US7449966B2 (en) 2006-05-09 2008-11-11 Intel Corporation Method and an apparatus to sense supply voltage
JP4843034B2 (ja) 2006-06-09 2011-12-21 富士通株式会社 温度センサ用リングオシレータ、温度センサ回路及びこれを備える半導体装置
JP4765858B2 (ja) 2006-09-15 2011-09-07 三菱電機株式会社 温度検出装置
KR100849208B1 (ko) 2006-10-24 2008-07-31 삼성전자주식회사 링 오실레이터를 구비하는 테스트 회로 및 테스트 방법
US8041518B2 (en) * 2007-05-08 2011-10-18 Globalfoundries Inc. Determining die test protocols based on process health
US7795927B2 (en) 2007-08-17 2010-09-14 Raytheon Company Digital circuits with adaptive resistance to single event upset
US7760033B2 (en) 2007-12-31 2010-07-20 Intel Corporation Ring oscillators for NMOS and PMOS source to drain leakage and gate leakage
US7642864B2 (en) 2008-01-29 2010-01-05 International Business Machines Corporation Circuits and design structures for monitoring NBTI (negative bias temperature instability) effect and/or PBTI (positive bias temperature instability) effect
JPWO2009104358A1 (ja) * 2008-02-21 2011-06-16 株式会社アドバンテスト リング発振器
US7908109B2 (en) * 2008-07-08 2011-03-15 Advanced Micro Devices, Inc. Identifying manufacturing disturbances using preliminary electrical test data
US7868706B2 (en) 2008-10-23 2011-01-11 Advanced Micro Devices, Inc. Oscillator device and methods thereof
KR101593603B1 (ko) 2009-01-29 2016-02-15 삼성전자주식회사 반도체 장치의 온도 감지 회로
US8247906B2 (en) * 2009-07-06 2012-08-21 Taiwan Semiconductor Manufacturing Company, Ltd. Supplying power to integrated circuits using a grid matrix formed of through-silicon vias
US8330478B2 (en) 2009-11-03 2012-12-11 Arm Limited Operating parameter monitoring circuit and method
TWI439710B (zh) * 2009-11-18 2014-06-01 Univ Nat Sun Yat Sen 內嵌於系統級封裝之被動元件測試裝置
JP5185304B2 (ja) 2010-02-10 2013-04-17 株式会社東芝 半導体集積回路
CN102098028A (zh) 2010-10-14 2011-06-15 中国科学院上海微系统与信息技术研究所 基于混合晶向soi工艺的cmos环形振荡器及制备方法
US9425772B2 (en) * 2011-07-27 2016-08-23 Nvidia Corporation Coupling resistance and capacitance analysis systems and methods
US9448125B2 (en) 2011-11-01 2016-09-20 Nvidia Corporation Determining on-chip voltage and temperature
US8952705B2 (en) 2011-11-01 2015-02-10 Nvidia Corporation System and method for examining asymetric operations
US20130106524A1 (en) 2011-11-01 2013-05-02 Nvidia Corporation System and method for examining leakage impacts

Also Published As

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