JPWO2009104358A1 - リング発振器 - Google Patents
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- 229910052751 metal Inorganic materials 0.000 claims description 17
- 239000002184 metal Substances 0.000 claims description 17
- 230000003111 delayed effect Effects 0.000 claims description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 13
- 229920005591 polysilicon Polymers 0.000 claims description 13
- 230000000644 propagated effect Effects 0.000 claims description 10
- 239000004065 semiconductor Substances 0.000 claims description 10
- 238000000034 method Methods 0.000 claims description 9
- 230000005540 biological transmission Effects 0.000 claims description 4
- 230000005669 field effect Effects 0.000 claims description 2
- 229910044991 metal oxide Inorganic materials 0.000 claims description 2
- 150000004706 metal oxides Chemical class 0.000 claims description 2
- HCUOEKSZWPGJIM-YBRHCDHNSA-N (e,2e)-2-hydroxyimino-6-methoxy-4-methyl-5-nitrohex-3-enamide Chemical compound COCC([N+]([O-])=O)\C(C)=C\C(=N/O)\C(N)=O HCUOEKSZWPGJIM-YBRHCDHNSA-N 0.000 abstract description 4
- 101001109689 Homo sapiens Nuclear receptor subfamily 4 group A member 3 Proteins 0.000 abstract description 4
- 101000598778 Homo sapiens Protein OSCP1 Proteins 0.000 abstract description 4
- 101001067395 Mus musculus Phospholipid scramblase 1 Proteins 0.000 abstract description 4
- 102100022673 Nuclear receptor subfamily 4 group A member 3 Human genes 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 26
- 238000012986 modification Methods 0.000 description 13
- 230000004048 modification Effects 0.000 description 13
- 238000005070 sampling Methods 0.000 description 12
- 238000005259 measurement Methods 0.000 description 8
- 230000001902 propagating effect Effects 0.000 description 7
- 238000012360 testing method Methods 0.000 description 5
- 102100035087 Ectoderm-neural cortex protein 1 Human genes 0.000 description 4
- 101000877456 Homo sapiens Ectoderm-neural cortex protein 1 Proteins 0.000 description 4
- 239000000872 buffer Substances 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 4
- 239000000470 constituent Substances 0.000 description 3
- 230000000737 periodic effect Effects 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 238000013459 approach Methods 0.000 description 2
- 230000001934 delay Effects 0.000 description 2
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- MZAGXDHQGXUDDX-JSRXJHBZSA-N (e,2z)-4-ethyl-2-hydroxyimino-5-nitrohex-3-enamide Chemical compound [O-][N+](=O)C(C)C(/CC)=C/C(=N/O)/C(N)=O MZAGXDHQGXUDDX-JSRXJHBZSA-N 0.000 description 1
- 101100421857 Caenorhabditis elegans sod-2 gene Proteins 0.000 description 1
- 101000648528 Homo sapiens Transmembrane protein 50A Proteins 0.000 description 1
- 101100476983 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) SDT1 gene Proteins 0.000 description 1
- UZHDGDDPOPDJGM-UHFFFAOYSA-N Stigmatellin A Natural products COC1=CC(OC)=C2C(=O)C(C)=C(CCC(C)C(OC)C(C)C(C=CC=CC(C)=CC)OC)OC2=C1O UZHDGDDPOPDJGM-UHFFFAOYSA-N 0.000 description 1
- 102100028770 Transmembrane protein 50A Human genes 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000014509 gene expression Effects 0.000 description 1
- KIWSYRHAAPLJFJ-DNZSEPECSA-N n-[(e,2z)-4-ethyl-2-hydroxyimino-5-nitrohex-3-enyl]pyridine-3-carboxamide Chemical compound [O-][N+](=O)C(C)C(/CC)=C/C(=N/O)/CNC(=O)C1=CC=CN=C1 KIWSYRHAAPLJFJ-DNZSEPECSA-N 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000005293 physical law Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/03—Astable circuits
- H03K3/0315—Ring oscillators
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/14—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of delay lines
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- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
- H03K5/15013—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs
- H03K5/15026—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs with asynchronously driven series connected output stages
- H03K5/15046—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs with asynchronously driven series connected output stages using a tapped delay line
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
- H03K5/15013—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs
- H03K5/1506—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs with parallel driven output stages; with synchronously driven series connected output stages
- H03K5/1508—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs with parallel driven output stages; with synchronously driven series connected output stages using a plurality of delay lines
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- Semiconductor Integrated Circuits (AREA)
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Abstract
複数の多段遅延回路ＭＤ１〜ＭＤ５は、それぞれｎ個（ｎは自然数）の出力端子を有する。各多段遅延回路ＭＤ１〜ＭＤ５は、それぞれの入力信号に遅延を与え、異なる遅延時間が付与されたｎ個の遅延信号をｎ個の出力端子から出力する。複数のインバータ（ＮＯＲ１〜ＮＯＲ５）は、入力された信号を反転する。複数の多段遅延回路ＭＤ１〜ＭＤ５とインバータＮＯＲ１〜ＮＯＲ５は、交互にリング状に接続される。
Description
本発明は、リング発振器に関する。
電子回路において、所定の周波数のクロック信号や周期信号を得るために、リング発振器が利用される。一般的に、リング発振器は、複数のインバータ（遅延素子）をリング状に接続して構成される。
この形式のリング発振器では、生成される周期信号の周波数がインバータの遅延時間で制限される。つまりインバータの遅延時間より短い周期、もしくはパルス幅を有する周期信号を生成できないという問題があった。
本発明はこうした課題に鑑みてなされたものであり、その包括的な目的は、インバータの遅延時間よりも短い位相間隔を有する多相クロックの生成回路の提供にある。
本発明のある態様は、リング発振器に関する。このリング発振器は、ｍ個（ｍは自然数）の多段遅延回路と、ｍ個のインバータと、を備える。ｍ個の多段遅延回路は、ｎ個（ｎは自然数）の出力端子を有し、入力信号に遅延を与え、異なる遅延時間が付与されたｎ個の遅延信号をｎ個の出力端子それぞれから出力する。ｍ個の多段遅延回路とｍ個のインバータとは交互にリング状に接続される。
この態様によると、周期時間をＴｐとするとき、τ＝Ｔｐ／（ｍ×ｎ）間隔の遅延シフトを有するｍ×ｎ個の多相クロック信号を生成することができる。この時間間隔τは、インバータの遅延時間に制限されない。「インバータ」とは、信号の論理レベルを反転する素子を意味し、一般的なインバータの他、ＮＯＲ（否定論理和）ゲート、ＮＡＮＤ（否定論理積）ゲート、なども含む概念である。
ある態様において、多段遅延回路は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）と、ＭＯＳＦＥＴのドレインソース間に電圧を印加する電圧源と、ＭＯＳＦＥＴのゲート電極から引き出された複数のタップと、を含んでもよい。遅延対象の信号をＭＯＳＦＥＴのゲートにおいて、ゲート幅方向に伝搬させるとともに、複数のタップそれぞれから、遅延対象の信号に異なる遅延時間を与えた複数の遅延信号を出力してもよい。
この態様によると、ゲート幅方向の抵抗成分と、ＭＯＳＦＥＴのゲートドレイン間容量、ゲートソース間容量と、によって分布定数線路が形成される。そこで、ゲートドレイン間容量、ゲートソース間容量、ゲート幅（チャンネル幅）、ゲート長（チャンネル長）を適切に設定することにより、分布定数線路の抵抗成分、インダクタンス成分、容量成分を調節できるため、所望の遅延時間を得ることができる。この多段遅延回路を利用することにより、多相クロック信号の周期および位相差を高精度に調節することができる。
この態様によると、ゲート幅方向の抵抗成分と、ＭＯＳＦＥＴのゲートドレイン間容量、ゲートソース間容量と、によって分布定数線路が形成される。そこで、ゲートドレイン間容量、ゲートソース間容量、ゲート幅（チャンネル幅）、ゲート長（チャンネル長）を適切に設定することにより、分布定数線路の抵抗成分、インダクタンス成分、容量成分を調節できるため、所望の遅延時間を得ることができる。この多段遅延回路を利用することにより、多相クロック信号の周期および位相差を高精度に調節することができる。
電圧源は、ＭＯＳＦＥＴのドレイン、ソースおよびバックゲートの少なくともひとつの電圧を調節可能であってもよい。
ゲートドレイン間容量、ゲートソース間容量はそれぞれ、ゲートドレイン間電圧、ゲートソース間電圧に依存する。したがって、半導体基板上に遅延回路を作り込んだ後であっても、ドレイン電圧、ソース電圧を調節することにより、遅延時間を調節できる。
ゲートドレイン間容量、ゲートソース間容量はそれぞれ、ゲートドレイン間電圧、ゲートソース間電圧に依存する。したがって、半導体基板上に遅延回路を作り込んだ後であっても、ドレイン電圧、ソース電圧を調節することにより、遅延時間を調節できる。
ある態様において、ＭＯＳＦＥＴは複数個設けられており、各ＭＯＳＦＥＴのゲート電極は一つの伝送路を形成するように直列に接続されてもよい。この場合、ＭＯＳＦＥＴの個数ならびに各ＭＯＳＦＥＴのゲート幅に応じて遅延量を設計できる。
複数のＭＯＳＦＥＴのドレイン電極同士、ソース電極同士はそれぞれ共通に接続され、共通のドレイン電圧およびソース電圧が印加されてもよい。
複数のＭＯＳＦＥＴのドレイン電極およびソース電極の少なくとも一方は、ＭＯＳＦＥＴごとに個別に設けられており、各電極に対して個別のバイアス電圧を印加可能に構成してもよい。
この場合、各ＭＯＳＦＥＴのドレイン電圧もしくはソース電圧を独立に制御できるため、より高精度に遅延時間を調節できる。
この場合、各ＭＯＳＦＥＴのドレイン電圧もしくはソース電圧を独立に制御できるため、より高精度に遅延時間を調節できる。
ある態様において、多段遅延回路は、ＭＯＳＦＥＴのゲートポリシリコン層とオーバーラップするようにゲート幅方向に敷設され、ポリシリコン層と電気的に接続される金属配線をさらに備えてもよい。
ゲート電極がポリシリコンで形成される場合、そのシート抵抗の高さゆえに、高速信号のセトリングが困難となり、減衰量も大きくなってしまう。そこで金属配線をポリシリコンと並列な伝搬線路として利用することにより抵抗値を下げることができる。
ゲート電極がポリシリコンで形成される場合、そのシート抵抗の高さゆえに、高速信号のセトリングが困難となり、減衰量も大きくなってしまう。そこで金属配線をポリシリコンと並列な伝搬線路として利用することにより抵抗値を下げることができる。
ある態様のリング発振器は、ＭＯＳＦＥＴの前段に設けられ、遅延対象の信号の電圧レベルを調節するレベルシフタをさらに備えてもよい。レベルシフタは、遅延対象の信号の振幅を小さくしてもよい。
ゲートソース間容量、ゲートドレイン間容量はそれぞれ、ゲートソース間電圧、ゲートドレイン間電圧に依存する。つまりゲートソース間容量、ゲートドレイン間容量は、ゲートを伝搬する遅延対象の信号の電圧レベルに依存する。そこで遅延対象の信号の電圧レベルを調節することにより、遅延時間を制御できる。
ゲートソース間容量、ゲートドレイン間容量はそれぞれ、ゲートソース間電圧、ゲートドレイン間電圧に依存する。つまりゲートソース間容量、ゲートドレイン間容量は、ゲートを伝搬する遅延対象の信号の電圧レベルに依存する。そこで遅延対象の信号の電圧レベルを調節することにより、遅延時間を制御できる。
信号が伝搬する線路の配線幅が、複数のタップ間ごとに異なっていてもよい。各タップ間の線路の配線長は等しくてもよい。配線遅延素子自体や、遅延回路に接続される回路、たとえば信号を印加する回路、信号を検出する回路の非線形な特性の影響で、配線長を等しくしても遅延量が等しくならない場合がある。この場合に、配線幅を異ならしめることによって遅延時間を均一化できる。
各タップの前後で、信号が伝搬する線路の配線幅の総和を保存してもよい。この場合、信号の分岐にともなう反射を好適に抑制できる。
なお、以上の構成要素の任意の組合せや本発明の構成要素や表現を、方法、装置などの間で相互に置換したものもまた、本発明の態様として有効である。
本発明にかかるリング発振器によれば、多相クロック信号を生成できる。
１…ＭＯＳＦＥＴ、２…半導体基板、４…ソース領域、６…ドレイン領域、８…ゲート絶縁膜、９…金属配線、１０…ゲート電極、１２…バイアス電圧源、２０…レベルシフト回路、１００…遅延回路、１０２…入力端子、１０４…出力端子、１０６…バイアス端子、１１０…隣接配線、２００…多段遅延回路、２０６…バイアス端子、３００…時間デジタル変換器、２００＿１…第１多段遅延回路、２００＿２…第２多段遅延回路、ＥＮＣ１…エンコーダ、ＳＭＰ…サンプリング回路、４００…半導体試験装置、４１０…ＤＵＴ、５００…遅延ロックループ回路、５０２…位相比較器、５０４…ＬＰＦ、５０６…遅延時間制御部、６００…多相クロック生成回路、６０２…オシレータ、７００…リング発振器。
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
本明細書において、「部材Ａが部材Ｂに接続」された状態とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
また、各図面における部材のサイズ、寸法は理解の容易のために適宜拡大、縮小したものであり、実際のそれとは異なっている。
まず、実施の形態に係る遅延回路について説明する。図１は、実施の形態に係る遅延回路１００の構成を示す。遅延回路１００は、ＭＯＳＦＥＴ１、バイアス電圧源１２ａ、１２ｂ（以下、必要に応じてバイアス電圧源１２と総称する）を備える。バイアス電圧源１２ａ、１２ｂは、ＭＯＳＦＥＴ１のドレインソース間に電圧を印加する。具体的には、バイアス電圧源１２ａは、ＭＯＳＦＥＴ１のソース電極１０６ａにソース電圧Ｖｓｓを、バイアス電圧源１２ｂは、ＭＯＳＦＥＴ１のドレイン電極１０６ｂにドレイン電圧Ｖｄｄを供給する。なお、バイアス電圧源１２ａまたは１２ｂの少なくとも一方を接地としてもよい。ＭＯＳＦＥＴ１は、ＮチャンネルであるとＰチャンネルであるとを問わない。なお、本明細書において、「バイアス電圧」とは、ＭＯＳＦＥＴ１のドレイン電圧、ソース電圧、バックゲート電圧の総称として用いるものとする。
ＭＯＳＦＥＴ１のデバイス構造は、一般的なＭＯＳＦＥＴと変わることはないため、簡単に説明する。すなわちＭＯＳＦＥＴ１は、シリコンなどの半導体基板２上に形成されたソース領域４、ドレイン領域６、ゲート絶縁膜８を備える。ゲート絶縁膜８上には、ゲート電極１０が形成される。本実施の形態では、ＭＯＳＦＥＴ１のゲート電極１０を伝送線路として利用し、遅延対象の入力信号ＩＮをＭＯＳＦＥＴ１のゲートにおいて、ゲート幅方向（ｙ方向）に伝搬させる。具体的には、ＭＯＳＦＥＴ１のゲート電極１０の一方に入力端子１０２を、他方に出力端子１０４を設け、入力端子１０２に入力信号ＩＮを与えることにより、出力端子１０４から遅延された出力信号ＯＵＴを得る。
図２（ａ）、（ｂ）は、図１の遅延回路１００の等価回路図および回路シンボルを示す図である。図１の遅延回路１００は、図２（ａ）に示すように、分布定数回路で表すことができる。つまり、数百ＭＨｚ〜数ＧＨｚの周波数に対して、信号の伝搬方向には抵抗成分Ｒとインダクタンス成分Ｌが存在する。抵抗成分Ｒとインダクタンス成分Ｌは、周波数に応じていずれかまたは両方が支配的となる。また、ＭＯＳＦＥＴ１のゲートソース間にはゲートソース間容量Ｃｇｓが存在し、ゲートドレイン間にはゲートドレイン間容量Ｃｇｄが存在するため、線路と接地間にはキャパシタ成分Ｃが存在する。
高周波信号が図２（ａ）に示す分布定数回路を伝搬すると、伝搬長に応じた遅延が発生する。したがって、図１の遅延回路１００によれば、入力信号ＩＮに対して、所望の遅延時間を与えることができる。以下の説明において、図１の遅延回路１００を図２（ｂ）の回路シンボルを用いて表記する。
図１に戻る。バイアス電圧源１２は、ＭＯＳＦＥＴ１のドレイン電圧Ｖｄｄおよびソース電圧Ｖｓｓの少なくとも一方を調節可能である。たとえば、バイアス電圧源１２ａを可変電圧源としてソース電圧Ｖｓｓを調節可能としてもよいし、バイアス電圧源１２ｂを可変電圧源としてドレイン電圧Ｖｄｄを調節可能としてもよい。あるいは、ＭＯＳＦＥＴ１のバックゲート電圧を調節可能としても構わない。ＭＯＳＦＥＴ１のゲートソース間容量Ｃｇｓ、ゲートドレイン間容量Ｃｇｄは、ゲート、ソース、ドレインおよびバックゲートのバイアス状態に依存する。したがって、ソース電圧Ｖｓｓもしくはドレイン電圧Ｖｄｄなどを調節することにより、容量Ｃｇｓ、Ｃｇｄ、ひいては図２（ｂ）のキャパシタＣを調節することができ、遅延回路１００により入力信号ＩＮに付与する遅延量を好適に制御することができる。
図３は、図１の遅延回路１００の変形例を示す図である。一般にＭＯＳＦＥＴのゲート電極１０はポリシリコンで形成される。ポリシリコンのシート抵抗はアルミ配線のそれに比べて高く、たとえば１０Ω／□程度の値をとる。本実施の形態に係る遅延回路１００では、入力信号ＩＮをゲート電極１０上を伝搬させるため、シート抵抗が高いと高速信号のセトリングが困難となり、あるいは減衰が大きくなってしまう。このような場合、ゲート長（チャンネル長）を長くすることにより、実効的な配線幅を広くとることも可能であるが、回路面積が増加するため好ましくない。
図３の変形例では、ゲート電極１０を多層構造化している。すなわち、ゲート電極１０をポリシリコン層１０ａおよび金属配線層１０ｂ、１０ｃの３層構造とし、実効的な抵抗成分Ｒを低下させている。金属配線層１０ｂ、１０ｃは、ＭＯＳＦＥＴ１のポリシリコン層１０ａとオーバーラップするように、ゲート幅方向（図３の紙面垂直方向）に敷設され、ポリシリコン層１０ａとビアホールを介して電気的に接続される。
金属配線層１０ｂ、１０ｃの層数は任意であり、所望の抵抗値が得られるように設計すればよい。さらに、図３の変形例によれば、ポリシリコン層１０ａと金属配線層１０ｂ間、もしくはポリシリコン層１０ａと金属配線層１０ｂ間にも容量が発生する。したがって、金属配線の層数や線幅Ｗを調節することにより、ＭＯＳＦＥＴ１のゲートソース間容量Ｃｇｓ、ゲートドレイン間容量Ｃｇｄに加えて、さらなる容量成分を加えることができる。
必要な遅延量が大きい場合、ゲート幅の大きなＭＯＳＦＥＴ１が必要となる。ゲート幅が大きくなりすぎると、プロセスルールの制約を受けてＭＯＳＦＥＴ１の形成が困難となる場合もある。このような場合、ＭＯＳＦＥＴ１を複数個、多段接続してもよい。図４は、ＭＯＳＦＥＴ１を複数含む遅延回路１００ａを示す図である。複数のＭＯＳＦＥＴ１のゲート電極は、一つの伝送路を形成するように直列に接続される。図４では、複数のＭＯＳＦＥＴ１がゲート幅方向（ｙ軸方向）に隣接するように配置される。なお、図４には２つのＭＯＳＦＥＴ１が示されるが、多段接続されるＭＯＳＦＥＴ１の個数は任意である。以下では、さまざまな変形例に係る遅延回路を単に遅延回路１００と総称する。
隣接するＭＯＳＦＥＴ１のゲート電極１０は、金属配線９を介して共通に接続されており、入力信号ＩＮは共通接続されたゲート電極１０を伝搬する。一方、各ＭＯＳＦＥＴ１のバイアス端子１０６ａ（ドレイン電極）およびバイアス端子１０６ｂ（ソース電極）は、ＭＯＳＦＥＴ１ごとに独立に設けられ、それぞれに異なるバイアス電圧を供給可能となっている。図４の遅延回路１００ａによれば、ＭＯＳＦＥＴ１ごとに独立にバイアス電圧を調節することにより、遅延時間を細かく調節することが可能となる。なお、バイアス端子１０６ａ、１０６ｂのうち、いずれか一方または両方を共通に接続して共通のバイアス電圧を与えてもよい。また、図４は遅延回路１００をゲート幅方向に隣接して配置する場合を説明したが、ゲート長方向（ｘ軸方向）に配置してもよい。この場合、ゲート電極１０間を接続する金属配線９の敷設態様を変更すればよい。
以上の遅延回路１００は、半導体集積回路内において、遅延が必要とされる任意の箇所に利用することができる。遅延時間は、ＭＯＳＦＥＴ１のバイアス電圧（ドレイン電圧、ソース電圧またはバックゲート電圧）に応じて調節可能である。
図１から図４では、入力信号ＩＮを受け、ひとつの遅延信号ＯＵＴを出力する遅延回路について説明した。次に、遅延対象の入力信号ＩＮに異なる遅延時間τ１〜τｎを与えた複数の遅延信号ＯＵＴ１〜ＯＵＴｎを出力する多段遅延回路について説明する。
図５は、多段遅延回路２００ａの構成を示す図である。図５の多段遅延回路２００ａは、図１から図４の遅延回路の構成を利用したものであるから、相違点を中心に説明する。多段遅延回路２００ａは、複数のＭＯＳＦＥＴ１＿１〜１＿３（ＭＯＳＦＥＴ１と総称する）を備える。各ＭＯＳＦＥＴ１のゲート電極１０は金属配線９を介して共通に接続されている。複数のＭＯＳＦＥＴ１のソース電極１０６ａは共通に接続され、共通のソース電圧Ｖｓｓが供給される。同様に複数のＭＯＳＦＥＴ１のドレイン電極１０６ｂは共通に接続され、共通のドレイン電圧Ｖｄｄが供給される。
隣接するＭＯＳＦＥＴ１のゲート電極１０間を接続する金属配線９＿１〜９＿３は、信号が伝搬するゲート電極から遅延した信号を引き出すためのタップとして機能する。つまり金属配線（以下、タップともいう）９＿１〜９＿３は、ゲート幅方向（ｙ軸方向）の異なる位置に配置される。複数のタップ９それぞれから、異なる遅延時間が付与された複数の遅延信号ＯＵＴ１〜ＯＵＴｎが出力される。
図５の多段遅延回路２００ａによれば、入力信号ＩＮは、ひとつのＭＯＳＦＥＴ１を伝搬する毎に所定の単位遅延時間τだけ遅延する。したがって、ｉ番目のタップ９＿ｉからは、入力信号ＩＮをτｉ＝τ×ｉだけ遅延した出力信号ＯＵＴｉを得ることができる。
多段遅延回路２００ａにおいて、ドレイン電極、ソース電極を共通とせずに、図４のようにドレイン電極、ソース電極を個別に設け、異なるドレイン電圧、もしくはソース電圧が印加できる構成としてもよい。この場合、ＭＯＳＦＥＴ１＿１〜１＿３ごとの単位遅延時間τを異なった値に設定できる。
図６は、多段遅延回路２００ｂの別の構成を示す図である。多段遅延回路２００ｂは、単一のＭＯＳＦＥＴ１を利用して構成されており、ゲート幅方向（ｙ軸方向）の異なる位置に、複数のタップ９＿１〜９＿ｎが設けられている。図６の回路によれば、各タップ９＿１〜９＿ｎの間隔に応じた遅延時間を、各出力信号ＯＵＴ１〜ＯＵＴｎに与えることができる。さらに、各出力信号ＯＵＴ１〜ＯＵＴｎが受ける遅延時間は、ソース電圧Ｖｓｓもしくはドレイン電圧Ｖｄｄによって微調節が可能となる。
図５または図６の理想的な多段遅延回路２００ａ、ｂにおいて、各タップ９間の遅延量は、バイアス状態が等しければ、その各タップ間の配線長（ゲート幅）に比例する。ところが現実の回路においては、遅延回路１００自体や、信号を印加する回路（遅延回路１００の入力側）、信号を検出する回路（遅延回路１００の出力側）の非線形な特性の影響で、タップ９を等間隔としても、遅延量が均一とならない場合がある。そこで、各タップ間で配線幅、つまりゲート電極１０の幅を変化させてもよい。この場合、配線幅を異ならしめることによって遅延時間を均一化できる。
また、図５、図６のようにタップ９を設けて信号を分岐させると、インピーダンス不整合に起因する反射が発生し、反射信号が次のパルス信号と重畳してタイミングが変動する場合がある。この問題を解決するためには以下のアプローチが有効である。
図７は、遅延対象の信号が伝搬する線路のパターンの変形例を示す図である。図７の線路のパターンでは、ゲート電極１０（もしくは金属配線９）の分岐の前後で配線幅の総和が保存されている。つまり、
ＷＯ＝Ｗ１＋Ｗｔ１
Ｗ１＝Ｗ２＋Ｗｔ２
Ｗ２＝Ｗ３＋Ｗｔ３
が成り立っている。このような配線の敷設態様を利用すれば反射の影響を補償することができ、パルス信号のタイミングの変動を抑制できる。
ＷＯ＝Ｗ１＋Ｗｔ１
Ｗ１＝Ｗ２＋Ｗｔ２
Ｗ２＝Ｗ３＋Ｗｔ３
が成り立っている。このような配線の敷設態様を利用すれば反射の影響を補償することができ、パルス信号のタイミングの変動を抑制できる。
図８は、第３の多段遅延回路２００ｃの構成を示す図である。図５の多段遅延回路２００ａは、ＭＯＳＦＥＴ１を信号の伝搬方向に直列接続して構成される。これに対して、図８の多段遅延回路２００ｃは、入力端子を共通として並列に設けられた複数の遅延回路１００＿１〜１００＿ｎを備える。図８の多段遅延回路２００ｃによっても、図５、図６の多段遅延回路２００と同様に異なる遅延時間を受けた複数の出力信号ＯＵＴ１〜ＯＵＴｎを生成できる。
図９は、図５乃至図８の多段遅延回路２００ａ〜２００ｃの回路シンボルを示す図である。バイアス端子２０６は、遅延時間を微調節するために設けられた端子であり、図５や図６のバイアス端子１０６ａ、１０６ｂに相当する。以下、多段遅延回路２００ａ〜２００ｃを、単に多段遅延回路２００と総称する。
図１０は、実施の形態に係る時間デジタル変換器３００（ＴＤＣ：Time to Digital Converter）の構成を示す回路図である。時間デジタル変換器３００は、トリガ信号生成部３１０とともに、半導体試験装置４００に搭載される。半導体試験装置４００にはＤＵＴ（被試験デバイス）４１０が接続される。トリガ信号生成部３１０は、所定のタイミングでレベルが遷移するトリガ信号Ｓｔｒｉｇを生成する。
時間デジタル変換器３００は、いわゆるＶｅｒｎｉｅｒ方式を採り、ＤＵＴ４１０からの被測定信号Ｓｍｅａｓと、トリガー信号Ｓｔｒｉｇを受け、２つの信号のレベル遷移タイミングの時間差Δｔをデジタル値に変換して出力する。半導体試験装置４００は、時間デジタル変換器３００からのデジタル値にもとづいて、ＤＵＴ４１０の良否判定を行い、あるいはＤＵＴ４１０の特性を評価する。
時間デジタル変換器３００は、第１多段遅延回路２００＿１、第２多段遅延回路２００＿２、サンプリング回路ＳＭＰ０〜ＳＭＰｎ、エンコーダＥＮＣ１を備える。
第１多段遅延回路２００＿１は、入力されたトリガ信号Ｓｔｉｇに遅延を与え、それぞれ異なる遅延時間τａ１〜τａｎが付与されたｎ個の遅延トリガ信号ＳＤＴ１〜ＳＤＴｎをｎ個の出力端子それぞれから出力する。ｉ番目（ｉ＝１〜ｎ）の出力端子からの遅延トリガ信号ＳＤＴｉは、トリガ信号Ｓｔｒｉｇを遅延時間（ｉ×τａ）だけ遅延した信号である。τａは、第１多段遅延回路２００＿１の単位遅延時間である。
第１多段遅延回路２００＿１は、入力されたトリガ信号Ｓｔｉｇに遅延を与え、それぞれ異なる遅延時間τａ１〜τａｎが付与されたｎ個の遅延トリガ信号ＳＤＴ１〜ＳＤＴｎをｎ個の出力端子それぞれから出力する。ｉ番目（ｉ＝１〜ｎ）の出力端子からの遅延トリガ信号ＳＤＴｉは、トリガ信号Ｓｔｒｉｇを遅延時間（ｉ×τａ）だけ遅延した信号である。τａは、第１多段遅延回路２００＿１の単位遅延時間である。
第２多段遅延回路２００＿２は、入力された被測定信号Ｓｍｅａｓに遅延を与え、それぞれ異なる遅延時間τｂ１〜τｂｎが付与されたｎ個の遅延被測定信号ＳＤＭ１〜ＳＤＭｎをｎ個の出力端子それぞれから出力する。ｉ番目（ｉ＝１〜ｎ）の出力端子からの遅延トリガ信号ＳＤＭｉは、被測定信号Ｓｍｅａｓを遅延時間（ｉ×τｂ）だけ遅延した信号である。τｂは、第２多段遅延回路２００＿２の単位遅延時間である。
サンプリング回路ＳＭＰ０は、遅延を受けないトリガ信号Ｓｔｒｉｇを利用して、遅延を受けない被測定信号Ｓｍｅａｓをサンプリングする。サンプリング回路ＳＭＰ１〜ＳＭＰｎは、第１多段遅延回路２００＿１、第２多段遅延回路２００＿２の出力端子ごとに設けられる。ｉ番目のサンプリング回路ＳＭＰｉは、対応する出力端子からの遅延トリガ信号ＳＤＴｉを利用して、遅延被測定信号ＳＤＭｉをサンプリングする。つまり、遅延トリガ信号ＳＤＴｉのポジティブエッジのタイミングにおける遅延被測定信号ＳＤＭｉのレベルが、サンプリング回路ＳＭＰｉの出力となる。
エンコーダＥＮＣ１は、サンプリング回路ＳＭＰ０〜ＳＭＰｎからサンプリング信号Ｓ０〜Ｓｎを受け、これをエンコードする。エンコード結果は、トリガ信号Ｓｔｒｉｇと被測定信号Ｓｍｅａｓの間の遅延時間を、デジタル値に変換した値となる。
第１多段遅延回路２００＿１もしくは第２多段遅延回路２００＿２の少なくとも一方、または両方は、実施の形態に係る遅延回路１００を利用して構成される。より好ましくは、第１多段遅延回路２００＿１、第２多段遅延回路２００＿２は、上述した図５の多段遅延回路２００ａもしくは図６の多段遅延回路２００ｂである。この場合、図５、図６の複数のタップ９を第１多段遅延回路２００＿１、第２多段遅延回路２００＿２の出力端子とする。
以上のように構成された時間デジタル変換器３００の動作を説明する。
いま、被測定信号Ｓｍｅａｓとトリガ信号Ｓｔｒｉｇのエッジの時間差がΔｔであるとし、トリガ信号Ｓｔｒｉｇのエッジの方が進んでいるものとする。
τａ＞τｂの場合、被測定信号Ｓｍｅａｓとトリガ信号Ｓｔｒｉｇのエッジの時間差は、１段の遅延を受ける毎に、δτ（＝τａ−τｂ）だけ短くなる。つまり、第１多段遅延回路２００＿１、第２多段遅延回路２００＿２を伝搬するにしたがって、２つの信号のエッジは近づいていき、あるところで位置関係が反転する。
いま、被測定信号Ｓｍｅａｓとトリガ信号Ｓｔｒｉｇのエッジの時間差がΔｔであるとし、トリガ信号Ｓｔｒｉｇのエッジの方が進んでいるものとする。
τａ＞τｂの場合、被測定信号Ｓｍｅａｓとトリガ信号Ｓｔｒｉｇのエッジの時間差は、１段の遅延を受ける毎に、δτ（＝τａ−τｂ）だけ短くなる。つまり、第１多段遅延回路２００＿１、第２多段遅延回路２００＿２を伝搬するにしたがって、２つの信号のエッジは近づいていき、あるところで位置関係が反転する。
いま、ｊ番目のサンプリング回路ＳＭＰｊの前と後で、サンプリング信号が異なる値をとったとすれば、２つのエッジ間の初期の時間差Δｔは、Δｔ＝ｊ×δτで与えられる。エンコーダＥＮＣ１は、サンプリング信号Ｓ０〜Ｓｎにもとづいて、値が変化する位置ｊを検出し、ｊの値をデジタル値として出力する。
このように、以上の時間デジタル変換器３００によれば、２つの信号のエッジ間の時間差Δｔを時間分解能δτで量子化することができる。第１多段遅延回路２００＿１、第２多段遅延回路２００＿２に、図１の遅延回路１００を利用することにより、時間分解能δτを高精度に設定することができる。
このように、以上の時間デジタル変換器３００によれば、２つの信号のエッジ間の時間差Δｔを時間分解能δτで量子化することができる。第１多段遅延回路２００＿１、第２多段遅延回路２００＿２に、図１の遅延回路１００を利用することにより、時間分解能δτを高精度に設定することができる。
もし、遅延素子として実施の形態に係る遅延回路１００ではなく、インバータ（バッファ）を利用した場合、バッファのオフセット時間を３０ｐｓ以下にできないため、１ＧＳ／ｓのサンプリング速度で分解能１ｐｓ、測定レンジ１ｎｓを実現しようとすると、バッファが各経路で１０００個必要となり、消費電力が膨大となる。また１０００個ものバッファの遅延時間のばらつきを補正するのは容易ではない。
これに対して、実施の形態に係る遅延回路１００を利用すれば、ｐｓオーダの遅延時間を高精度で生成できるため、時間デジタル変換器３００の時間分解能およびリニアリティを高めることが可能となる。
なお、第１多段遅延回路２００＿１、第２多段遅延回路２００＿２のいずれか一方（好ましくは単位遅延時間の小さな方）を、単なる線路としてもよい。
図１１は、実施の形態に係る遅延回路１００を利用した遅延ロックループ回路５００の回路図である。遅延ロックループ回路５００は、遅延回路１００、位相比較器５０２、ＬＰＦ（ローパスフィルタ）５０４、遅延時間制御部５０６を備える。遅延回路１００は、上述のいずれかの遅延回路が利用可能であり、入力信号ＩＮにある遅延τを与える。位相比較器５０２は、遅延回路１００の出力信号ＯＵＴと基準信号ＲＥＦとを受け、２つの信号の位相差に応じた位相差信号ＥＲＲを出力する。ＬＰＦ５０４はループフィルタとして機能し、位相比較器５０２からの位相差信号ＥＲＲをフィルタリングする。遅延時間制御部５０６はＬＰＦ５０４の出力に応じて、遅延回路１００のＭＯＳＦＥＴ１のドレイン電圧Ｖｄｄおよびソース電圧Ｖｓｓの少なくとも一方を制御する。この態様によれば、入力信号ＩＮに対して、所望の位相遅延を付加することができる。
図１１の遅延ロックループ回路５００は、図１０の第１多段遅延回路２００＿１、第２多段遅延回路２００＿２の内部に利用してもよい。この場合、時間分解能を所望値に合致させることができる。
上述のように、実施の形態に係る遅延回路１００は、バイアス電圧に応じて遅延時間を調節可能である。以下では、バイアス電圧をある２値で変更する場合に、遅延時間の変動幅を調節する技術を説明する。
図１２は、遅延回路１００の変形例を示す回路図である。図１２の遅延回路１００ｂは、遅延回路１００に加えて、ＭＯＳＦＥＴの前段に設けられたレベルシフト回路２０を備える。図１２のレベルシフト回路２０は、トランジスタＭ２０、Ｍ２１を含むＣＭＯＳ型インバータであり、トランジスタＭ２０のソース電圧（Ｖｄ）と、トランジスタＭ２１のソース電圧（Ｖｓ）の少なくとも一方が可変となっている。レベルシフト回路２０の出力信号、すなわち遅延回路１００の入力信号は、電圧ＶｄとＶｓの間をスイングする。ただし、レベルシフト回路２０の構成はインバータに限定されず、遅延回路１００の入力信号の電圧レベルを制御可能であればその形式を問わない。好ましくはレベルシフト回路２０は、遅延回路１００の入力信号の振幅が小さくなるようにレベルシフトを行う。
図１３は、ＭＯＳＦＥＴ１のゲートソース間容量Ｃｇｓおよびゲートドレイン間容量Ｃｇｄを示す図である。縦軸は容量値を、横軸はゲートソース間電圧Ｖｇｓを示す。遮断領域（Ｖｇｓ＜Ｖｔ）および飽和領域（Ｖｔ＜Ｖｇｓ＜Ｖｄｓ＋Ｖｔ、ＶｔはＭＯＳＦＥＴのしきい値電圧）において、容量Ｃｇｄは一定値となり、線形領域（Ｖｇｓ＞Ｖｄｓ＋Ｖｔ）において増加する。また、遮断領域において容量Ｃｇｓは一定値をとり、飽和領域において最大値をとり、線形領域においてＣｇｄと同程度の値をとる。
遅延回路１００の遅延時間に寄与する容量Ｃｇｓ、Ｃｇｄは、ゲート電極１０を伝搬する入力信号Ｖｉｎのレベルに依存する。したがって図１２のように、遅延回路１００の前段にレベルシフト回路２０を設けることにより、遅延時間を制御することが可能となる。
図１４（ａ）、（ｂ）は、図１２の遅延回路１００ｂのタイムチャートである。図１４（ａ）、（ｂ）はそれぞれ、上から順に、入力信号Ｖｉｎおよびソース電圧Ｖｓｓ、ゲートソース間電圧Ｖｇｓ、ならびにゲートソース間容量Ｃｇｓを示している。図１４（ａ）と図１４（ｂ）では、遅延回路１００の入力信号Ｖｉｎの振幅が異なっている。遅延回路１００は、ＭＯＳＦＥＴ１のソース電圧Ｖｓｓが、第１の値Ｖｓｓ１と第２の値Ｖｓｓ２の２値で切りかえられ、ドレイン電圧Ｖｄｄ、バックゲート電圧は固定されている。図１４（ａ）のＶｇｓ１、Ｃｇｓ１および図１４（ｂ）のＶｇｓ１’、Ｃｇｓ１’は、第１の値Ｖｓｓ１の場合の波形を、図１４（ａ）のＶｇｓ２、Ｃｇｓ２および図１４（ｂ）のＶｇｓ２’、Ｃｇｓ２’は、第２の値Ｖｓｓ２の場合の波形を示す。
図１４（ａ）に示すように、入力信号Ｖｉｎの振幅が大きい場合、ソース電圧Ｖｓｓを第１の値Ｖｓｓ１と第２の値Ｖｓｓ２で切りかえたときのゲートソース間容量Ｃｇｓ１、Ｃｇｓ２の差は小さい。これに対して、図１４（ｂ）に示すように、入力信号Ｖｉｎの振幅およびレベルを変化させると、ソース電圧Ｖｓｓを第１の値Ｖｓｓ１と第２の値Ｖｓｓ２で切りかえたときのゲートソース間容量Ｃｇｓ１、Ｃｇｓ２の容量差を大きくすることができる。ゲートドレイン間容量についても、同様の理由から入力信号Ｖｉｎのレベルによって変化量を制御できる。
このように、遅延回路１００の前段にレベルシフト回路２０を設け、遅延回路１００のゲート電極１０を伝搬する信号のレベルを調節することにより、ゲートソース間容量Ｃｇｓおよびゲートドレイン間容量Ｃｇｄを制御することができ、遅延回路１００の遅延時間を制御できる。
図１５は、実施の形態に係る多段遅延回路２００を利用した多相クロック生成回路６００の構成を示す回路図である。多相クロック生成回路６００は、位相比較器５０２および多段遅延回路２００を備える。多段遅延回路２００は図５〜８のいずれであってもよい。
オシレータ６０２は、周期Ｔｐのクロック信号ＣＫを生成する。多段遅延回路２００の単位遅延時間τと、クロック信号ＣＫの周期Ｔｐの間には、
Ｔｐ＝τ×（ｎ＋１）
の関係が成り立つことが望ましい。ｎは多段遅延回路２００の段数である。
オシレータ６０２は、周期Ｔｐのクロック信号ＣＫを生成する。多段遅延回路２００の単位遅延時間τと、クロック信号ＣＫの周期Ｔｐの間には、
Ｔｐ＝τ×（ｎ＋１）
の関係が成り立つことが望ましい。ｎは多段遅延回路２００の段数である。
図１６は、図１５の多相クロック生成回路６００のタイムチャートである。図１６は、ｎ＝５の場合を示す。この多相クロック生成回路６００によれば、クロック信号ＣＫを基準として、互いに位相が単位遅延時間τずつシフトしたｎ＋１個のクロック信号ＣＫ０〜ＣＫｎを出力することができる。ここで多段遅延回路２００における単位遅延時間τは、高精度に調節可能であるから、各クロックＣＫ０〜ＣＫ５の位相差も高精度に調節することができる。
つぎに、リング発振器について説明する。図１７は、実施の形態に係るリング発振器７００の構成を示す回路図である。リング発振器７００は、ｍ個（ｍは自然数）の多段遅延回路ＭＤ１〜ＭＤ５（ｍ＝５）と、ｍ個のＮＯＲゲートＮＯＲ１〜ＮＯＲ５を備える。ＮＯＲゲート（ＮＯＲ２、ＮＯＲ４、ＮＯＲ５）の一方の入力端子には０が入力されているため、実質的な機能はＮＯＴゲートである。ＮＯＲゲートＮＯＲ３には、停止信号Ｓ１０がＮＯＴゲートＮ１を介して入力される。ＮＯＲゲートに替えて、ＮＯＴゲート（インバータ）を用いてもよい。
ｍ個のＮＯＲゲートＮＯＲ１〜ＮＯＲ５と、多段遅延回路ＭＤ１〜ＭＤ５は、交互にリング状に接続される。多段遅延回路ＭＤ１〜ＭＤ５はそれぞれｎ個（ｎは自然数、図１７においてｎ＝４）の出力端子を有し、入力信号に遅延を与え、異なる遅延時間が付与されたｎ個の遅延信号を出力する。多段遅延回路ＭＤ１〜ＭＤ５としては、上述の多段遅延回路２００を利用可能である。ただし、その他の構成の多段遅延回路を用いてもよい。その他の多段遅延回路は、タップが設けられた配線であってもよい。この場合、各配線に図７のパターンを用いてもよい。
図１８は、図１７のリング発振器７００のタイムチャートである。多段遅延回路ＭＤ１からは、単位遅延時間τずつ位相がシフトしたパルス信号ＯＵＴ＿Ａが出力される。同様に、多段遅延回路ＭＤ２〜ＭＤ５からは、パルス信号ＯＵＴ＿Ｂ〜ＯＵＴ＿Ｅが出力される。すべてのパルス信号ＯＵＴ＿Ａ〜ＯＵＴ＿Ｅのエッジは単位遅延時間τごとに現れるため、連続した等間隔のタイミング信号を生成することができる。
図１７のリング発振器７００に、実施の形態に係る多段遅延回路２００を利用することにより、タイミング信号の間隔を高精度で制御できる。
図１７のリング発振器７００に、実施の形態に係る多段遅延回路２００を利用することにより、タイミング信号の間隔を高精度で制御できる。
上記実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
たとえば、遅延回路１００および多段遅延回路２００の遅延量を制御するために、以下の技術を用いてもよい。
遅延対象の信号が伝搬するゲート電極１０（あるいは金属配線９）と近接する位置に、ダミーの配線を敷設してもよい。図１９（ａ）〜（ｃ）は、隣接配線を利用した遅延回路１００ｃの構成を示す図である。遅延回路１００ｃは、上述の遅延回路１００に加えて、隣接配線１１０を備える。隣接配線１１０は、信号配線である遅延回路１００と隣接して、好ましくは平行に敷設される。この場合、隣接配線１１０と遅延回路１００のゲート電極１０の間に配線間容量（寄生容量）が発生するため、遅延回路１００による遅延量τを調節できる。配線間容量は、一般的には物理的な法則（誘電率、表面積、配線間隔、配線長、形状）によって定まる。
隣接配線１１０にも、信号を伝搬させることにより、遅延量を調節してもよい。図１９（ｂ）は、隣接配線１１０に、遅延対象の入力信号ＩＮと同相の信号Ｓｉｐを伝搬させる回路を示している。同相とは、入力信号ＩＮが立ち上がりの際には、同時に立ち上がることを意味し、立ち下がりの際には同時に立ち下がることを意味する。隣接配線１１０に同相信号Ｓｉｐを伝搬させることにより、互いの電気力線同士が反発するため、配線間隔が長くなったのと等価となり、配線間容量が減少する。その結果、伝搬遅延時間τ２は、同相信号Ｓｉｐを伝搬させない図１９（ａ）の場合の伝搬遅延時間τ１に比べて減少する。
図１９（ｃ）は、隣接配線１１０に、遅延対象の入力信号ＩＮと逆相の信号Ｓｏｐを伝搬させる回路を示している。逆相とは、入力信号ＩＮが立ち上がりの際には、同時に立ち下がることを意味し、立ち下がりの際には同時に立ち上がることを意味する。隣接配線１１０に逆相信号Ｓｏｐを伝搬させることにより、互いの電気力線同士が引き合うため、配線間隔が短くなったのと等価となり、配線間容量が増加する。その結果、伝搬遅延時間τ３は、逆信号Ｓｏｐを伝搬させない図１９（ａ）の場合の伝搬遅延時間τ１に比べて増加する。
このように、図１９（ａ）〜（ｃ）の遅延回路１００ｃによれば、隣接配線１１０に伝搬させる信号の位相を変化させることにより、遅延回路１００の伝搬遅延時間τを制御することができる。
さらに、ＭＥＭＳ（Micro Electro Mechanical Systems）を利用して、隣接配線とゲート電極１０の間の距離を調節可能に構成してもよい。図２０は、ＭＥＭＳを利用した遅延回路１００ｄの構成を示す図である。遅延回路１００ｄは、上述の遅延回路１００と、隣接配線１２０とを備える。隣接配線１２０は、信号配線である遅延回路１００と隣接して、好ましくは平行に敷設される。隣接配線１２０は、ＭＥＭＳ技術を利用することにより、遅延回路１００に対する配線間隔ｄが調節可能となっている。配線間隔ｄが変化すると配線間容量が変化するため、遅延回路１００の伝搬遅延時間τを制御することができる。なお、隣接配線１２０は、図１９（ｂ）、（ｃ）のように、信号を伝搬させてもよい。
図１９、図２０の遅延回路１００ｃ、１００ｄは、遅延対象の入力信号ＩＮを、上述の遅延回路１００に伝搬させる場合について説明した。しかしながら、これらの技術は、メインの遅延回路１００をその他の遅延回路に置換した場合においても利用可能である。つまり、以下の思想が導かれる。すなわち、ある態様の遅延回路は、遅延対象の信号を伝搬させる遅延回路と、前記遅延回路と平行に前記遅延対象の信号の伝搬方向に設けられた隣接配線と、を備える。隣接配線に、遅延対象の信号と同相、逆相またはそれらの中間的な位相を有するパルス信号を伝搬させてもよい。また、隣接配線をＭＥＭＳ技術によって可動に構成し、遅延回路と隣接配線の配線間隔を調節可能としてもよい。
実施の形態にもとづき、本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を離脱しない範囲において、多くの変形例や配置の変更が可能である。
本発明は、さまざまな電子機器に利用できる。
Claims (14)
- ｎ個（ｎは自然数）の出力端子を有し、入力信号に遅延を与え、異なる遅延時間が付与されたｎ個の遅延信号を前記ｎ個の出力端子それぞれから出力するｍ個（ｍは自然数）の多段遅延回路と、
ｍ個のインバータと、
を備え、
前記ｍ個の多段遅延回路と前記ｍ個のインバータとを交互にリング状に接続したことを特徴とするリング発振器。 - 前記多段遅延回路は、
ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）と、
前記ＭＯＳＦＥＴのドレインソース間に電圧を印加する電圧源と、
前記ＭＯＳＦＥＴのゲート電極から引き出された複数のタップと、
を含み、
遅延対象の信号を前記ＭＯＳＦＥＴのゲートにおいて、ゲート幅方向に伝搬させるとともに、前記複数のタップそれぞれから、遅延対象の信号に異なる遅延時間を与えた複数の遅延信号を出力することを特徴とする請求項１に記載のリング発振器。 - 前記電圧源は、前記ＭＯＳＦＥＴのドレイン、ソース、およびバックゲートの少なくともひとつの電圧を調節可能であることを特徴とする請求項２に記載のリング発振器。
- 前記ＭＯＳＦＥＴは、複数個設けられており、各ＭＯＳＦＥＴのゲート電極は一つの伝送路を形成するように直列に接続されることを特徴とする請求項２に記載のリング発振器。
- 複数のＭＯＳＦＥＴのドレイン電極同士、ソース電極同士はそれぞれ共通に接続されており、共通のドレイン電圧およびソース電圧が印加されることを特徴とする請求項４に記載のリング発振器。
- 複数のＭＯＳＦＥＴのドレイン電極およびソース電極の少なくとも一方は、ＭＯＳＦＥＴごとに個別に設けられており、各電極に対して個別のバイアス電圧を印加可能に構成されることを特徴とする請求項４に記載のリング発振器。
- 前記ＭＯＳＦＥＴのゲートポリシリコン層とオーバーラップするようにゲート幅方向に敷設され、前記ポリシリコン層と電気的に接続される金属配線をさらに備えることを特徴とする請求項２に記載のリング発振器。
- 前記ＭＯＳＦＥＴの前段に設けられ、前記遅延対象の信号の電圧レベルを調節するレベルシフタをさらに備えることを特徴とする請求項２に記載のリング発振器。
- 前記レベルシフタは、前記遅延対象の信号の振幅を小さくすることを特徴とする請求項８に記載のリング発振器。
- 前記ＭＯＳＦＥＴと平行に、前記ゲート幅方向に敷設された隣接配線をさらに備えることを特徴とする請求項２に記載のリング発振器。
- 前記隣接配線にパルス信号を伝搬させ、当該パルス信号と前記遅延対象の信号との位相差を制御することを特徴とする請求項１０に記載のリング発振器。
- 前記隣接配線を、ＭＥＭＳ（Micro Electro Mechanical Systems）技術を利用して物理的に可動とし、前記ＭＯＳＦＥＴとの間隔を調節可能に構成したことを特徴とする請求項１０に記載のリング発振器。
- 信号が伝搬する線路の配線幅が、前記複数のタップ間ごとに異なっていることを特徴とする請求項２に記載のリング発振器。
- 各タップの前後で、信号が伝搬する線路の配線幅の総和が保存されることを特徴とする請求項２に記載のリング発振器。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008040388 | 2008-02-21 | ||
| JP2008040388 | 2008-02-21 | ||
| PCT/JP2009/000368 WO2009104358A1 (ja) | 2008-02-21 | 2009-01-30 | リング発振器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPWO2009104358A1 true JPWO2009104358A1 (ja) | 2011-06-16 |
Family
ID=40985247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009554207A Pending JPWO2009104358A1 (ja) | 2008-02-21 | 2009-01-30 | リング発振器 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US8378754B2 (ja) |
| JP (1) | JPWO2009104358A1 (ja) |
| KR (1) | KR101149663B1 (ja) |
| TW (1) | TWI381643B (ja) |
| WO (1) | WO2009104358A1 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI592674B (zh) * | 2011-07-22 | 2017-07-21 | 輝達公司 | 連接電阻與電容分析的系統與方法 |
| US9425772B2 (en) | 2011-07-27 | 2016-08-23 | Nvidia Corporation | Coupling resistance and capacitance analysis systems and methods |
| US8952705B2 (en) | 2011-11-01 | 2015-02-10 | Nvidia Corporation | System and method for examining asymetric operations |
| US9448125B2 (en) | 2011-11-01 | 2016-09-20 | Nvidia Corporation | Determining on-chip voltage and temperature |
| US8725936B2 (en) | 2012-03-30 | 2014-05-13 | Hitachi, Ltd. | Storage system with flash memory, and storage control method |
| CN103983809A (zh) | 2013-02-08 | 2014-08-13 | 辉达公司 | Pcb板及其在线测试结构以及该在线测试结构的制造方法 |
| JP5854003B2 (ja) * | 2013-07-04 | 2016-02-09 | 株式会社デンソー | デジタル制御発振器および周波数可変発振器 |
| CN112117238B (zh) * | 2020-09-22 | 2022-07-29 | 上海无线电设备研究所 | 一种基于sip封装技术的小型化光电振荡器 |
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| JP2000035462A (ja) * | 1998-07-16 | 2000-02-02 | Advantest Corp | 半導体試験装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01137628A (ja) | 1987-11-25 | 1989-05-30 | Hitachi Ltd | アライメント装置 |
| JPH01137628U (ja) * | 1988-03-15 | 1989-09-20 | ||
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| WO2003073607A1 (en) | 2002-02-26 | 2003-09-04 | The Regents Of The University Of Michigan | Mems-based, computer systems, clock generation and oscillator circuits and lc-tank apparatus for use therein |
| US7602265B2 (en) | 2005-10-20 | 2009-10-13 | International Business Machines Corporation | Apparatus for accurate and efficient quality and reliability evaluation of micro electromechanical systems |
-
2009
- 2009-01-30 US US12/918,629 patent/US8378754B2/en not_active Expired - Fee Related
- 2009-01-30 JP JP2009554207A patent/JPWO2009104358A1/ja active Pending
- 2009-01-30 KR KR1020107016699A patent/KR101149663B1/ko not_active IP Right Cessation
- 2009-01-30 WO PCT/JP2009/000368 patent/WO2009104358A1/ja active Application Filing
- 2009-02-18 TW TW098105174A patent/TWI381643B/zh not_active IP Right Cessation
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Also Published As
| Publication number | Publication date |
|---|---|
| KR20100107021A (ko) | 2010-10-04 |
| US8378754B2 (en) | 2013-02-19 |
| WO2009104358A1 (ja) | 2009-08-27 |
| KR101149663B1 (ko) | 2012-06-11 |
| TWI381643B (zh) | 2013-01-01 |
| TW200943719A (en) | 2009-10-16 |
| US20100327983A1 (en) | 2010-12-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20111014 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130611 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130723 |