JP2001053154A - セルの作成方法、レイアウト方法、レイアウト装置、記録媒体 - Google Patents

セルの作成方法、レイアウト方法、レイアウト装置、記録媒体

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JP2001053154A
JP2001053154A JP11229059A JP22905999A JP2001053154A JP 2001053154 A JP2001053154 A JP 2001053154A JP 11229059 A JP11229059 A JP 11229059A JP 22905999 A JP22905999 A JP 22905999A JP 2001053154 A JP2001053154 A JP 2001053154A
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Sakae Koshiishi
栄 輿石
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NEC Computertechno Ltd
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NEC Computertechno Ltd
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Abstract

(57)【要約】 【課題】 従来のセルベースのレイアウトでは、最適な
レイアウトを行う為にはできるだけ多くのセルを予め作
成しておく必要があった。また物理的な条件、例えば配
置位置を考慮した論理の最適化が行えないという欠点が
あった。 【解決手段】 基本セル設計処理により基本セルファイ
ル２１を作成する。複合セルへの最適化処理の結果を使
用し、新規複合セル、及び基本セル間の配線処理を概略
／詳細配線処理を行い各種検証処理を行い、トランジス
タレベルで変更する必要の有る情報が定義されたパラメ
ータ１ファイル２３を出力する。新規複合セル作成処理
は各種検証を満足する新規複合セルファイル２５を作成
し、新規複合セルファイル２５を使用した改良配置処理
を行う。改良配置処理が終了後、概略／詳細配線処理を
行い、実際に新規複合セル作成処理で作成した新規複合
セルファイル２５を使用して各種検証処理を行う。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はセルベースのＬＳＩ
の設計方法に関し、特にリーフセルを用いた配置配線と
最適化に関する。
【０００２】
【従来の技術】従来のセルベースのレイアウトでは、予
め作成してあるセルだけを使用して論理の最適化、及び
電気的、遅延の最適化を行っていた。
【０００３】特開平４ー１００２６０号公報「半導体集
積回路のレイアウト方法および装置」では、論理データ
に基づいてレイアウトされる基本セルを同一サイズの基
本セルを用いてレイアウトし、レイアウト後の各セルに
対して配線し実配線容量を求め、その負荷容量に対する
基本セルのサイズを決定し、シミュレーションし動作速
度を求める技術が開示されている。
【０００４】特開平６ー２１６２４５号公報「自動配置
設計方式」には、電流経路にそって配置単位及び配置単
位列を仮配置した後、信号経路の距離が最短となるよう
に配置単位および配置単位列を再配置し、その結果、そ
の信号伝達時間が最少となる最適解をもって基本セルの
自動配置設計を行う技術が開示されている。
【０００５】
【発明が解決しようとする課題】従来のセルベースのレ
イアウトでは、最適なレイアウトを行う為にはできるだ
け多くのセルを予め作成しておく必要があった。また、
物理的な条件、例えば配置位置を考慮した論理の最適化
が行えないという欠点があった。
【０００６】特開平４ー１００２６０号公報「半導体集
積回路のレイアウト方法および装置」では、同一サイズ
の基本セルを用いてレイアウトし、配置場所を考慮した
基本リーフセルのゲートレベルの論理の最適化と遅延の
最適化を行うことはない。
【０００７】特開平６ー２１６２４５号公報「自動配置
設計方式」には、あらかじめ作成されたセルを用いて自
動配置設計を行っており、配置場所を考慮した基本リー
フセルのゲートレベルの論理の最適化と遅延の最適化を
行うことはない。
【０００８】
【課題を解決するための手段】本発明のセルの作成方法
は、基本的なゲートで構成された基本リーフセルを用い
て配置配線処理と配置配線後の検証を行い、前記検証の
結果に基づき配置配線を考慮したゲートレベルの論理と
遅延の最適化がなされた複合セルを作成する。
【０００９】本発明第一のレイアウト方法は、基本的な
ゲートで構成された基本リーフセルを用いて配置配線処
理と配置配線後の検証を行い、前記検証の結果に基づき
配置配線を考慮したゲートレベルの論理と遅延の最適化
がなされた複合セルを作成し、前記複合セルを用いてさ
らに配置配線を行い、最適な配置配線をする。
【００１０】本発明第二のレイアウト方法は、基本的な
ゲートで構成された基本セルファイルを作成する第一の
ステップと、論理記述ファイルからネットリストの作成
を行う第二のステップと、前記ネットリスト上の前記基
本セルの配置を行う第三のステップと、遅延と論理の最
適化をする際のパラメータである最適化パラメータファ
イルを入力し、前記複合セルへの最適化処理を行う第四
のステップと、前記基本セルと最適化された前記新規複
合セルについての情報である第二のパラメータファイル
を出力する第五のステップと、前記複合セルと前記基本
セル間の配線処理を行う第六のステップと、前記配線処
理の結果に対し電気的な制約及び遅延の検証を行う第七
のステップと、前記新規複合セルが前記検証結果を満足
するように、前記複合セルのトランジスタレベルの情報
が定義された第一のパラメータファイルを出力する第八
のステップと、前記第一のパラメータファイルと前記第
二のパラメータファイルから前記検証を満足する新規複
合セルファイルを作成する第九のステップと、前記新規
複合セルファイルを使用した配置処理を行う第十のステ
ップと、前記配置処理の後に配線処理を行う第十一のス
テップと、前記新規複合セルファイルを使用して前記検
証処理を行う第十二のステップと、前記検証処理結果に
より電気的な制約及び遅延制約が満足できるか判断する
第十三のステップと、前記制約が満足できない場合は、
前記第一のパラメータファイルを変更し前記第八のステ
ップあるいは前記第十のステップへ戻る。
【００１１】本発明第一のレイアウト装置は、基本的な
ゲートで構成された基本リーフセルを用いて配置配線処
理と配置配線後の検証を行い、前記検証の結果に基づき
配置配線を考慮したゲートレベルの論理と遅延の最適化
がなされた複合セルを作成し、前記複合セルを用いてさ
らに配置配線を行い、最適な配置配線をするセルベース
のＬＳＩのレイアウト装置であって、ネットリスト作成
手段と、配置手段と、最適化手段と、配線手段と、検証
手段と、複合セル作成手段から構成され、前記最適化手
段では基本セルの配置結果からゲートレベルでの論理の
最適化と遅延の最適化を行い、配線手段では前記新規複
合セルおよび前記基本セルの情報を使用し配線を行い、
検証手段では、電気的な基準及び遅延時間の検証を行
い、新規複合セル作成手段では、前記新規複合セルの機
能およびセルの特性が定義された新規複合セルファイル
を作成し、配置手段ではネットリスト上の前記新規複合
セルと基本セルの配置処理を行う。
【００１２】本発明第二のレイアウト装置は、本発明第
一のレイアウト装置のネットリスト作成手段と、配置手
段と、最適化手段と、配線手段と、検証手段と、複合セ
ル作成手段をプログラム処理とした。
【００１３】本発明の記録媒体は、本発明第二のレイア
アウト方法の第一乃至第十三の手順をコンピュータに実
行させるプログラムを記録した。
【００１４】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。
【００１５】本発明のレイアウト方法の基本セルの配置
例について図１乃至３を参照して説明する。図１は、本
発明実施の形態の基本セルの配置例を示す図である。図
２は、本発明実施の形態の新規複合セルへのゲートレベ
ルの最適化の一例を示す図である。図３は、本発明実施
の形態の新規複合セルの各種の検証を行った後の最適化
の一例を示す図である。
【００１６】基本セルとは基本的な機能を構成するセル
のことであり、基本セルＡ３１の例ではＡＮＤゲートＧ
１とＯＲゲートＧ２で構成されている。また基本セルＢ
３２の例ではＡＮＤゲートＧ３で構成される。
【００１７】新規複合セルへのゲートレベルの最適化例
について説明を行う。基本セルＡ３１を構成するＡＮＤ
ゲートＧ１と基本セルＢ３２を構成するＡＮＤゲートＧ
３は論理的に共有することが可能であり、また物理的な
配置位置も近い為、基本セルＡ３１のＡＮＤゲートＧ１
と基本セルＢ３２のＡＮＤゲートＧ３を共用化したＡＮ
ＤゲートＧ４と基本セルＡ３１のＯＲゲートＧ２と同様
なＯＲゲートＧ５で構成される新規複合セルＡ３３が作
成される。
【００１８】新規複合セルの各種検証後の最適化例につ
いて説明を行う。新規複合セルＡ３３のＡＮＤゲートＧ
４の出力信号が電気的な基準、または設計遅延を満たさ
ない場合には新規複合セルＡ３３のＡＮＤゲートＧ４を
高出力化したＡＮＤゲートＧ６、及び新規複合セルＡ３
３と同様なＯＲゲートＧ７で構成される新規複合セル２
が作成される。
【００１９】次に本発明のレイアウト方法の動作の概要
について図２を参照して説明する。図２は、本発明実施
の形態のレイアウト方法の動作を示すフローチャートで
ある。まず、レイアウト処理の前処理である基本セル設
計処理により基本セルファイル２１を作成する（ステッ
プＡ１）。論理記述ファイル２０からネットリスト作成
処理を行う事でレイアウトに使用するネットリストの作
成を行う（ステップＡ２）。配置処理ではネットリスト
上の基本セルの配置を行う（ステップＡ３）。配置処理
（ステップＡ３）の結果を考慮して最適化する際のパラ
メータである最適化パラメータファイル２４を入力し、
複合セルへの最適化処理を行い（ステップＡ４）、最適
化した基本セルと最適化された新規複合セルについての
情報であるパラメータ２ファイル２２を出力する（ステ
ップＡ５）。
【００２０】複合セルへの最適化処理の結果を使用し、
新規複合セル、及び基本セル間の配線処理を概略／詳細
配線処理を行い（ステップＡ６）、その結果から電気的
な制約、及び遅延の検証である各種検証処理を行う（ス
テップＡ７）。各種検証処理の終了時には新規複合セル
が検証結果を満足するように、トランジスタレベルで変
更する必要の有る情報が定義されたパラメータ１ファイ
ル２３を出力する（ステップＡ８）。
【００２１】新規複合セル作成処理はパラメータ１ファ
イル２３とパラメータ２ファイル２２から各種検証を満
足する新規複合セルファイル２５を作成し（ステップＡ
９）、新規複合セルファイル２５を使用した改良配置処
理を行う（ステップＡ１０）。改良配置処理が終了後、
概略／詳細配線処理を行い（ステップＡ１１）、実際に
新規複合セル作成処理で作成した新規複合セルファイル
２５を使用して各種検証処理を行う（ステップＡ１
２）。
【００２２】次に、本発明実施の形態のレイアウト方法
の動作の詳細について図２を参照して説明する。ネット
リストの作成、及びレイアウトを行う前に基本セル設計
処理の基本セル設計で基本的な機能ゲートで構成される
基本セルファイル２１の作成を行う（ステップＡ１）。
基本セルの作成とは論理合成ツール用ライブラリ、回路
図エディタ用ライブラリ、レイアウト用下地ライブラ
リ、遅延ライブラリ等のネットリスト作成、レイアウ
ト、検証を行う上で必要となる基本セルの全ての情報で
ある。レイアウトのネットリスト作成処理ではプログラ
ム言語で書かれた論理記述を論理合成ツールを使用する
か、または回路図エディタを使用して、基本セル設計処
理Ｆ１の基本セル作成処理で作成した、基本セルで構成
されるネットリストの作成を行う（ステップＡ２）。配
置処理ではネットリスト上の基本セルの配置処理を行う
（ステップＡ３）。
【００２３】複合セルへの最適化処理では基本セルの配
置結果からゲートレベルでの論理の最適化を行う（ステ
ップＡ４）。最適化を行う際には、最適化により新たに
発生する新規複合セルの個数の制約とサイズの制約、及
び最適化の対象範囲の制約を定義するパラメータである
最適化パラメータファイル２４を使用する。また複合セ
ルへの最適化処理の終了時には、最適化した新規複合セ
ル毎の機能、ゲートを構成するトランジスタの容量、ピ
ン位置、及びサイズを定義したパラメータ２ファイル２
２を出力する（ステップＡ５）。概略／詳細配線処理で
は複合セルへの最適化処理（ステップＡ４）で基本セル
が新規複合セルに最適化された場合は、最適化した新規
複合セルのピン位置、及びサイズで、最適化されなかっ
た基本セルはそのままの情報を使用し概略配線、及び詳
細配線を行う。ここで使用する新規複合セルのピン位
置、及びサイズは複合セルへの最適化処理の終了時に出
力するパラメータ２ファイル２２の定義と同じである。
【００２４】概略／詳細配線処理（ステップＡ６）を行
う事によりゲートを構成するトランジスタの負荷、及び
容量、及びトランジスタ間の配線容量が分かる為、電気
的な基準を満たしているかの検証、及び遅延時間の検証
を行う（ステップＡ７）。この検証結果から新規複合セ
ル、及び基本セルが電気的な基準、及び遅延時間を満足
する為に必要なセルを構成するトランジスタの容量、幅
等の条件を定義したパラメータ１ファイル２３を出力す
る。
【００２５】新規複合セル作成処理は複合セルへの最適
化処理（ステップＡ４）に作成した、新規複合セルの機
能、及びセルのサイズ等が定義されたパラメータ２ファ
イル２２と検証後に出力した電気的な基準、及び遅延検
証を満足する条件が設定されたパラメータ１ファイル２
３とからゲートの構成、必要なトランジスタ容量、及び
幅、最適なピン位置等のトランジスタレベルでのレイア
ウトを自動最適化を行う事で、パラメータ１ファイル２
３とパラメータ２ファイル２２で指定した条件を満たす
新規複合セルファイル２５を作成する（ステップＡ
９）。
【００２６】改良配置処理は新規複合セルファイル２５
を使用し、基本セルの配置結果を元にセル間の重なり、
及び無駄な配置領域が発生しないように面積が最小にな
るように改良配置を行う（ステップＡ１０）。改良配置
結果を元に概略／詳細配線処理を行い配置配線データフ
ァイル２６を作成し（ステップＡ１１）、各種検証処理
を行う（ステップＡ１２）。検証結果により電気的な制
約、または遅延制約が満足できるか判断し（ステップＡ
１３）満足できない場合は、再度パラメータ１ファイル
２３を変更する事で新規複合セル作成処理（ステップＡ
８）あるいは改良配置処理（ステップＡ１０）へ戻る。
【００２７】基本セルの配置例について説明を行う。基
本セルとは基本的な機能を構成するセルのことであり、
基本セルＡ３１の例ではＡＮＤゲートＧ１とＯＲゲート
Ｇ２で構成されている。また基本セルＢ３２の例ではＡ
ＮＤゲートＧ３で構成されている。
【００２８】新規複合セルへのゲートレベルの最適化例
について説明を行う。基本セル１と基本セル２が隣り合
って配置された場合、基本セル１を構成するＡＮＤゲー
トＧ１と基本セル２を構成するＡＮＤゲートＧ３は論理
的に共有することが可能であり、また物理的な配置位置
からも共用でき、最適化する事により新規複合セル１の
面積は基本セル１と基本セル２の面積の合計よりは小さ
くすることが可能である。
【００２９】新規複合セルの各種検証後の最適化例につ
いて説明を行う。新規複合セルのゲートレベルの最適化
を行い、概略配線、及び詳細配線後に各種検証を行った
際、新規複合セルＡ３３のＡＮＤゲートＧ４の出力信号
が電気的な基準、または設計遅延を満たさない場合には
新規複合セルＡ３３のＡＮＤゲートＧ４を高出力化して
新規複合セルＢ３４を作成する。
【００３０】本発明の他の実施例として、新規複合セル
作成処理（ステップＡ９）で作成した新規複合セルＢ３
４をレイアウトネットリスト作成処理（ステップＡ２）
で基本セルファイル２０に登録し、ネットリストの最適
化に使用することもできる。
【００３１】上記のＡ１乃至Ａ１３の各ステップは、コ
ンピュータ６０の命令を組み合わせることにより実行す
ることが可能である。
【００３２】図５は、本発明の実施の形態のＬＳＩレイ
アウト方法を実行するコンピュータ６０とその処理が格
納された記録媒体６１を示す図である。
【００３３】図６は、本発明実施の形態のレイアウト装
置の構成を示すブロック図である。レイアウト装置１
は、ネットリスト作成手段１１、配置手段１２、最適化
手段１３、検証手段１４、新規複合セル作成手段１５、
配線手段１６から構成される。また、レイアウトに際
し、論理記述ファイル２１、基本セルファイル２１、パ
ラメータ２ファイル２２、パラメータ１ファイル２３、
最適化パラメータファイル２４、新規複合セルファイル
２５、配置配線データファイル２６を用いる。
【００３４】ネットリストの作成、及びレイアウトを行
う前に基本セル設計処理の基本セル設計で基本的な機能
ゲートで構成される基本セルファイル２１の作成を行
う。基本セルの作成とは論理合成ツール用ライブラリ、
回路図エディタ用ライブラリ、レイアウト用下地ライブ
ラリ、遅延ライブラリ等のネットリスト作成、レイアウ
ト、検証を行う上で必要となる基本セルの全ての情報で
ある。ネットリスト作成手段１１ではハードウエア記述
言語で書かれた論理記述を論理合成ツールを使用する
か、または回路図エディタを使用して、基本セルで構成
されるネットリストの作成を行う。
【００３５】最適化手段１３では基本セルの配置結果か
らゲートレベルでの論理の最適化を行い、複合セルへの
最適化を行う。最適化を行う際には、最適化により新た
に発生する新規複合セルの個数の制約とサイズの制約、
及び最適化の対象範囲の制約を定義するパラメータであ
る最適化パラメータファイル２４を使用する。また複合
セルへの最適化処理の終了時には、最適化した新規複合
セル毎の機能、ゲートを構成するトランジスタの容量、
ピン位置、及びサイズを定義したパラメータ２ファイル
２２を出力する。
【００３６】配線手段１６では複合セルへの最適化手段
１３で基本セルが新規複合セルに最適化された場合は、
最適化した新規複合セルのピン位置、及びサイズで、最
適化されなかった基本セルはそのままの情報を使用し概
略配線、及び詳細配線を行う。ここで使用する新規複合
セルのピン位置、及びサイズは複合セルへの最適化処理
の終了時に出力するパラメータ２ファイル２２の定義と
同じである。
【００３７】配線手段１６により配線を行う事によりゲ
ートを構成するトランジスタの負荷、及び容量、及びト
ランジスタ間の配線容量が分かる為、検証手段１４によ
り電気的な基準を満たしているかの検証、及び遅延時間
の検証を行う。この検証結果から新規複合セル、及び基
本セルが電気的な基準、及び遅延時間を満足する為に必
要なセルを構成するトランジスタの容量、幅等の条件を
定義したパラメータ１ファイル２３を出力する。
【００３８】新規複合セル作成手段１５は複合セルへの
最適化手段１３により作成された、新規複合セルの機
能、及びセルのサイズ等が定義されたパラメータ２ファ
イル２２と検証後に出力した電気的な基準、及び遅延検
証を満足する条件が設定されたパラメータ１ファイル２
３とからゲートの構成、必要なトランジスタ容量、及び
幅、最適なピン位置等のトランジスタレベルでのレイア
ウトを自動最適化を行う事で、パラメータ１ファイル２
３とパラメータ２ファイル２２で指定した条件を満たす
新規複合セルファイル２５を作成する。
【００３９】配置手段１２ではネットリスト上の基本セ
ルの配置処理を行う。また、配置手段１２は新規複合セ
ルファイル２５を使用し、基本セルの配置結果を元にセ
ル間の重なり、及び無駄な配置領域が発生しないように
面積が最小になるように改良配置を行う。改良配置結果
を元に概略／詳細配線処理を行い配置配線データファイ
ル２６を作成し、検証手段１４により各種検証処理を行
う。検証手段１４は、検証結果により電気的な制約、ま
たは遅延制約が満足できるか判断し、満足できない場合
は、再度パラメータ１ファイル２３を変更する事で新規
複合セル作成手段１５により新規複合セルの作成あるい
は配置手段１２により改良配置を行う。
【００４０】
【発明の効果】本発明のレイアウト方法では、作成する
セルはレイアウト前に作成する基本セルとレイアウトで
実際に使用する複合セルだけである為、セルの作成期間
を短縮する事が可能である。また論理的な最適化だけで
無く、物理的なセルの配置位置を考慮した最適な新規複
合セルを作成する事が可能である為、レイアウト面積を
小さくする事ができる。
【図面の簡単な説明】
【図１】本発明実施の形態のレイアウト方法の動作を示
すフローチャートである。
【図２】本発明実施の形態の基本セルの配置例を示す図
である。
【図３】本発明実施の形態の新規複合セルへのゲートレ
ベルの最適化の一例を示す図である。
【図４】本発明実施の形態の新規複合セルの各種の検証
を行った後の最適化の一例を示す図である。
【図５】本発明の実施の形態のレイアウト方法を実行す
るコンピュータとその処理が格納された記録媒体を示す
図である。
【図６】本発明実施の形態のレイアウト装置の構成を示
すブロック図である。
【符号の説明】
１ レイアウト装置 １１ ネットリスト作成手段 １２ 配置手段 １３ 最適化手段 １４ 検証手段 １５ 新規複合セル作成手段 １６ 配線手段 ２０ 論理記述ファイル ２１ 基本セルファイル ２２ パラメータ２ファイル ２３ パラメータ１ファイル ２４ 最適化パラメータファイル ２５ 新規複合セルファイル ２６ 配置配線データファイル ３１ 基本セルＡ ３２ 基本セルＢ ３３ 新規複合セルＡ ３４ 新規複合セルＢ ６０ コンピュータ ６１ 記録媒体 Ｇ１ ＡＮＤゲート Ｇ２ ＯＲゲート Ｇ３ ＡＮＤゲート Ｇ４ ＡＮＤゲート Ｇ５ ＯＲゲート Ｇ６ ＡＮＤゲート Ｇ７ ＯＲゲート

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 基本的なゲートで構成された基本リーフ
    セルを用いて配置配線処理と配置配線後の検証を行い、
    前記検証の結果に基づき配置配線を考慮したゲートレベ
    ルの論理と遅延の最適化がなされた複合セルを作成する
    ことを特徴とするセルの作成方法。
  2. 【請求項２】 基本的なゲートで構成された基本リーフ
    セルを用いて配置配線処理と配置配線後の検証を行い、
    前記検証の結果に基づき配置配線を考慮したゲートレベ
    ルの論理と遅延の最適化がなされた複合セルを作成し、
    前記複合セルを用いてさらに配置配線を行い、最適な配
    置配線をすることを特徴とするセルベースのＬＳＩのレ
    イアウト方法。
  3. 【請求項３】 基本的なゲートで構成された基本セルフ
    ァイルを作成する第一のステップと、論理記述ファイル
    からネットリストの作成を行う第二のステップと、前記
    ネットリスト上の前記基本セルの配置を行う第三のステ
    ップと、遅延と論理の最適化をする際のパラメータであ
    る最適化パラメータファイルを入力し、前記複合セルへ
    の最適化処理を行う第四のステップと、前記基本セルと
    最適化された前記新規複合セルについての情報である第
    二のパラメータファイルを出力する第五のステップと、
    前記複合セルと前記基本セル間の配線処理を行う第六の
    ステップと、前記配線処理の結果に対し電気的な制約及
    び遅延の検証を行う第七のステップと、前記新規複合セ
    ルが前記検証結果を満足するように、前記複合セルのト
    ランジスタレベルの情報が定義された第一のパラメータ
    ファイルを出力する第八のステップと、前記第一のパラ
    メータファイルと前記第二のパラメータファイルから前
    記検証を満足する新規複合セルファイルを作成する第九
    のステップと、前記新規複合セルファイルを使用した配
    置処理を行う第十のステップと、前記配置処理の後に配
    線処理を行う第十一のステップと、前記新規複合セルフ
    ァイルを使用して前記検証処理を行う第十二のステップ
    と、前記検証処理結果により電気的な制約及び遅延制約
    が満足できるか判断する第十三のステップと、前記制約
    が満足できない場合は、前記第一のパラメータファイル
    を変更し前記第八のステップあるいは前記第十のステッ
    プへ戻ることを特徴とするセルベースのＬＳＩのレイア
    ウト方法。
  4. 【請求項４】 基本的なゲートで構成された基本リーフ
    セルを用いて配置配線処理と配置配線後の検証を行い、
    前記検証の結果に基づき配置配線を考慮したゲートレベ
    ルの論理と遅延の最適化がなされた複合セルを作成し、
    前記複合セルを用いてさらに配置配線を行い、最適な配
    置配線をするセルベースのＬＳＩのレイアウト装置であ
    って、ネットリスト作成手段と、配置手段と、最適化手
    段と、配線手段と、検証手段と、複合セル作成手段から
    構成され、前記最適化手段では基本セルの配置結果から
    ゲートレベルでの論理の最適化と遅延の最適化を行い、
    配線手段では前記新規複合セルおよび前記基本セルの情
    報を使用し配線を行い、検証手段では、電気的な基準及
    び遅延時間の検証を行い、新規複合セル作成手段では、
    前記新規複合セルの機能およびセルの特性が定義された
    新規複合セルファイルを作成し、配置手段ではネットリ
    スト上の前記新規複合セルと基本セルの配置処理を行う
    ことを特徴とするセルベースのＬＳＩレイアウト装置。
  5. 【請求項５】 請求項３記載のネットリスト作成手段
    と、配置手段と、最適化手段と、配線手段と、検証手段
    と、複合セル作成手段をプログラム処理としたことを特
    徴とするセルベースのＬＳＩレイアウト装置。
  6. 【請求項６】 請求項２記載の第一乃至第十三の手順を
    コンピュータに実行させるプログラムを記録したことを
    特徴とする記録媒体。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006041142A1 (en) 2004-10-13 2006-04-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor integrated circuit and designing method of the same, and electronic apparatus using the same
US7456660B2 (en) 2003-10-31 2008-11-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device
US7469399B2 (en) 2006-09-13 2008-12-23 International Business Machines Corporation Semi-flattened pin optimization process for hierarchical physical designs
JP2009169505A (ja) * 2008-01-11 2009-07-30 Fujitsu Microelectronics Ltd セルライブラリ検証プログラム、該プログラムを記録した記録媒体、セルライブラリ検証装置、およびセルライブラリ検証方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7456660B2 (en) 2003-10-31 2008-11-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device
US7791373B2 (en) 2003-10-31 2010-09-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device
US8143919B2 (en) 2003-10-31 2012-03-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and a display device
US8704551B2 (en) 2003-10-31 2014-04-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and a display device
US9166600B2 (en) 2003-10-31 2015-10-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and a display device
WO2006041142A1 (en) 2004-10-13 2006-04-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor integrated circuit and designing method of the same, and electronic apparatus using the same
US7469399B2 (en) 2006-09-13 2008-12-23 International Business Machines Corporation Semi-flattened pin optimization process for hierarchical physical designs
JP2009169505A (ja) * 2008-01-11 2009-07-30 Fujitsu Microelectronics Ltd セルライブラリ検証プログラム、該プログラムを記録した記録媒体、セルライブラリ検証装置、およびセルライブラリ検証方法

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