JPH06209044A - 半導体集積回路の設計装置 - Google Patents

Abstract

(57)【要約】 【目的】 高速化に対応できるクロックラインの配線を
自動的に行うことのできる半導体集積回路の設計装置を
提供する。 【構成】 半導体集積回路の構成要素となる標準的なセ
ルのレイアウトパターン情報をスタンダードセル１１の
ライブラリとして用意する。一方、クロックラインのレ
イアウトパターン情報をもったクロック用セル３１を別
に用意しておく。自動配置配線手段は、与えられた回路
図情報に基づいて、スタンダードセルライブラリ内から
必要なスタンダードセル１１を抽出し、これにクロック
用セル３１を重ね合わせて合成することにより、合成セ
ル２１を作成する。そして、この合成セル２１を平面的
に配置することにより、与えられた回路図情報に対応し
たレイアウトパターンを作成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体集積回路の設計装
置、特に、スタンダードセルのライブラリを用いて自動
配置配線を行う機能をもった半導体集積回路の設計装置
に関する。

【０００２】

【従来の技術】半導体集積回路の設計を効率的に行うた
めに、セルライブラリを用いた自動配置配線を行う技術
が普及している。たとえば、特開平３−２３６６７号公
報、特開平３−３２６７号公報には、このような自動配
置配線を用いたチップ上のセル配置構成に関する技術が
開示されており、特開平２−３０８５７５号公報には、
光検出セルを用いた自動配置配線技術が開示されてい
る。

【０００３】このような半導体集積回路の設計装置で用
いるセルライブラリには、半導体集積回路の構成要素と
なる標準的な種々のセルのレイアウトパターン情報がス
タンダードセルとして用意されている。そして、与えら
れた回路図情報に基づいて、セルライブラリ内から必要
なスタンダードセルを抽出し、これを平面的に配置する
ことにより回路図情報に対応したレイアウトパターンが
自動的に作成される。いわば、標準的な多数の部品をセ
ルライブラリとして用意しておき、所望の回路をこれら
の部品によって組み立てるような作業が行われることに
なる。このような自動配置配線機能をもった装置を用い
れば、レイアウトパターンを作成するために要する回路
設計者の負担を大幅に軽減することができる。

【０００４】

【発明が解決しようとする課題】近年、ＬＳＩには益々
高速動作が要求される傾向にあり、クロック周波数もか
なり高いものが用いられるようになってきている。とこ
ろが、従来のスタンダードセルを用いた設計では、この
ような高速化に対して十分な信頼性を確保することがで
きない状況になってきている。高速化に対して信頼性の
ある動作を保証するためには、(1) スタンダードセル内
部の見直し、(2) クロックライン配線の見直し、の２と
おりの方法が考えられる。このうち、(1) の方法は、い
ままで構築してきたスタンダードセルライブラリの資産
を有効に利用することができず、新たなスタンダードセ
ルの設計に多大な時間および費用が必要になる。そこ
で、現段階では(2) の方法の方が現実的である。

【０００５】高速化に対応できるようなクロックライン
を確保するためには、クロックラインの配線幅を他のネ
ットの配線幅に比べて広くする必要がある。ところが、
現在一般的に用いられている自動配置配線装置では、特
定の配線幅のみを幅広にするような機能は備わっていな
いため、幅広のクロックラインを自動配置配線すること
はできず、マニュアル作業によってクロックラインの配
線を行っているのが現状である。このため、クロックラ
インの配線作業に多大な労力と時間を要している。

【０００６】そこで本発明は、高速化に対応できるクロ
ックラインの配線を自動的に行うことのできる半導体集
積回路の設計装置を提供することを目的とする。

【０００７】

【課題を解決するための手段】本発明は、半導体集積回
路の構成要素となる標準的なセルのレイアウトパターン
情報をスタンダードセルとして用意したセルライブラリ
と、与えられた回路図情報に基づいてセルライブラリ内
から必要なスタンダードセルを抽出し、これを平面的に
配置することにより与えられた回路図情報に対応したレ
イアウトパターンを作成する自動配置配線手段と、を備
える半導体集積回路の設計装置において、クロックライ
ンのレイアウトパターン情報をもったクロック用セルを
別に用意し、自動配置配線手段が、抽出したスタンダー
ドセルとクロック用セルとを合成したパターンを作成し
てこれを配置する機能を実行できるようにしたものであ
る。

【０００８】

【作 用】本発明に係る半導体集積回路の設計装置は、
従来のセルライブラリにクロック用セルを付加し、自動
配置配線手段にスタンダードセルとクロック用セルとを
合成する機能を設けたものである。このため、いままで
に構築されたセルライブラリの資産を無駄にすることな
く活用することができる。自動配置配線手段において合
成された合成セルは、スタンダードセルのパターンとと
もにクロック用セルのパターンを有する。したがって、
この合成セルを用いてレイアウトパターンを作成すれ
ば、クロックラインの自動配置配線が可能になる。

【０００９】

【実施例】以下、本発明を図示する実施例に基づいて説
明する。図１は、本発明に係る半導体集積回路の設計装
置の基本構成を示すブロック図である。この装置の基本
構成要素は、スタンダードセルライブラリ１０、自動配
置配線手段２０、そしてクロック用セルライブラリ３０
である。ここで、スタンダードセルライブラリ１０およ
び自動配置配線手段２０は、従来の半導体集積回路の設
計装置において用いられている公知の手段である。すな
わち、スタンダードセルライブラリ１０内には、半導体
集積回路の構成要素となる標準的なセルのレイアウトパ
ターン情報がスタンダードセル１１として用意されてい
る。自動配置配線手段２０は、与えられた所定の回路図
情報Ａに基づいて、スタンダードセルライブラリ１０内
から必要なスタンダードセル１１を抽出し、これを平面
的に配置することにより回路図情報Ａに対応したレイア
ウトパターンＢを作成して出力する機能を有する。

【００１０】本願装置の特徴は、このような既存のシス
テムに、更にクロック用セル３１を有するライブラリ３
０を用意し、自動配置配線手段２０に、スタンダードセ
ル１１とクロック用セル３１とを合成したパターンを作
成してこれを配置する機能を設けた点にある。クロック
用セル３１は、クロックラインのレイアウトパターン情
報をもったセルであり、このレイアウトパターン情報
は、クロックライン専用のデザインルールに基づいて用
意される。

【００１１】図２に、具体的なスタンダードセル１１お
よびクロック用セル３１と、これらを合成して得られる
合成セル２１の一例を示す。この例でのスタンダードセ
ル１１は、２つの入力端子ＩＮに与えられた論理信号に
基づいて所定の論理演算を行い、その結果を出力端子Ｏ
ＵＴから出力する機能を有し、セル内には電源用の配線
ＶＤＤおよびＧＮＤが横方向に配設されている。種々の
スタンダードセルにおいて、電源用の配線位置を共通に
しておけば、このようなスタンダードセルを横方向に並
べることにより、電源の配線を自動的に行うことができ
る。一方、クロック用セル３１は、２つのクロック用配
線ｃｌｏｃｋ１，ｃｌｏｃｋ２が横方向に配設されたセ
ルである。これらのクロック用配線ｃｌｏｃｋ１，ｃｌ
ｏｃｋ２は、スタンダードセル１１と合成したときにパ
ターン同士が重なり合わないような位置に配置されてお
り、クロック用セル３１の輪郭はスタンダードセル１１
の輪郭よりもひとまわり大きくなっている。

【００１２】合成セル２１は、図２に示すように、スタ
ンダードセル１１とクロック用セル３１とを互いに重ね
合わせたパターンをもったセルであり、この例では、２
つの入力端子ＩＮの位置だけが修正されている。このよ
うに、合成セル２１は、もとのスタンダードセル１１と
全く同じ論理機能を有し、かつ、内部にクロック用配線
パターンを有している。自動配置配線手段２０は、スタ
ンダードセルライブラリ１０内の任意のスタンダードセ
ルに対して、クロック用セル３１を合成する機能を有す
る。

【００１３】こうして、自動配置配線手段２０は、回路
図情報Ａに基づいて必要なスタンダードセル１１をスタ
ンダードセルライブラリ１０から抽出し、この抽出した
スタンダードセルにクロック用セル３１を合成して合成
セルを作成し、この合成セルを配置することによりレイ
アウトパターンＢを作成する。したがって、作成された
レイアウトパターンＢには、クロック用配線パターンが
自動的に形成されることになり、あらためてクロックラ
インの配線作業を行う必要はない。また、クロック用セ
ル３１として用意したクロック用配線ｃｌｏｃｋ１，ｃ
ｌｏｃｋ２の幅を、素子の高速動作に十分に対応できる
だけの幅に設定しておけば、高速化に対して確実な動作
が保証できる。

【００１４】図３は、上述した合成セルを多数配置する
ことにより得られたレイアウトパターンの一例を示す図
である。このように、すべてのセルを合成セルで構成し
ておけば、自動配置配線手段２０によるレイアウトデザ
インにおいて、クロックライン専用のデザインルールは
守られることになる。クロック用配線ｃｌｏｃｋ１，ｃ
ｌｏｃｋ２の位置は、各合成セルにおいて共通している
ため、いわゆるリング配線や二層クロックにも容易に対
応することができる。

【００１５】この装置の利点は、これまでに構築されて
きたスタンダードセルライブラリ１０という資産を無駄
にすることなく、この資産をそのまま継承して利用する
ことができる点である。図２に示すように、これまでの
スタンダードセル１１に、いわば外枠としてクロック用
セル３１を嵌め込んで合成セル２１を作成し、この合成
セル２１によって自動配置配線を行えばよいので、従来
装置に若干の付加を行うだけで、クロックラインの自動
配線が可能になる。

【００１６】以上、本発明を図示する実施例に基づいて
説明したが、本発明はこの実施例のみに限定されるもの
ではなく、この他にも種々の態様で実施可能である。た
とえば、上述の実施例では、クロック用セルライブラリ
３０には１種類のクロック用セル３１のみしか用意され
ていないが、複数種類のクロック用セルを用意してお
き、これらを適宜使い分けるようにしてもかまわない。
また、図２に示すクロック用セル３１には、２種類のク
ロック用配線ｃｌｏｃｋ１，ｃｌｏｃｋ２が用意されて
いるが、クロック用配線は１種類でもよいし、３種類以
上でもかまわない。

【００１７】

【発明の効果】以上のとおり本発明に係る半導体集積回
路の設計装置によれば、従来のスタンダードセルにクロ
ック用セルを合成して自動配置配線を行うようにしたた
め、高速化に対応できるクロックラインの配線を自動的
に行うことができるようになる。

【図面の簡単な説明】

【図１】本発明に係る半導体集積回路の設計装置の基本
構成を示すブロック図である。

【図２】具体的なスタンダードセル１１およびクロック
用セル３１と、これらを合成して得られる合成セル２１
の一例を示す図である。

【図３】図２に示す合成セルを多数配置することにより
得られたレイアウトパターンの一例を示す図である。

【符号の説明】

１０…スタンダードセルライブラリ １１…スタンダードセル ２０…自動配置配線手段 ２１…合成セル ３０…クロック用セルライブラリ ３１…クロック用セル Ａ…回路図情報 Ｂ…レイアウトパターン

Claims (1)

【特許請求の範囲】
1. 【請求項１】 半導体集積回路の構成要素となる標準的
   なセルのレイアウトパターン情報をスタンダードセルと
   して用意したセルライブラリと、与えられた回路図情報
   に基づいて前記セルライブラリ内から必要なスタンダー
   ドセルを抽出し、これを平面的に配置することにより前
   記回路図情報に対応したレイアウトパターンを作成する
   自動配置配線手段と、を備える半導体集積回路の設計装
   置において、クロックラインのレイアウトパターン情報
   をもったクロック用セルを別に用意し、前記自動配置配
   線手段が、抽出したスタンダードセルと前記クロック用
   セルとを合成したパターンを作成してこれを配置する機
   能を備えることを特徴とする半導体集積回路の設計装
   置。