JPH02298048A - 自動レイアウトシステム - Google Patents
自動レイアウトシステムInfo
- Publication number
- JPH02298048A JPH02298048A JP1118882A JP11888289A JPH02298048A JP H02298048 A JPH02298048 A JP H02298048A JP 1118882 A JP1118882 A JP 1118882A JP 11888289 A JP11888289 A JP 11888289A JP H02298048 A JPH02298048 A JP H02298048A
- Authority
- JP
- Japan
- Prior art keywords
- design
- layout
- design rule
- input
- design rules
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 abstract description 5
- 238000012938 design process Methods 0.000 abstract 1
- 239000000872 buffer Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000001010 compromised effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、スタンダードセル方式によってＬＳＩのレイ
アウトを行う自動レイアウトシステムに関する。
アウトを行う自動レイアウトシステムに関する。
［従来の技術］
近年、特定使用者向けＬＳＩや大規模な標準ＬＳＩを設
計するに際して、設計工期を短縮するために、スタンダ
ードセル方式の自動レイアウトが行われるようになって
きている。
計するに際して、設計工期を短縮するために、スタンダ
ードセル方式の自動レイアウトが行われるようになって
きている。
従来のスタンダードセル方式の自動レイアウトシステム
を用いる場合、チップ全体を自動レイアウトシステムに
よって設計する方法か、あるいはチップの内部の部分の
み自動レイアウトシステムを用いて設計し、入出力パッ
ド付近は人手によって設計する方法かのいずれかを採用
していた。
を用いる場合、チップ全体を自動レイアウトシステムに
よって設計する方法か、あるいはチップの内部の部分の
み自動レイアウトシステムを用いて設計し、入出力パッ
ド付近は人手によって設計する方法かのいずれかを採用
していた。
［発明が解決しようとする問題点コ
ＬＳＩの外部との信号の入出力を取扱うバッファ付近で
は、静電気、ラッチアップ、温度サイクルに関して、内
部の回路より厳しい条件下にあるので、内部回路とは異
なったレイアウト基準が求められている。しかしながら
、従来の第１の自動レイアウトシステムでは、チップ全
体を一様な設計ルールを用いて自動レイアウトするため
、上述の入出力パッド付近の基準を収り入れることがで
きない、そこで、パッド、入出力バッファ、およびそれ
らに付随する回路を内部領域とは別の設計ルールを用い
て人手により設計し、入出カブロックとしてのレイアウ
トデータを作成し、これと自動レイアウトシステムによ
って作成された内部領域のレイアウトデータとを合体さ
せることによりチップ全体のレイアウトを行うという第
２の方法をとることになるが、この場合には、２つに分
けてレイアウトを実現する必要があるため設計期間が長
くなるという欠点がある。
は、静電気、ラッチアップ、温度サイクルに関して、内
部の回路より厳しい条件下にあるので、内部回路とは異
なったレイアウト基準が求められている。しかしながら
、従来の第１の自動レイアウトシステムでは、チップ全
体を一様な設計ルールを用いて自動レイアウトするため
、上述の入出力パッド付近の基準を収り入れることがで
きない、そこで、パッド、入出力バッファ、およびそれ
らに付随する回路を内部領域とは別の設計ルールを用い
て人手により設計し、入出カブロックとしてのレイアウ
トデータを作成し、これと自動レイアウトシステムによ
って作成された内部領域のレイアウトデータとを合体さ
せることによりチップ全体のレイアウトを行うという第
２の方法をとることになるが、この場合には、２つに分
けてレイアウトを実現する必要があるため設計期間が長
くなるという欠点がある。
［問題点を解決するための手段］
本発明による自動レイアウトシステムでは、コンポーネ
ントのセル外形情報および複数の設計ルールが適宜予め
格納される。この格納された設計ルールには、セル間間
隔、配線とセルとの間隔、配線幅、配線間間隔等に関す
るものが含まれている。この複数の設計ルールの中から
一つの設計ルールを選択するために、接続情報を構成す
るコンポーネントとネットにはそれぞれ一つの設計ルー
ルに対応する属性記号が付されている。接続情報が入力
されると、自動レイアウトシステムは、属性記号に基づ
いてレイアウトを実行しそのレイアウトデータを出力す
る。また、セル外形情報、複数の設計ルール及び接続情
報を同時に本レイアウトシステムに入力するようにする
こともできる。
ントのセル外形情報および複数の設計ルールが適宜予め
格納される。この格納された設計ルールには、セル間間
隔、配線とセルとの間隔、配線幅、配線間間隔等に関す
るものが含まれている。この複数の設計ルールの中から
一つの設計ルールを選択するために、接続情報を構成す
るコンポーネントとネットにはそれぞれ一つの設計ルー
ルに対応する属性記号が付されている。接続情報が入力
されると、自動レイアウトシステムは、属性記号に基づ
いてレイアウトを実行しそのレイアウトデータを出力す
る。また、セル外形情報、複数の設計ルール及び接続情
報を同時に本レイアウトシステムに入力するようにする
こともできる。
［実施例コ
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は、本発明の一実施例を示す構成図である。同図
に示すように、本自動レイアウトシステム１０では、予
め複数の設計ルール１１（この実施例では、設計ルール
１から設計ルール６までの６個の設計ルール）およびセ
ル外形情報１２を予め入力しておき、個々のＬＳＩの接
続情報１３が入力されると、接続情報に含まれるコンポ
ーネント属性記号およびネット属性記号から対応する設
計ルールを見出し、該当する設計ルールに従ってレイア
ウトを実行し、そのレイアウトデータ１４を出力する。
に示すように、本自動レイアウトシステム１０では、予
め複数の設計ルール１１（この実施例では、設計ルール
１から設計ルール６までの６個の設計ルール）およびセ
ル外形情報１２を予め入力しておき、個々のＬＳＩの接
続情報１３が入力されると、接続情報に含まれるコンポ
ーネント属性記号およびネット属性記号から対応する設
計ルールを見出し、該当する設計ルールに従ってレイア
ウトを実行し、そのレイアウトデータ１４を出力する。
この実施例に用いられる設計ルールを表１に示す、設計
ルール１〜３は、セルに関するものであり、設計ルール
４〜６は、ネットに関するものである。「設計ルールＩ
Ｊにおいて、ｒＳＰＡＣＥｌ」は、当該セルと他の「設
計ルール１」に従ってレイアウトされるセルとの間隔を
定義し、「５ＰＡＣＥ ＰＡＤＪは、当該セルとパッ
ドとの間隔を定義している。「設計ルール２」において
、ｒＳＰＡＣＥ Ｉ Ｊは、当該セルと「設計ルール１
」に従ってレイアウトされるセルとの間隔を、「５ＰＡ
ＣＥ２Ｊは、当該セルと「設計ルール２」に従ってレイ
アウトされる他のセルとの間隔を定義している。同様に
「設計ルール３」のｒＳＰＡＣＥ２Ｊ、ｒｓＰＡｃＥ３
．、＋は、それぞれ、当該セルと「設計ルール２」また
は「設計ルール３」に従ってレイアウトされる他のセル
との間隔を定義している。「設計ルール４Ｊにおいて、
ｒＬＡＹＥＲｌ」とｒＬＡＹＥＲ２」とは、それぞれ、
１層目配線と２層目配線の配線幅と配線間隔を定義して
いる。「設計ルール５」、「設計ルール６」についても
同様である。
ルール１〜３は、セルに関するものであり、設計ルール
４〜６は、ネットに関するものである。「設計ルールＩ
Ｊにおいて、ｒＳＰＡＣＥｌ」は、当該セルと他の「設
計ルール１」に従ってレイアウトされるセルとの間隔を
定義し、「５ＰＡＣＥ ＰＡＤＪは、当該セルとパッ
ドとの間隔を定義している。「設計ルール２」において
、ｒＳＰＡＣＥ Ｉ Ｊは、当該セルと「設計ルール１
」に従ってレイアウトされるセルとの間隔を、「５ＰＡ
ＣＥ２Ｊは、当該セルと「設計ルール２」に従ってレイ
アウトされる他のセルとの間隔を定義している。同様に
「設計ルール３」のｒＳＰＡＣＥ２Ｊ、ｒｓＰＡｃＥ３
．、＋は、それぞれ、当該セルと「設計ルール２」また
は「設計ルール３」に従ってレイアウトされる他のセル
との間隔を定義している。「設計ルール４Ｊにおいて、
ｒＬＡＹＥＲｌ」とｒＬＡＹＥＲ２」とは、それぞれ、
１層目配線と２層目配線の配線幅と配線間隔を定義して
いる。「設計ルール５」、「設計ルール６」についても
同様である。
表１
表３
表２は、本実施例において入力される、各コンポーネン
トのセル外形情報を示している。セル外形情報には、セ
ルの外形サイズと、Ａ、Ｙ等の端子名を有する端子の位
置情報が含まれる。
トのセル外形情報を示している。セル外形情報には、セ
ルの外形サイズと、Ａ、Ｙ等の端子名を有する端子の位
置情報が含まれる。
第２図は、本実施例において入力される接続情報を示し
ている。同国において太線部分はコンポーネント２１〜
２７を意味し、各コンポーネントの各端子にはＡ、Ｙ等
の端子名が付されている。
ている。同国において太線部分はコンポーネント２１〜
２７を意味し、各コンポーネントの各端子にはＡ、Ｙ等
の端子名が付されている。
また、細線２８〜４１はネットを意味している。
各コンポーネントの内容と採用される設計ルールの属性
の値は表３に示されており、また、各ネットにおいて採
用される設計ルールの属性の値は表４に示されている。
の値は表３に示されており、また、各ネットにおいて採
用される設計ルールの属性の値は表４に示されている。
ここで、設計ルールの属性の値１〜６は、それぞれ設計
ルール１〜６に対応している。
ルール１〜６に対応している。
次に、本発明の自動レイアウトシステムの動作について
説明する。但し、自動レイアウトのアルゴリズムについ
ての説明は省略する。自動レイアウトにあたってポンデ
ィングパッドの位置は予め決められているものとする。
説明する。但し、自動レイアウトのアルゴリズムについ
ての説明は省略する。自動レイアウトにあたってポンデ
ィングパッドの位置は予め決められているものとする。
まず、本システムに接続情報が入力されると、パッドに
接続されているコンポーネントを捜す。接続情報により
、コンポーネント２４とコンポーネント２５であること
がわかる０次に、それらのコンポーネントの属性ルール
の値を調べる。表３よりコンボーネンｌ−２４，２５は
１の値を持つことがわかる。次に、設計ルール１を参照
して、ＯＵＴ ＢＵＦ Ｐ、ＯＵＴ ＢＵＦ
Ｎの配置を行う。ＯＵＴ ＢＵＦ−ＰとＯＵＴ Ｂ
ＵＦ Ｎはともにポンディングパッドからの距離は６
０μｍ、ＯＵＴ ＢＵＦ−ＰどＯＵＴ ＢＵＦ
Ｎとの距離は６０μｍである。接続情報よりポンディン
グパッドとコンポーネント２４．２５の間の配線はネッ
ト２８．２９であり、表４よりそれらの属性ルールの値
は４であるので、設計ルール゛を参照し配線を行う。１
層目配線幅は１０μｍ、配線間間隔は２０μｒｎ、２層
目配線幅は２５μｍ、配線間間隔は２０μｍである。次
に、本システムは、接続情報からコンポーネント２４．
２５とネットで接続されているコンポーネント２２．２
３．２６を見出しそのＩ／イアウトを行う。表３よりそ
れらの属性ルールは２の値を持つことがわかり、設計ル
ール２、すなわち、ＮＡＮＡＤ、ＮＯＲ，ＩＮ ＢＵ
Ｆ同志の間隔は０μｍ、ＯＵＴ ＢＵＦ Ｐ、ＯＵ
Ｔ ＢＵＦＮとの間隔は１００μｍで各セルの配置を
行う。続いて、コンポーネント２４．２５とコンポーネ
ント２２．２３．２６とを接続するネット３０．３１．
３２の属性ルールの値を調べ、表４よりその値５を見出
し、設計ルール５により１層目の配線幅５μｍ、間隔は
５μｍ、２層目の配線幅は５μｍ、間隔は５μｍで配線
を行う。以下、内部回路部分を含め、入力される接続情
報に従って上記の動作を繰り返す、第３図は、第２図の
接続情報に従ってレイアウトした出力である。
接続されているコンポーネントを捜す。接続情報により
、コンポーネント２４とコンポーネント２５であること
がわかる０次に、それらのコンポーネントの属性ルール
の値を調べる。表３よりコンボーネンｌ−２４，２５は
１の値を持つことがわかる。次に、設計ルール１を参照
して、ＯＵＴ ＢＵＦ Ｐ、ＯＵＴ ＢＵＦ
Ｎの配置を行う。ＯＵＴ ＢＵＦ−ＰとＯＵＴ Ｂ
ＵＦ Ｎはともにポンディングパッドからの距離は６
０μｍ、ＯＵＴ ＢＵＦ−ＰどＯＵＴ ＢＵＦ
Ｎとの距離は６０μｍである。接続情報よりポンディン
グパッドとコンポーネント２４．２５の間の配線はネッ
ト２８．２９であり、表４よりそれらの属性ルールの値
は４であるので、設計ルール゛を参照し配線を行う。１
層目配線幅は１０μｍ、配線間間隔は２０μｒｎ、２層
目配線幅は２５μｍ、配線間間隔は２０μｍである。次
に、本システムは、接続情報からコンポーネント２４．
２５とネットで接続されているコンポーネント２２．２
３．２６を見出しそのＩ／イアウトを行う。表３よりそ
れらの属性ルールは２の値を持つことがわかり、設計ル
ール２、すなわち、ＮＡＮＡＤ、ＮＯＲ，ＩＮ ＢＵ
Ｆ同志の間隔は０μｍ、ＯＵＴ ＢＵＦ Ｐ、ＯＵ
Ｔ ＢＵＦＮとの間隔は１００μｍで各セルの配置を
行う。続いて、コンポーネント２４．２５とコンポーネ
ント２２．２３．２６とを接続するネット３０．３１．
３２の属性ルールの値を調べ、表４よりその値５を見出
し、設計ルール５により１層目の配線幅５μｍ、間隔は
５μｍ、２層目の配線幅は５μｍ、間隔は５μｍで配線
を行う。以下、内部回路部分を含め、入力される接続情
報に従って上記の動作を繰り返す、第３図は、第２図の
接続情報に従ってレイアウトした出力である。
第４図は、本発明の他の実施例によって出力された全体
のレイアウトを示している。この実施例では、先の実施
例よりパッド数が少ないので、出力バッファ５２が２つ
のパッド５１の間に配置されている。
のレイアウトを示している。この実施例では、先の実施
例よりパッド数が少ないので、出力バッファ５２が２つ
のパッド５１の間に配置されている。
第５図は、本発明のさらに他の実施例によって出力され
た全体のレイアウト図を示している。ここでは、１個の
入力パッド５１がＦＲＯＭ等で必要な高電圧入力保護ブ
ロック５５に接続されている０通常、高電圧入力保護ブ
ロックは、他の入出カブロックに比べて高い電圧を扱う
ため、レイアウト設計ルールも他の部分とは異なったも
のとなる。そのため、図示されたものでは高電圧入力保
護ブロックは、表１に示されたものとは異なる設計ルー
ルに従ってレイアウトされ、それ以外のパッド、入力バ
ッファ、出力バッファは第１の実施例と同様にレイアウ
トされている。
た全体のレイアウト図を示している。ここでは、１個の
入力パッド５１がＦＲＯＭ等で必要な高電圧入力保護ブ
ロック５５に接続されている０通常、高電圧入力保護ブ
ロックは、他の入出カブロックに比べて高い電圧を扱う
ため、レイアウト設計ルールも他の部分とは異なったも
のとなる。そのため、図示されたものでは高電圧入力保
護ブロックは、表１に示されたものとは異なる設計ルー
ルに従ってレイアウトされ、それ以外のパッド、入力バ
ッファ、出力バッファは第１の実施例と同様にレイアウ
トされている。
このように一つのパッドだけ特殊なブロックでも、本シ
ステムによれば設計ルールの一部を追加することにより
チップ全体を一括して自動的にレイアウトすることがで
きる。
ステムによれば設計ルールの一部を追加することにより
チップ全体を一括して自動的にレイアウトすることがで
きる。
［発明の効果］
以上説明したように、本発明のレイアウトシステムによ
れば、入出力部と内部回路とを異なる設計ルールにより
一括して自動的にレイアウトできるので、入出力部と内
部回路とを同一の設計ルールによりレイアウトを行った
場合のようにチップの信頼性を損なうことがなくなり、
また、一部分を人手によりレイアウトする場合のように
多くの設計工数を要することがなくなる。
れば、入出力部と内部回路とを異なる設計ルールにより
一括して自動的にレイアウトできるので、入出力部と内
部回路とを同一の設計ルールによりレイアウトを行った
場合のようにチップの信頼性を損なうことがなくなり、
また、一部分を人手によりレイアウトする場合のように
多くの設計工数を要することがなくなる。
第１図は、本発明の一実施例の構成図、第２図は、この
実施例において入力されるべき接続情報区、第３図は、
この実施例によって出力されたレイアウト図、第４図、
第５図は、それぞれ、他の実施例によって出力されたレ
イアウト図である。 １０・・・自動レイアウトシステム、 １１・・・複
数の設計ルール、 １２・・・セル外形情報、 １３
・・・接続情報、 １４・・・レイアウトデータ、
２１〜２７・・・コンポーネント、 ２８〜４１・・・
ネット、５１・・・パッド、 ５２・・・出力バッファ
、 ５３・・・入力バッファ、 ５４・・・内部領域、
５５・・・高電圧入力保護ブロック。
実施例において入力されるべき接続情報区、第３図は、
この実施例によって出力されたレイアウト図、第４図、
第５図は、それぞれ、他の実施例によって出力されたレ
イアウト図である。 １０・・・自動レイアウトシステム、 １１・・・複
数の設計ルール、 １２・・・セル外形情報、 １３
・・・接続情報、 １４・・・レイアウトデータ、
２１〜２７・・・コンポーネント、 ２８〜４１・・・
ネット、５１・・・パッド、 ５２・・・出力バッファ
、 ５３・・・入力バッファ、 ５４・・・内部領域、
５５・・・高電圧入力保護ブロック。
Claims (1)
- 複数の設計ルールおよびコンポーネントのセル外形情
報が入力され、前記複数の設計ルールの中から１つの設
計ルールを選択する属性記号が付されたコンポーネント
およびネットからなる接続情報が入力されるとその属性
記号によつて選択された設計ルールに従ってレイアウト
設計を行いそのレイアウトデータを出力する自動レイア
ウトシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1118882A JPH02298048A (ja) | 1989-05-12 | 1989-05-12 | 自動レイアウトシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1118882A JPH02298048A (ja) | 1989-05-12 | 1989-05-12 | 自動レイアウトシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02298048A true JPH02298048A (ja) | 1990-12-10 |
Family
ID=14747470
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1118882A Pending JPH02298048A (ja) | 1989-05-12 | 1989-05-12 | 自動レイアウトシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02298048A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06342455A (ja) * | 1993-06-01 | 1994-12-13 | Nec Corp | 対話型部品配置方法 |
| JP2006173382A (ja) * | 2004-12-16 | 2006-06-29 | Elpida Memory Inc | 半導体チップ及び半導体チップの設計変更方法 |
-
1989
- 1989-05-12 JP JP1118882A patent/JPH02298048A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06342455A (ja) * | 1993-06-01 | 1994-12-13 | Nec Corp | 対話型部品配置方法 |
| JP2006173382A (ja) * | 2004-12-16 | 2006-06-29 | Elpida Memory Inc | 半導体チップ及び半導体チップの設計変更方法 |
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