JP2006173382A - 半導体チップ及び半導体チップの設計変更方法 - Google Patents

半導体チップ及び半導体チップの設計変更方法 Download PDF

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Abstract

【課題】センターパッド型チップのレイアウトを利用してエッジパッド型チップのレイアウト設計を行うために適用可能な技術・構成を提供すること。
【解決手段】 出力パッド２０とデータ出力用ＣＭＯＳドライバ１０の間に不要な抵抗を加えないように、出力パッド２０とデータ出力用ＣＭＯＳドライバ１０の間の物理的距離を短くし、一方で、ｐＭＯＳＦＥＴ１１のオン・オフ制御用信号線である第１制御信号線３１とｎＭＯＳＦＥＴ１２のオン・オフ制御用信号線である第２制御信号線３２を長くする。加えて、第１制御信号線３１と第２制御信号線３２の間の線間容量がデータ出力時に軽くなるように、第１制御信号線３１と第２制御信号線３２を互いに隣接して並走配置する。
【選択図】図１

Description

本発明は、半導体チップの設計変更方法に関し、特に、センターパッド構造を有する半導体メモリチップを、チップサイズを僅かに大きくしつつ、エッジパッド構造に変更するための方法及びそれに適する構成に関する。
近年、ＤＲＡＭデバイスの用途拡大などにより、入出力パッドをチップ周辺部に配置してなるエッジパッド構造のＤＲＡＭチップに対するニーズが出てきている。
一方、ページモードのＤＲＡＭからＳＤＲＡＭへの主要な仕様の切替以降、例えば特許文献１に記載されたようなセンターパッド構造のものが主流となっている。
特開平０８−１３９２８７号公報、第０００４欄
ＳＤＲＡＭチップに代表される近年のＤＲＡＭチップに関して言えば、センターパッド型チップに関する設計資産は豊富にある一方、エッジパッド型チップの設計資産は殆どない。
また、センターパッド型チップの場合、周辺回路は中央部に形成されていたが、エッジパッド型チップの場合、チップサイズを小さくするという観点からは、周辺回路をチップ周辺部に形成するのが望ましい。このような周辺回路等の配置位置の変更は、回路、マスクの設計および評価をゼロからやり直すことに等しい。
従って、エッジパッド型チップのレイアウト設計を一から行うよりも、センターパッド型チップのレイアウトを利用してレイアウト設計を行った方が既存の技術を多少変更するだけですむことから、コスト面で有利である。
そこで、本発明は、センターパッド型チップのレイアウトを利用してエッジパッド型チップのレイアウト設計を行うにあたって問題となりうる事項とその対策を検討すると共に、かかる設計変更に適用可能な技術・構成を提供することを目的とする。
センターパッド型チップのレイアウトを利用してエッジパッド型チップのレイアウト設計を行うには、センターパッド型チップの周囲に領域（チップ周辺部）を付加し、そこに入出力パッドを配置すれば良い。
しかし、入出力パッドのみをチップ周辺部に移動することとすると、データ出力用ＣＭＯＳドライバと入出力パッドとの間の物理的距離が長くなり、不要な抵抗がつくことになる。そのため、データ出力用ＣＭＯＳドライバと入出力パッドとの間の物理的距離については短くしておく一方で、データ出力用ＣＭＯＳドライバと入出力パッドとをセットにしてチップ周辺部に移動することとするのが好ましい。
ここで、データ出力用ＣＭＯＳドライバのｐＭＯＳＦＥＴやｎＭＯＳＦＥＴのゲートには、それぞれ信号線が接続されており、それら信号線を介してＭＯＳＦＥＴのゲートにオン・オフを制御する制御信号が供給される。本明細書においては、ｐＭＯＳＦＥＴのゲートに接続された信号線を第１制御信号線といい、そこに伝達される信号を第１制御信号という。また、ｎＭＯＳＦＥＴのゲートに接続された信号線を第２制御信号線といい、そこに伝達される信号を第２制御信号という。これら第１制御信号線及び第２制御信号線には信号線ドライブ用の第１ドライバ及び第２ドライバが夫々接続されている。
データ出力用ＣＭＯＳドライバをチップ周辺部に移動するということは、データ出力用ＣＭＯＳドライバと第１ドライバ及び第２ドライバとの間の物理的距離が延びるということである。即ち、第１制御信号線及び第２制御信号線を長くすることとなる。
一般に、複数の信号線があった場合、信号線間の容量結合を防ぐために、それらの間に電位変動の少ない／固定電位の配線を配置して個々の信号線をシールドするといった対策がとられている（例えば、特開２００３−７８６０号公報又は特開２０００−３５３７８５号公報参照）。特に、信号線を長くする場合、周辺からのノイズが信号線上を伝達される信号に重畳してしまう確率が上がることになることから、それに対する対処も兼ねて、信号線にシールド用配線を並走させるといった前述の対策を採ることは一見有効であるように思われる。
事実、ハイインピーダンス出力とする際、第１制御信号線と第２制御信号線とに伝達される第１制御信号及び第２制御信号は逆相信号であるので、第１制御信号線と第２制御信号線とが隣接して並走配置されていると、信号線間の容量結合は大きなものとなってしまうことから、第１制御信号線と第２制御信号線の間に一方を他方からシールドするためのシールド用配線を並走させることは有効であるように見える。
加えて、例えば、ページモードのＤＲＡＭでは、たとえ同一チップから連続してデータが出る場合であったとしても、その出力は必ずハイインピーダンス状態を経由するといった仕様であった。従って、第１又は第２制御信号線の一方が変化するときは他方は固定した電位であり、それらを近接配置するよりも間にシールド用配線を介在させてシールドしておく方が、好ましいとされていた。
一方、最近の主流であるＤＤＲ ＳＤＲＡＭなどのデータ出力動作を鑑みると、ハイインピーダンス出力となっている場合には信号線上の電位変動もなく安定しているが、一旦データ出力が始まると通常は一定量のデータがまとめて出力されることから、その間、信号線上の電位変動は激しくなる。このように信号線上の電位が激しく変動する際に、線間容量が大きいと信号波形がなまるなどの悪影響が生じることから、線間容量をできるだけ小さくしたい。即ち、ＤＲＡＭなどのデータ出力動作を鑑みる限り、第１制御信号線と第２制御信号線との間の容量結合に対する対策は、ハイインピーダンス出力時ではなく、ハイ／ローのデータ出力時を念頭においてなされるべきである。
第１制御信号線及び第２制御信号線は互いに協働してＣＭＯＳドライバを駆動させる信号線であることから、相補データ信号線とも呼ばれ、そのため、常に逆相信号が伝播されているかのように誤解されがちである。確かに、前述したように、ハイインピーダンス出力時における第１制御信号及び第２制御信号は逆相信号であるが、データ出力時における第１制御信号及び第２制御信号は同相信号である。第１制御信号線及び第２制御信号線に同相信号が伝達されている場合、これら２つの信号線間にシールド用配線を並走介在させるよりも、２つの信号線を直接的に互いに隣接して並走配置した方が線間容量を０にすることができる。
本発明は、かかる考察に基づいてなされたものであり、具体的には、以下に示す構成を有する。
即ち、本発明によれば、ｐＭＯＳＦＥＴ及びｎＭＯＳＦＥＴからなるデータ出力用ＣＭＯＳドライバと；該データ出力用ＣＭＯＳドライバの出力部に接続された出力パッドと；前記ｐＭＯＳＦＥＴのゲートに接続され、該ｐＭＯＳＦＥＴのゲートに第１制御信号を入力する第１制御信号線と；前記ｎＭＯＳＦＥＴのゲートに接続され、該ｎＭＯＳＦＥＴのゲートに第２制御信号を入力する第２制御信号線と；前記第１制御信号線をドライブする第１ドライバと；前記第２制御信号線をドライブする第２ドライバとを備える半導体チップにおいて、前記第１制御信号線と前記第２制御信号線は互いに隣接して並走配置されている、半導体チップが得られる。
本発明によれば、第１制御信号線と第２制御信号線とはデータ出力時、即ち、同相信号伝達時において、線間容量が０となるように配置されていることから、高速データ転送が可能となる。
本発明の実施の形態は、ＤＲＡＭチップ、特にそのデータ出力部に関するものである。本実施の形態によるデータ出力部は、図１に示されるように、ｐＭＯＳＦＥＴ１１及びｎＭＯＳＦＥＴ１２からなるデータ出力用ＣＭＯＳドライバ１０と、その出力部１３に接続された出力パッド２０と、ｐＭＯＳＦＥＴ１１及びｎＭＯＳＦＥＴ１２のゲートに夫々接続された第１制御信号線３１及び第２制御信号線３２と、第１制御信号線３１及び第２制御信号線３２を夫々ドライブする第１ドライバ４１及び第２ドライバ４２とを備えている。なお、ＤＲＡＭチップにおいては出力パッドと入力パッドとを共用するのが一般であるので、出力パッド２０は実際には入出力パッドである。
センターパッド型ＤＲＡＭチップにおいては、上記のデータ出力部はセンター領域近傍に形成され、出力パッド２０がセンター領域上にアレイ状に配列されていた。本実施の形態においては、このセンターパッド型ＤＲＡＭチップのレイアウトを利用して図２に示されるようなエッジパッド型ＤＲＡＭチップのレイアウトを構成する。図２において、参照符号１１０で示されるのは、センターパッド型ＤＲＡＭチップのレイアウトとほぼ同じく形成されたものであり、本実施の形態においては主部と呼ばれる。主部１１０の中心部にはセンターパッドが配列されていた領域であるセンター領域１１１がある。一方、参照符号１２０で示されるものは、本実施の形態に於いて主部１１０の周囲に設計上付加された周辺部である。なお、図２には本実施の形態における出力パッド２０の位置と第１制御信号線３１及び第２制御信号線３２の延設イメージのみを描写することとし、その他については省略してある。また、図２のうち、下図は上図におけるＡ−Ａ’断面であるが、見やすくするため断面を示すハッチングを省略してある。
図１及び図２から理解されるように、本実施の形態において、周辺部１２０には、データ出力部の出力パッド２０のみならず、データ出力用ＣＭＯＳドライバ１０も作り込まれている。一方、センターパッド型ＤＲＡＭチップのレイアウトを利用すべく、第１ドライバ４１及び第２ドライバ４２は主部１１０に形成されている。そのため、データ出力用ＣＭＯＳドライバ１０と第１ドライバ４１及び第２ドライバ４２とを接続する第１制御信号線３１及び第２制御信号線３２は主部１１０のセンター領域１１１から周辺部１２０に亘って延設されている。これにより、出力パッド２０とデータ出力用ＣＭＯＳドライバ１０の出力部１３との間の物理的距離を不要に長くすることはなく、よって不要な抵抗を出力部に付加してしまうことは避けられる。なお、図２にはチップ構成が模式的に示されているため明らかではないが、第１制御信号線３１及び第２制御信号線３２は主部１１０のセンター領域１１１から周辺部１２０に亘って延設されているのであるから、実際のチップ上では、第１制御信号線３１及び第２制御信号線３２の線路長は、データ出力用ＣＭＯＳドライバ１０の出力部１３と出力パッド２０との間の距離に比較して遥かに長いことは言うまでもない。
図２に明確に示されるように、第１制御信号線３１及び第２制御信号線３２は主部１１０のセンター領域１１１から一旦上層に引き上げられ、その層上において周辺部１２０に向かって延設されている。即ち、第１制御信号線３１及び第２制御信号線３２の殆どは、主部１１０とは別の層に形成されている。より具体的には、本実施の形態においては、第１制御信号線３１及び第２制御信号線３２は主部１１０の上に追加された配線層であって最上層の配線層に形成されている。なお、本実施の形態において、第１制御信号線３１と第２制御信号線３２の形成されている層は同一配線層である。このような構成を採ることにより、主部１１０のレイアウトと切り離して第１制御信号線３１及び第２制御信号線３２の引き回しを行うことができる。その結果、第１制御信号線３１及び第２制御信号線３２のレイアウトは比較的自由度が高いこととなっている。
また、図１及び図２に示されるように、本実施の形態における第１制御信号線３１及び第２制御信号線３２は互いに隣接して並走配置されている。図３に示されるように、ハイインピーダンス（ＨｉＺ）出力時には第１制御信号線３１及び第２制御信号線３２上を逆相信号が伝達されているが、データ出力時ｔＤＱ（ローインピーダンス（ＬｏｗＺ）出力時）には第１制御信号線３１及び第２制御信号線３２上を伝達される第１制御信号及び第２制御信号は同相信号となっている。従って、本実施の形態のように、第１制御信号線３１及び第２制御信号線３２が隣接して並走配置されていると、データ出力時ｔＤＱには、第１制御信号線３１及び第２制御信号線３２の間の線間容量を０とすることができる。線間容量が０ということは意図したように機敏に電圧レベルを変化させることができることであるから高速データの転送が可能となる。
更に、図１に示されるように、本実施の形態においては、第１制御信号線３１及び第２制御信号線３２を外側から挟むようにして第１接地配線５１及び第２接地配線５２を配設してある。詳しくは、第１接地配線５１は、第１接地配線５１と第２制御信号線３２との間に第１制御信号線３１を挟むようにして、第１制御信号線３１に隣接して並走配置されている。また、第２接地配線５２は、第２接地配線５２と第１制御信号線３１との間に第２制御信号線３２を挟むようにして、第２制御信号線３２に隣接して並走配置されている。
図１及び図２には示されていないが、出力パッド２０の数、即ち、ＤＱピン数を考慮すれば明らかなように、第１制御信号線３１と第２制御信号線３２のペアは複数ある。第１接地配線５１及び第２接地配線５２は、図１に示されるように配置されることにより、第１制御信号線３１と第２制御信号線３２のペアと他のペアとの間に介在し、それによって、第１制御信号線３１と第２制御信号線３２のペアを他のペアによるノイズからシールドする。
また、図１に示されるように、本実施の形態においては、第１制御信号線３１とｐＭＯＳＦＥＴ１１との間に第１バッファ６１が設けられており、第２制御信号線３２とｎＭＯＳＦＥＴ１２との間に設けられた第２バッファ６２が設けられている。
本実施の形態における第１バッファ６１及び第２バッファ６２の実体は、夫々、複数段のインバータであるが、それら複数段のインバータのうち、所定数のインバータのみを図１に示される位置に配置し、残りのインバータを第１制御信号線３１又は第２制御信号線３２の途中に挿入することとしても良い。但し、設計変更するインバータの数は第１制御信号線３１と第２制御信号線３２とで同一とし、並走配置された第１制御信号線３１及び第２制御信号線３２にはデータ出力時ｔＤＱにおいてどの部位においても同相信号が伝達されているように構成されていなければならない。
上述した実施の形態においてはＤＲＡＭチップを例として説明してきたが、本発明の概念は、他の半導体メモリチップを含む半導体チップ一般に適用可能である。
本発明の実施の形態による半導体チップのデータ出力部の概略構成を示す図である。 本発明の実施の形態による半導体チップの設計変更方法を説明するための図であり、下側の図は上側の図におけるＡ−Ａ’断面である。 図１に示されるデータ出力部の動作を示すタイミングチャートである。
符号の説明
１０ データ出力用ＣＭＯＳドライバ
１１ ｐＭＯＳＦＥＴ
１２ ｎＭＯＳＦＥＴ
１３ 出力部
２０ 出力パッド
３１ 第１制御信号線
３２ 第２制御信号線
４１ 第１ドライバ
４２ 第２ドライバ
５１ 第１接地配線
５２ 第２接地配線
６１ 第１バッファ
６２ 第２バッファ
１００ 半導体チップ
１１０ 主部
１１１ センター領域
１２０ 周辺部

Claims (10)

  1. ｐＭＯＳＦＥＴ及びｎＭＯＳＦＥＴからなるデータ出力用ＣＭＯＳドライバと、
    該データ出力用ＣＭＯＳドライバの出力部に接続された出力パッドと、
    前記ｐＭＯＳＦＥＴのゲートに接続され、該ｐＭＯＳＦＥＴのゲートに第１制御信号を入力する第１制御信号線と、
    前記ｎＭＯＳＦＥＴのゲートに接続され、該ｎＭＯＳＦＥＴのゲートに第２制御信号を入力する第２制御信号線と、
    前記第１制御信号線をドライブする第１ドライバと、
    前記第２制御信号線をドライブする第２ドライバと
    を備える半導体チップにおいて、
    前記第１制御信号線と前記第２制御信号線は互いに隣接して並走配置されている、半導体チップ。
  2. 前記出力パッドから出力されるデータをハイ又はローとするための前記第１制御信号及び前記第２制御信号は同相信号であり、
    前記出力パッドから出力されるデータをハイインピーダンスとするための前記第１制御信号及び第２制御信号は逆相信号であり、
    前記第１制御信号線と前記第２制御信号線は、前記同相信号の伝達時に、線間容量が０となるように配置されている
    請求項１記載の半導体チップ。
  3. 前記第１制御信号線及び前記第２制御信号線の線路長は、前記データ出力用ＣＭＯＳドライバの前記出力部と前記出力パッドとの距離に比較して遥かに長い
    請求項１又は２記載の半導体チップ。
  4. 主部及び周辺部を有しており、
    前記出力パッド及び前記データ出力用ＣＭＯＳドライバは前記周辺部に形成され、
    前記第１ドライバ及び前記第２ドライバは前記主部に形成されている
    請求項１乃至３のいずれかに記載の半導体チップ。
  5. 第１接地配線と第２接地配線とを更に備えており、
    前記第１接地配線は、当該第１接地配線と前記第２制御信号線との間に前記第１制御信号線を挟むようにして、前記第１制御信号線に隣接して配置されており、
    前記第２接地配線は、当該第２接地配線と前記第１制御信号線との間に前記第２制御信号線を挟むようにして、前記第２制御信号線に隣接して配置されている
    請求項１乃至４のいずれかに記載の半導体チップ。
  6. 前記第１制御信号線と前記ｐＭＯＳＦＥＴとの間に設けられた第１バッファと
    前記第２制御信号線と前記ｎＭＯＳＦＥＴとの間に設けられた第２バッファと
    を更に備える請求項１乃至５のいずれかに記載の半導体チップ。
  7. 前記第１制御信号線と前記第２制御信号線とは同一配線層に形成されている、請求項１乃至６のいずれかに記載の半導体チップ。
  8. 前記第１制御信号線及び前記第２制御信号線の形成されている配線層は最上配線層である、請求項７記載の半導体チップ。
  9. 請求項１乃至８のいずれかに記載の半導体チップを備えた半導体メモリ装置。
  10. ｐＭＯＳＦＥＴ及びｎＭＯＳＦＥＴからなるデータ出力用ＣＭＯＳドライバと、該データ出力用ＣＭＯＳドライバの出力部に接続された出力パッドと、前記ｐＭＯＳＦＥＴのゲートに接続されて該ｐＭＯＳＦＥＴのゲートに第１制御信号を入力する第１制御信号線と、前記ｎＭＯＳＦＥＴのゲートに接続されて該ｎＭＯＳＦＥＴのゲートに第２制御信号を入力する第２制御信号線と、前記第１制御信号線をドライブする第１ドライバと、前記第２制御信号線をドライブする第２ドライバを備える半導体チップにおいて、前記出力パッドの位置を移動して前記出力パッドと前記第１及び第２ドライバとの間の物理的距離を長くするように設計変更する方法であって、前記出力パッドと前記データ出力用ＣＭＯＳドライバとの間の物理的距離には実質的に変更を加えずに、前記第１制御信号線及び前記第２制御信号線を長くし、且つ、前記第１制御信号線及び前記第２制御信号線を互いに隣接して並走配置するように変更する、設計変更方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013021528A (ja) * 2011-07-12 2013-01-31 Elpida Memory Inc 半導体装置、及び出力バッファのインピーダンスを調整する方法
JP2014060540A (ja) * 2012-09-14 2014-04-03 Canon Inc 走査回路、固体撮像装置及びカメラ
US8847431B2 (en) 2010-11-04 2014-09-30 Ps4 Luxco S.A.R.L. Semiconductor device including a pair of shield lines

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5544717B2 (ja) * 2009-01-15 2014-07-09 富士通株式会社 半導体装置及び試験方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59220948A (ja) * 1983-05-31 1984-12-12 Toshiba Corp 半導体装置
JPS63169742A (ja) * 1987-01-07 1988-07-13 Mitsubishi Electric Corp Ｃｍｏｓゲ−トアレイ
JPH02298048A (ja) * 1989-05-12 1990-12-10 Nec Corp 自動レイアウトシステム
JPH03224261A (ja) * 1990-01-30 1991-10-03 Fujitsu Ltd 半導体集積回路装置
JPH04119590A (ja) * 1990-09-10 1992-04-21 Fujitsu Ltd 半導体装置
JPH09139082A (ja) * 1995-11-17 1997-05-27 Mitsubishi Electric Corp 半導体記憶装置
JP2004221215A (ja) * 2003-01-14 2004-08-05 Renesas Technology Corp 半導体装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3294590B2 (ja) 1989-03-17 2002-06-24 株式会社日立製作所 半導体装置
JP3160480B2 (ja) 1994-11-10 2001-04-25 株式会社東芝 半導体記憶装置
JP3013773B2 (ja) * 1996-03-22 2000-02-28 日本電気株式会社 半導体装置
US6727533B2 (en) * 2000-11-29 2004-04-27 Fujitsu Limited Semiconductor apparatus having a large-size bus connection
JP2003007860A (ja) 2001-06-22 2003-01-10 Hitachi Ltd 半導体集積回路装置
JP2003100876A (ja) * 2001-09-21 2003-04-04 Mitsubishi Electric Corp 半導体集積回路装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59220948A (ja) * 1983-05-31 1984-12-12 Toshiba Corp 半導体装置
JPS63169742A (ja) * 1987-01-07 1988-07-13 Mitsubishi Electric Corp Ｃｍｏｓゲ−トアレイ
JPH02298048A (ja) * 1989-05-12 1990-12-10 Nec Corp 自動レイアウトシステム
JPH03224261A (ja) * 1990-01-30 1991-10-03 Fujitsu Ltd 半導体集積回路装置
JPH04119590A (ja) * 1990-09-10 1992-04-21 Fujitsu Ltd 半導体装置
JPH09139082A (ja) * 1995-11-17 1997-05-27 Mitsubishi Electric Corp 半導体記憶装置
JP2004221215A (ja) * 2003-01-14 2004-08-05 Renesas Technology Corp 半導体装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8847431B2 (en) 2010-11-04 2014-09-30 Ps4 Luxco S.A.R.L. Semiconductor device including a pair of shield lines
JP2013021528A (ja) * 2011-07-12 2013-01-31 Elpida Memory Inc 半導体装置、及び出力バッファのインピーダンスを調整する方法
JP2014060540A (ja) * 2012-09-14 2014-04-03 Canon Inc 走査回路、固体撮像装置及びカメラ

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