JPS63169742A - Ｃｍｏｓゲ−トアレイ - Google Patents
Ｃｍｏｓゲ−トアレイInfo
- Publication number
- JPS63169742A JPS63169742A JP62002295A JP229587A JPS63169742A JP S63169742 A JPS63169742 A JP S63169742A JP 62002295 A JP62002295 A JP 62002295A JP 229587 A JP229587 A JP 229587A JP S63169742 A JPS63169742 A JP S63169742A
- Authority
- JP
- Japan
- Prior art keywords
- channel transistors
- output
- nch
- pch
- gate array
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000872 buffer Substances 0.000 claims abstract description 26
- 230000002093 peripheral effect Effects 0.000 claims description 3
- 238000000034 method Methods 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 3
- 238000003491 array Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000002457 bidirectional effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11898—Input and output buffer/driver structures
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、セミカスタムＬＳＩの一種であるＣＭＯＳ
ゲートアレイに関するものである。
ゲートアレイに関するものである。
ｆ８２図は従来のＣＭＯＳゲートアレイの周辺バッファ
を示す図である。１０．２０は出力信号制御用入力端子
、１１．２１はそれぞれ入力端子１０゜２０に接続され
た出力バッファ駆動用インバータ、１２はＣＭＯＳ出力
バッファを構成するＰチャネルトランジスタ（以下Ｐｃ
ｈＴｒと記す）、２２は上記Ｐチャネルトランジスタ１
，２とともにＣＭＯＳ出力バッファを構成するＮチャネ
ルトランジスタ（以下Ｎｃｈ Ｔｒと記す）、３０はそ
のＣＭＯＳ出力バッファの出力端子、４０．５０はそれ
ぞれＣＭＯ８出カバツカバッファ用電源端子 この回路の動作は、回路構成から明らかなＬうに、入力
端子１０．２０の状態に応じ、出力端子３０に下記の真
理値表で示す工うな信号があられれる。
を示す図である。１０．２０は出力信号制御用入力端子
、１１．２１はそれぞれ入力端子１０゜２０に接続され
た出力バッファ駆動用インバータ、１２はＣＭＯＳ出力
バッファを構成するＰチャネルトランジスタ（以下Ｐｃ
ｈＴｒと記す）、２２は上記Ｐチャネルトランジスタ１
，２とともにＣＭＯＳ出力バッファを構成するＮチャネ
ルトランジスタ（以下Ｎｃｈ Ｔｒと記す）、３０はそ
のＣＭＯＳ出力バッファの出力端子、４０．５０はそれ
ぞれＣＭＯ８出カバツカバッファ用電源端子 この回路の動作は、回路構成から明らかなＬうに、入力
端子１０．２０の状態に応じ、出力端子３０に下記の真
理値表で示す工うな信号があられれる。
カお、入力端子１０がＨ１入力端子２０がＬの条件は、
出力バッファに貫通電流が流れるため素止されている。
出力バッファに貫通電流が流れるため素止されている。
また、表中Ｘｆ′ｉ不定あるいはノ）イ “インピーダ
ンスの状態であることを示す。
ンスの状態であることを示す。
従来のゲートアレイに用いられている出力バッファでは
、トランジスタサイズがあらかじめ定められたもののみ
であるため、出力の駆動能力を可変できないという欠点
があり、例えば電流の差にＬるＬＥＤの明るさ等のコン
トロールも、外付抵抗で行なう必要があった。
、トランジスタサイズがあらかじめ定められたもののみ
であるため、出力の駆動能力を可変できないという欠点
があり、例えば電流の差にＬるＬＥＤの明るさ等のコン
トロールも、外付抵抗で行なう必要があった。
この発明に上記の工うな問題点を解消するためになされ
たもので、内部ｈｉ埋回路の配置・配線と同時期に出力
バッファの駆動能力を選択できるＣＭＯＳゲートアレイ
を得ることを目的とする。
たもので、内部ｈｉ埋回路の配置・配線と同時期に出力
バッファの駆動能力を選択できるＣＭＯＳゲートアレイ
を得ることを目的とする。
この発明に係るＣＭＯＳゲートアレイｉ、ＣＭＯ８出カ
バソファｆｃ構成するＰチャネルトランジスタおよびＮ
チャネルトランジスタとして、それぞれ配線にＬｖ選択
的に接続される複数のＰチャネルトランジスタおよびＮ
チャネルトランジスタを配列したものである。
バソファｆｃ構成するＰチャネルトランジスタおよびＮ
チャネルトランジスタとして、それぞれ配線にＬｖ選択
的に接続される複数のＰチャネルトランジスタおよびＮ
チャネルトランジスタを配列したものである。
配線工程で選択されるＰチャネルトランジスタおよびＮ
チャネルトランジスタの１固数に応じ、トータルとして
の使用トランジスタサイズが段階的に変化する。
チャネルトランジスタの１固数に応じ、トータルとして
の使用トランジスタサイズが段階的に変化する。
以下、この発明の一実施例を図について説明する。
第１図において、第２図と同様に１０．２０は出力信号
制御用入力端子、１ｉ、２１はそれぞれ端子１０．２０
に接続された出力バツファ駆動用インバータであり、１
２〜１５ｆｌＣＭＯ８出力バツファｔｍ成するＰチャネ
ルトランジスタ（ＰｃｈＴｒ）、２２〜２５Ｆｉ上記Ｐ
ｃｈ Ｔｒ １２〜１５とともにＣＭＯ８出カバソファ
を構成するＮチャネルトランジスタ（Ｎｃｈ Ｔｒ）で
ある。また３０は出力バッファの出力端子、４０．５０
はそれぞれＣＭＯ８出力パンファ用電源端子である。
制御用入力端子、１ｉ、２１はそれぞれ端子１０．２０
に接続された出力バツファ駆動用インバータであり、１
２〜１５ｆｌＣＭＯ８出力バツファｔｍ成するＰチャネ
ルトランジスタ（ＰｃｈＴｒ）、２２〜２５Ｆｉ上記Ｐ
ｃｈ Ｔｒ １２〜１５とともにＣＭＯ８出カバソファ
を構成するＮチャネルトランジスタ（Ｎｃｈ Ｔｒ）で
ある。また３０は出力バッファの出力端子、４０．５０
はそれぞれＣＭＯ８出力パンファ用電源端子である。
上記ＰｃｈＴｒ １２〜１５おＬびＮｃｈＴｒ２２〜２
５は、ゲートアレイでの配線工程で、そのＴｒを選択す
るか否か決定することができる。
５は、ゲートアレイでの配線工程で、そのＴｒを選択す
るか否か決定することができる。
動作は、従来例と同じく下記の真理値表の通りである。
入力端子１０がＨ１入力端子２０が乙の条件は出力バッ
ファの貫通電流が流れるため県止されていることおよび
Ｘｔ／′ｉ不定あるいはハイインピーダンスの状態であ
ることを示すことも、先に述べた通夛である。
ファの貫通電流が流れるため県止されていることおよび
Ｘｔ／′ｉ不定あるいはハイインピーダンスの状態であ
ることを示すことも、先に述べた通夛である。
配線工程にエリ、希望の出力電流を選択でき、実際のゲ
ートアレイの出力バッファとして使用されるＰｃｈ Ｔ
ｒ １２−〜１５およびＮｃｈ Ｔｒ２２〜２５の組み
合せは自由に選択できる。例えばＰｃｈＴｒとしては１
２のみ使用し、他のＰｃｈ Ｔｒ １３〜１５はそのゲ
ート入力端子ｔ■電源端子４０側に接続する。−万％
Ｎｃｈ Ｔｒとしては２２〜２４を使用し残りのＮｃｈ
Ｔｒ ２５はそのゲート入力端子ｅ電源端子５０に接
続する。この工うな選択により、任意の出力バツファ駆
動能力？得ることができる。
ートアレイの出力バッファとして使用されるＰｃｈ Ｔ
ｒ １２−〜１５およびＮｃｈ Ｔｒ２２〜２５の組み
合せは自由に選択できる。例えばＰｃｈＴｒとしては１
２のみ使用し、他のＰｃｈ Ｔｒ １３〜１５はそのゲ
ート入力端子ｔ■電源端子４０側に接続する。−万％
Ｎｃｈ Ｔｒとしては２２〜２４を使用し残りのＮｃｈ
Ｔｒ ２５はそのゲート入力端子ｅ電源端子５０に接
続する。この工うな選択により、任意の出力バツファ駆
動能力？得ることができる。
なお、上記実施例ではＰｃｈ Ｔｒ 、 Ｎｃｈ Ｔｒ
ともそれぞれ計４個ずつ備えた場合についてその組合せ
を説明したが、この発明はこの例に限られるものではな
い。さらに、出力バッファをオープンドレインあるいは
双方向バッファとして用いる場合にも、この発明は同様
の効果を有する。
ともそれぞれ計４個ずつ備えた場合についてその組合せ
を説明したが、この発明はこの例に限られるものではな
い。さらに、出力バッファをオープンドレインあるいは
双方向バッファとして用いる場合にも、この発明は同様
の効果を有する。
以上のＬうに、この発明に＝れば、出力バッファサイズ
を配線工程において何種類か選択できる二うにしたこと
にエリ、設計者の希望に応じ、出力電流全容易に可変設
定できる効果がある。
を配線工程において何種類か選択できる二うにしたこと
にエリ、設計者の希望に応じ、出力電流全容易に可変設
定できる効果がある。
第１図はこの発明の一実施例を示す図、第２図は従来例
を示す図である。 １２争・・・１５出力バツフア用Ｐチヤネルトランジス
タ、２２〜２５・・・・出力バッファ用Ｎチャネルトラ
ンジスタ。
を示す図である。 １２争・・・１５出力バツフア用Ｐチヤネルトランジス
タ、２２〜２５・・・・出力バッファ用Ｎチャネルトラ
ンジスタ。
Claims (1)
- あらかじめ配列された内部領域と周辺バッファ領域とを
有するＣＭＯＳゲートアレイにおいて、周辺バッファ領
域に、ＣＭＯＳ出力バッファを構成するＰチャネルトラ
ンジスタおよびＮチャネルトランジスタとして、それぞ
れ配線により選択的に接続される複数のＰチャネルトラ
ンジスタおよびＮチャネルトランジスタを配列したこと
を特徴とするＣＭＯＳゲートアレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62002295A JPS63169742A (ja) | 1987-01-07 | 1987-01-07 | Ｃｍｏｓゲ−トアレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62002295A JPS63169742A (ja) | 1987-01-07 | 1987-01-07 | Ｃｍｏｓゲ−トアレイ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63169742A true JPS63169742A (ja) | 1988-07-13 |
Family
ID=11525376
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62002295A Pending JPS63169742A (ja) | 1987-01-07 | 1987-01-07 | Ｃｍｏｓゲ−トアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63169742A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006173382A (ja) * | 2004-12-16 | 2006-06-29 | Elpida Memory Inc | 半導体チップ及び半導体チップの設計変更方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60169150A (ja) * | 1984-02-13 | 1985-09-02 | Hitachi Ltd | 集積回路 |
-
1987
- 1987-01-07 JP JP62002295A patent/JPS63169742A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60169150A (ja) * | 1984-02-13 | 1985-09-02 | Hitachi Ltd | 集積回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006173382A (ja) * | 2004-12-16 | 2006-06-29 | Elpida Memory Inc | 半導体チップ及び半導体チップの設計変更方法 |
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