JPH0357316A - プルアップ・プルダウン入力回路 - Google Patents

プルアップ・プルダウン入力回路

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JPH0357316A
JPH0357316A JP1193005A JP19300589A JPH0357316A JP H0357316 A JPH0357316 A JP H0357316A JP 1193005 A JP1193005 A JP 1193005A JP 19300589 A JP19300589 A JP 19300589A JP H0357316 A JPH0357316 A JP H0357316A
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JP
Japan
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pull
resistor
resistance
circuit
level
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JP1193005A
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Nobutaka Nagai
長井　信孝
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NEC Corp
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NEC Corp
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はプルアップ・プルダウンにＨｆる。
〔従来の技術〕
従来のプルアップ入力回路を第３図に示す。
第３図の様な従来のプルアップ入力回路は、入力信号が
負レベル信号とハイインピーダンス信号の２値の場合、
入力信号がハイインピーダンスとなったとき数１００ｋ
Ωのプルア，プ抵抗８によシ正レベル信号と認識される
様構或されていた。
第４図にプルダウン入力回路を示す。
第４図の様な従来のプルダウン入力回路は、入力信号が
正レベル信号とハイインピーダンス信号の２値の場合、
入力信号がハイインピーダンスとなったとき、数１００
ｋΩのプルダウン抵抗９により負レベル信号と認識させ
る様構戒されていた。
〔発明が解決しようとする課題〕
上述した従来のプルアップ，プルダウン入力回路では、
例えばプルアップ入力回路の場合、入力信号が負レベル
信号のときプルア，プ抵抗を通して電流が流れるためプ
ルア，プ抵抗に数１００ｋΩ程度の大きな抵抗を用いな
ければならない。
しかし入力信号がハイインピーダンスの時、プルア，プ
抵抗を大きくする程、ノイズの影響を受けやすくなりイ
ンバータ回路等の誤動作を筐ねくという欠点があった。
抵抗と２個のＰ（Ｎ）ＭＯＳトランジスタと２個のイン
バータ回路を有し大，小２つの抵抗がそれぞれ別子ある
いは入力端子に接続され、前記インバータ回路が直列に
入力端子に接続され一方の一端が一方のＰ（Ｎ）ＭＯＳ
トランジスタのゲートに又他方のインパータ回路の出力
が他方のＰ（Ｎ）ＭＯＳトランジスタのゲートに接続さ
れて構威されている。
〔実施例〕
次に、本発明について図面を参点して説明する。
第１図は、本発明の第１の実施例の回路図である。
入力端子が負レベルのときは、インバータ回路４の前段
の出力が正レベル，後段の出力が負レベルとなるためプ
ルアップ抵抗ｌ側は導通せずプルアップ抵抗２側は導通
ずる。
入力端子がハイインピーダンスのときは入力レベルは正
レベルとなる。ここでプルアップ抵抗の抵抗値は大きい
抵抗が数１００ｋΩ，小さい方が数１０ｋΩ，ＰＭＯＳ
トランジスタのＯＮ抵抗が数１０ｋΩとすると、入力信
号が負レベルの時は高抵抗となり回路電流が＞ｇえられ
、入力信号がハイインピーダンスの場合は低抵抗となり
ノイズの影響を防ぐことができる。
第２図は本発明の第２の実施例の回路図である。
入力端子が正レベルのときはインバータ回路４の前段の
出力が負レベル、後段の出力が正レベルとなるため、プ
ルダウン抵抗（小）Ｓ側は導通せず、プルアップ抵抗（
大）６側は導通ずる。
入力端子がハイインピーダンスのときは入力レベルは負
となる。ここでプルダウン抵抗の抵抗値は大きい抵抗が
数１００ｋΩ，小さい抵抗が数１０ｋΩ，ＮＭＯＳトラ
ンジスタのＯＮ抵抗が数１０ｋΩとすると入力信号が正
レベルの時は、高抵抗となう回路電流がかさえられ、入
力信号がノ）イインピーダンスの場合は低抵抗となりノ
イズの影響を防ぐことが出来る。
〔発明の効果〕
以上説明したように本発明は、プルアップ又はプルダウ
ン抵抗を入力レベルによって選択することによシ、ノイ
ズの影響が少なくかつ回路電流の小さいプルアップ，プ
ルダウン入力回路を構或出来るという効果がある。
４，
【図面の簡単な説明】
第４図は従来のプルダウン入力回路である。 ｌ・・・・・・ブルア，プ抵抗（小）、２・・・・・・
プルア，プ抵抗（大）、３・・−・・・ＰＭＯＳトラン
ジスタ、４・・・・・・インバータ回路、５・・・・・
・プルダウン抵抗（小）、６・・・・・・プルダウン抵
抗（大）、７・・・・・・ＮＭＯ８トランジスタ、８・
・・・・・プルアップ抵抗、９・・・・・−グルダウン
抵抗。

Claims (1)

    【特許請求の範囲】
  1. 大、小２個の抵抗と２個のＰ（Ｎ）ＭＯＳトランジスタ
    と２個のインバータ回路を有し大、小２つの抵抗がそれ
    ぞれ別のＰ（Ｎ）ＭＯＳトランジスタに直列に接続され
    この抵抗の一端が入力端子あるいは正負電源端子に接続
    され、Ｐ（Ｎ）ＭＯＳトランジスの一端が正負電源端子
    あるいは入力端子に接続され、前記インバータ回路が直
    列に入力端子に接続され一方のインバータ回路の出力が
    一方のＰ（Ｎ）ＭＯＳトランジスタのゲートに又他方の
    インバータ回路の出力が他方のＰ（Ｎ）ＭＯＳトランジ
    スタのゲートに接続されたことを特徴とするプルアップ
    ・プルダウン入力回路。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005260922A (ja) * 2004-03-10 2005-09-22 Power Integrations Inc 低消費電力の堅牢なモード選択のための方法と装置
JP2014187508A (ja) * 2013-03-22 2014-10-02 Lapis Semiconductor Co Ltd 半導体装置及びパワーダウン制御方法

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Publication number Priority date Publication date Assignee Title
JP2005260922A (ja) * 2004-03-10 2005-09-22 Power Integrations Inc 低消費電力の堅牢なモード選択のための方法と装置
JP2014187508A (ja) * 2013-03-22 2014-10-02 Lapis Semiconductor Co Ltd 半導体装置及びパワーダウン制御方法

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