JPH0221634A - 半導体集積回路のマスクレイアウト方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路（以下ＩＣという）のマス
クレイアウト方法に係り、さらに詳しくはワンチップＣ
ＰＵなとのように、機能ブロックとスタンダードセルと
よりなる機能ブロック混在型ＩＣのマスクレイアウトデ
ータを作成するためのＩＣのマスクレアウト方法に関す
るものである。

〔従来の技術〕

従来、半導体集積回路のマスクレイアウトは、トランジ
スタやキャパシタ、抵抗などのデバイスに対応した２次
元レイアウトパターンを回路設計図に従って配置配線す
るマニュアルレイアウト設計により行われてきた。しか
し、近年、ＩＣに集積する素子数が１万個〜１００万個
と増加するにつれて新規にマニュアルで設計することが
困難になってきた。特に、ワンチップＣＰＵなどでは、
各部を機能ブロックに分けてＣＰＵコア、周辺回路など
のブロックを組み合せて新規な機能を持つＩＣを作成す
るブロック方式のレイアウト設計が行われている。

このようなブロック方式のレイアウト設計では、新規な
機能を有するブロックを作成するためにスタンダードセ
ル方式の自動レイアウトを用いることが多い。

ところで、上記のスタンダードセル方式の自動レイアウ
トによって、例えば第２図（ａ）のような機能ブロック
１０を作成することができる。

第３図（ａ）〜（Ｃ）は自動配置配線システムで用いる
ネットリストを説明するためのもので、Ｎ３図（ａ）は
１つの機能ブロックを表す回路図である。この図で、Ｘ
ｉ、Ｎ２．Ｎ３はインスタンス塩で、それぞれインバー
タ論理セル、ＮＡＮＤ論理セルおよびインバータ論理セ
ルを示し、Ｎ１、Ｎ２は出力ネット塩で、それぞれイン
スタンス塩Ｘｉ、Ｘ２の出力側の信号線名に相当する。

Ａｔ、Ａ２は人力ネット塩、Ａ３は出力ネット塩である
。

第３図（ｂ）はネットリストを示しており、このネット
リストに基づき自動配線配置システムによりレイアウト
を行うと、第３図（Ｃ）に示す機能ブロック１０のレイ
アウト図が作成される。この場合、入出力ピンは配線エ
リアの外枠１１上に作成される。

〔発明が解決しようとする課題〕

第２図（ａ）は、第３図（Ｃ）と同じものであるが、こ
の機能ブロック１０をブロック配置配線システムで自動
レイアウトすると、上位階層で配線が再度行われるため
、場合によっては第２図（ｂ）のように配線が引き回さ
れてしまう。すなわち、ＩＯＡ、１０Ｂは他の機能ブロ
ック、２０はマクロ機能をブロック化した機能ブロック
、ＮＥＴＩ、ＮＥＴ２は配線を示している。この配線Ｎ
ＥＴＩ、ＮＥＴ２のように配線が引き回されると配線長
が長くなり、配線容量、配線抵抗が大きくなり、結果的
に信号伝達遅延が大ぎくなり、誤動作の原因となるとい
う問題があった。

この発明は、上記の問題点を解決するためになされたも
ので、機能ブロック内外の余分な配線の引き回しを小さ
くするＩＣのマスクレアウト方法を）是イ共することを
目的とする。

〔課題を解決するための手段〕

この発明にかかるＩＣのマスクレイアウト方法は、ネッ
トリストに登録されているε素環セルを自動配置配線し
て一列のスタンダードセルブロックを作成し、次いで、
配線を除去し、その後、スタンダードセルブロックの各
ピン塩を各スタンダードセルのインスタンス名およびピ
ン塩に基づいて新たに作成して付加し、この新しいピン
塩を用いた一列のスタンダードセルブロックを１個の機
能ブロックとしてマスクレイアウトを行うものである。

〔作用〕

この発明においては、自動配置配線により一列のスタン
ダードセルブロックを作成し、このとき施される配線を
除去し、各ピン塩を新たに作成付加し、この新しいピン
塩によってマスクレイアウトがなされ配線の引き回しが
低減される。

〔実施例〕

この発明の一実施例について、以下図面を参照して説明
する。

第１図（ａ）〜（ｅ）はこの発明の一実施例の主要手順
を示すものである。

まず、第３図で説明した従来法に従い、スタンダードセ
ルを用いて自動レイアウトしてスタンダードセルを一列
に並べたブロックを作成する。これを第１図（ａ）に示
す。次に、第１図（ｂ）のように配線部分を全部除去す
る。その後、第１図（Ｃ）のようにスタンダードセル、
つまりインスタンス塩Ｘｉ、Ｘ２．Ｘ３のピン塩を各イ
ンスタンス塩とそのピン塩から新しいピン塩にして付加
する。例えばインスタンス塩ｘ１のインバータセルの人
力ピンＩＮをブロックピン塩Ｘｉ、ＩＮというピン塩に
変更する。全てのスタンダードセルのピン塩を修正した
後、原点０をブロック配置配線システムに合せて変更し
、スタンダードセルブロックとしての１個の機能ブロッ
ク１０′　とする。

次に、この機能ブロック（新しいセル）１０′をブロッ
クレイアウトシステムで配置配線するためにネットリス
トを第１図（ｄ）のように変更する。基本的にはピン塩
をインスタンス塩とスタンダードセル塩を°、″で結合
した形の名称に変更し、ネットリストは第３図（ｂ）の
インスタンス塩ＸＩ、Ｘ２．Ｘ３（７）部分を第１図（
ｄ）（７）ようにまとめる。ただし、結合するための文
字は゛でなくとも区別できる文字、特殊記号などブロッ
ク配置配線システムで認識できれば、どういう文字、記
号、また、それがいくつあってもよい。このようにまと
めることによって、第３図（Ｃ）のように配置配線させ
たブロックは配置のみとなり、第１図（Ｃ）のようにス
タンダードセルが一列に並んだブロックにまとめられる
。第１図（Ｃ）のブロックはブロック配置配線システム
で配置配線処理すると、第１図（ｅ）のように配線引き
回しの少ないレイアウトが得られる。

〔発明の効果〕

この発明は、以上詳細に説明したように、論理セルを自
動配置配線して一列のスタンダードセルブロックを作成
し、次いで配線を除去し、その後スタンダードセルブロ
ックの各ピン塩を変更して新ｌノい名称を付加し、この
新しいピン塩を用いてマスクレイアウトを行うようにし
たので、機能ブロックのマスクレイアウトの配線の引き
回しが少なくなり、配線容量、配線抵抗を低減すること
ができる利点がある。

【図面の簡単な説明】

第１図（ａ）〜（ｅ）はこの発明の一実施例の主要工程
を説明するための図で、第１図（ａ）は従来の自動配置
配線システムのにより作成したマスクレイアウト、第１
図（ｂ）は、第１図（ａ）の配線を除去した状態を示す
図、第１図（Ｃ）はピン塩を変更した状態を説明する図
、第１図（ｄ）はネットリストの修正例を示す図、第１
図（ｅ）は、第１図（Ｃ）をブロック配置配線システム
によりレイアウトした状態を示す図、第２図（ａ）、（
ｂ）は従来の自動配置配線システムを用いて作成した機
能ブロックと、その機能ブロックをブロック配置配線シ
ステムで配置配線したマスクレイアウトを示す図、第３
図（ａ）〜（Ｃ）は従来のスタンダードセル方式を説明
するための図で、第３図（ａ）は対象とする回路図、第
３図（ｂ）はネットリスト、第３図（Ｃ）は自動配置配
線されたマスクレイアウトを示す図である。 図中、１０．１０’　、１０Ａ、ＩＯＢは機能ブロック
、Ｘｉ、Ｎ２．Ｎ３はインスタンス塩、Ｎ１、Ｎ２．Ａ
３は出力ネット塩、ＡＩ、Ａ２は人力ネット塩、ＮＥＴ
Ｉ、ＮＥＴ２は配線を示す。 第１図 ＡＩ　　Ａ２　　人力不ット４５ （ｄ） 第 図 Ａ１（ＸＩＯＵＴ＝Ｎ１　、　Ｘ２．０ＵＴ＝Ｎ２Ｘ３
．０ＵＴ＝Ａ３　） ＝　Ａ（Ｘｌ、ＩＮ＝Ａ＋　、　Ｘ２．ＩＮＩ＝ＮＩ　
、　Ｘ２．ｌＮ２＝Ａ２　、　Ｘ３．ＩＮ＝Ｎ２）　＄
ｈトソストぞ）正 第 図

Claims (1)

【特許請求の範囲】
1. スタンダードセルによって形成された機能ブロックと、
   マクロ機能をブロック化した機能ブロックとよりなるブ
   ロックレベルの半導体集積回路マスクレイアウト方法に
   おいて、前記スタンダードセルによる機能ブロックを作
   成するに際し、ネットリストに登録されている論理セル
   を自動配置配線して一列のスタンダードセルブロックを
   作成し、次いで、配線を除去し、その後、前記スタンダ
   ードセルブロックの各ピン名を前記各スタンダードセル
   のインスタンス名およびピン名に基づいて新たに作成し
   て付加し、この新しいピン名を用いた前記一列のスタン
   ダードセルブロックを１個の機能ブロックとしてマスク
   レイアウトを行うことを特徴とする半導体集積回路のマ
   スクレイアウト方法。