JP2771165B2 - 半導体集積回路装置のレイアウト設計方法 - Google Patents
半導体集積回路装置のレイアウト設計方法Info
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- JP2771165B2 JP2771165B2 JP62239565A JP23956587A JP2771165B2 JP 2771165 B2 JP2771165 B2 JP 2771165B2 JP 62239565 A JP62239565 A JP 62239565A JP 23956587 A JP23956587 A JP 23956587A JP 2771165 B2 JP2771165 B2 JP 2771165B2
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- Japan
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- logic circuit
- wiring
- semiconductor integrated
- integrated circuit
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はコンピュータによる自動レイアウト等により
レイアウト設計された領域を有する半導体集積回路装置
に関し、特に、レイアウト設計後の論理回路の変更に有
効な半導体集積回路装置に関する。 ［従来の技術］ 第４図は論理回路に対応したスタンダードセルをコン
ピュータによって適正に配置し、結線した後、この自動
レイアウト領域に論理回路の変更が生じた場合の対処方
法を示すフローチャート図である。追加論理回路が生じ
た場合、ステップ１により新しい論理回路を再度作成
し、ステップ２により追加論理回路に必要なスタンダー
ドセルを追加して、コンピュータにより自動レイアウト
を実施する（ステップ３）。次に、ステップ４におい
て、所望のレイアウトになっているか否かをチェック
し、所望のレイアウトになっていない場合は、ステップ
３に戻って再度自動レイアウトを実施する。一方、所望
のレイアウトになっている場合は処理は完了する。この
ようにして、所望のレイアウトになるまで、ステップ3,
4が繰り返され、第５図に示すように、スタンダードセ
ル列群Ａと配線群Ｃとが配置された自動レイアウト領域
が形成される。 ［発明が解決しようとする問題点］ しかしながら、従来の半導体集積回路装置において
は、前述のように、自動レイアウトの終了後、自動レイ
アウト領域の論理回路に、新たな論理回路が追加された
場合、追加論理回路に相当する所要のスタンダードセル
を追加して、コンピュータにより再度自動レイアウトを
実施する。そして、前述のフローチャートに従って自動
レイアウトが繰返されて新たなレイアウトが作成され
る。従って、変更前のレイアウトと変更後のレイアウト
とに大きな相違があることがある。このため、自動レイ
アウト領域が増大してチツプ面積に影響を及ぼす虞があ
ると共に、最高速を要求される信号経路、つまり最短の
配線で結線したい経路（以下、クリティカルパスとい
う）が最適配置からずれて遅延時間が大きくなるという
問題点がある。 本発明はかかる問題点に鑑みてなされたものであっ
て、論理回路の追加変更が生じた場合、再度自動レイア
ウトを実施することなく容易に論理回路の追加変更に対
応可能の自動レイアウト領域を有する半導体集積回路装
置を提供することを目的とする。 ［問題点を解決するための手段］ 本発明に係わる半導体集積回路装置のレイアウト設計
方法は、複数の動作上必要なスタンダードセルで構成す
る論理回路と動作上不必要な複数の予備のスタンダード
セルで構成する論理回路を設け、予備スタンダードセル
と動作上必要なスタンダードセルとの間に配線を施すよ
うにレイアウトし、論理変更にともない配線の削除およ
び追加を行うことを特徴とする。 ［作用］ 本発明においては、動作上必要な論理回路に対するス
タンダードセルと動作に関与しない論理回路に対応する
予備のスタンダードセルとが、例えば、コンピュータに
より自動レイアウトされて適正に配置され、結線されて
いる。そして、論理回路の追加が生じた場合は、この予
備のスタンダードセルを使用し、予備のスタンダードセ
ルに対する配線と不必要な配線の削除を行って論理回路
を追加変更する。 ［実施例］ 第１図は本発明の実施例に係る半導体集積回路装置の
レイアウトを示す模式図である。スタンダードセル列群
Ａは、半導体集積回路装置の動作に不必要な論理回路に
対応する予備のスタンダードセルａと、動作に必要な論
理回路に対応するスタンダードセルｂとをコンピュータ
により自動レイアウトすることにより、レイアウト設計
されている。なお、図中、斜線部分が予備のスタンダー
ドセルａであり、その他の部分がスタンダードセルｂで
ある。そして、スタンダードセル列群Ａの相互間に配線
群Ｃが設けられている。 第２図は、第１図に示す自動レイアウト領域の丸印に
て示す領域Ｉの拡大図である。この第２図に示すよう
に、スタンダードセル列群Ａには、予備のスタンダード
セルａが、動作上必要な論理回路に対応するスタンダー
ドセルｂに混在して適宜配設されている。このスタンダ
ードセルｂはコンピュータの自動レイアウトによって配
線群Ｃにより配線されている。 このように構成された半導体集積回路装置において
は、自動レイアウトが実施された後、論理回路の変更が
生じた場合、新たに追加された論理回路に対応するスタ
ンダードセルに対して自動レイアウトを再度実施するの
ではなく、予備配置された動作に不必要な論理回路に対
応するスタンダードセルａを利用する。つまり、この予
備のスタンダードセルａの追加の論理回路用のスタンダ
ードセルとして、配線の削除及び追加のみを実施するこ
とにより、新しい論理回路を構成する。 第３図は、第２図に示す領域において、論理回路追加
変更後のレイアウトを示す模式図である。第３図におい
て、破線は配線を削除されたことを示し、波線は配線を
追加されたことを示す。ｃ点及びｄ点間の配線及び予備
のスタンダードセルa1,a2から出ていた配線は削除され
る。替りに、スタンダードセルa1とスタンダードセルa2
とを結線する配線、ｃ点とスタンダードセルa1とを結線
する配線及びｄ点とスタンダードセルa2とを結線する配
線が追加される。このようにして、動作上関与しない論
理回路に対応するスタンダードセルa1,a2を使用して、
最適な配線により論理回路の追加変更を実施することが
できる。 ［発明の効果］ 以上説明したように、本発明によれば、コンピュータ
による自動レイアウト後の論理回路の変更は、予備のス
タンダードセルを使用して、配線の追加及び削除により
なされるので、再度自動レイアウトを実施する必要はな
く、また、クリティカルパスを変更することなく配線す
ることができる。このため、自動レイアウト領域の増大
によるチップ面積の増大及びクリティカルパスの最適配
置のずれによる遅延時間の増大を招来することなく追加
論理回路の変更に対応することができる。
レイアウト設計された領域を有する半導体集積回路装置
に関し、特に、レイアウト設計後の論理回路の変更に有
効な半導体集積回路装置に関する。 ［従来の技術］ 第４図は論理回路に対応したスタンダードセルをコン
ピュータによって適正に配置し、結線した後、この自動
レイアウト領域に論理回路の変更が生じた場合の対処方
法を示すフローチャート図である。追加論理回路が生じ
た場合、ステップ１により新しい論理回路を再度作成
し、ステップ２により追加論理回路に必要なスタンダー
ドセルを追加して、コンピュータにより自動レイアウト
を実施する（ステップ３）。次に、ステップ４におい
て、所望のレイアウトになっているか否かをチェック
し、所望のレイアウトになっていない場合は、ステップ
３に戻って再度自動レイアウトを実施する。一方、所望
のレイアウトになっている場合は処理は完了する。この
ようにして、所望のレイアウトになるまで、ステップ3,
4が繰り返され、第５図に示すように、スタンダードセ
ル列群Ａと配線群Ｃとが配置された自動レイアウト領域
が形成される。 ［発明が解決しようとする問題点］ しかしながら、従来の半導体集積回路装置において
は、前述のように、自動レイアウトの終了後、自動レイ
アウト領域の論理回路に、新たな論理回路が追加された
場合、追加論理回路に相当する所要のスタンダードセル
を追加して、コンピュータにより再度自動レイアウトを
実施する。そして、前述のフローチャートに従って自動
レイアウトが繰返されて新たなレイアウトが作成され
る。従って、変更前のレイアウトと変更後のレイアウト
とに大きな相違があることがある。このため、自動レイ
アウト領域が増大してチツプ面積に影響を及ぼす虞があ
ると共に、最高速を要求される信号経路、つまり最短の
配線で結線したい経路（以下、クリティカルパスとい
う）が最適配置からずれて遅延時間が大きくなるという
問題点がある。 本発明はかかる問題点に鑑みてなされたものであっ
て、論理回路の追加変更が生じた場合、再度自動レイア
ウトを実施することなく容易に論理回路の追加変更に対
応可能の自動レイアウト領域を有する半導体集積回路装
置を提供することを目的とする。 ［問題点を解決するための手段］ 本発明に係わる半導体集積回路装置のレイアウト設計
方法は、複数の動作上必要なスタンダードセルで構成す
る論理回路と動作上不必要な複数の予備のスタンダード
セルで構成する論理回路を設け、予備スタンダードセル
と動作上必要なスタンダードセルとの間に配線を施すよ
うにレイアウトし、論理変更にともない配線の削除およ
び追加を行うことを特徴とする。 ［作用］ 本発明においては、動作上必要な論理回路に対するス
タンダードセルと動作に関与しない論理回路に対応する
予備のスタンダードセルとが、例えば、コンピュータに
より自動レイアウトされて適正に配置され、結線されて
いる。そして、論理回路の追加が生じた場合は、この予
備のスタンダードセルを使用し、予備のスタンダードセ
ルに対する配線と不必要な配線の削除を行って論理回路
を追加変更する。 ［実施例］ 第１図は本発明の実施例に係る半導体集積回路装置の
レイアウトを示す模式図である。スタンダードセル列群
Ａは、半導体集積回路装置の動作に不必要な論理回路に
対応する予備のスタンダードセルａと、動作に必要な論
理回路に対応するスタンダードセルｂとをコンピュータ
により自動レイアウトすることにより、レイアウト設計
されている。なお、図中、斜線部分が予備のスタンダー
ドセルａであり、その他の部分がスタンダードセルｂで
ある。そして、スタンダードセル列群Ａの相互間に配線
群Ｃが設けられている。 第２図は、第１図に示す自動レイアウト領域の丸印に
て示す領域Ｉの拡大図である。この第２図に示すよう
に、スタンダードセル列群Ａには、予備のスタンダード
セルａが、動作上必要な論理回路に対応するスタンダー
ドセルｂに混在して適宜配設されている。このスタンダ
ードセルｂはコンピュータの自動レイアウトによって配
線群Ｃにより配線されている。 このように構成された半導体集積回路装置において
は、自動レイアウトが実施された後、論理回路の変更が
生じた場合、新たに追加された論理回路に対応するスタ
ンダードセルに対して自動レイアウトを再度実施するの
ではなく、予備配置された動作に不必要な論理回路に対
応するスタンダードセルａを利用する。つまり、この予
備のスタンダードセルａの追加の論理回路用のスタンダ
ードセルとして、配線の削除及び追加のみを実施するこ
とにより、新しい論理回路を構成する。 第３図は、第２図に示す領域において、論理回路追加
変更後のレイアウトを示す模式図である。第３図におい
て、破線は配線を削除されたことを示し、波線は配線を
追加されたことを示す。ｃ点及びｄ点間の配線及び予備
のスタンダードセルa1,a2から出ていた配線は削除され
る。替りに、スタンダードセルa1とスタンダードセルa2
とを結線する配線、ｃ点とスタンダードセルa1とを結線
する配線及びｄ点とスタンダードセルa2とを結線する配
線が追加される。このようにして、動作上関与しない論
理回路に対応するスタンダードセルa1,a2を使用して、
最適な配線により論理回路の追加変更を実施することが
できる。 ［発明の効果］ 以上説明したように、本発明によれば、コンピュータ
による自動レイアウト後の論理回路の変更は、予備のス
タンダードセルを使用して、配線の追加及び削除により
なされるので、再度自動レイアウトを実施する必要はな
く、また、クリティカルパスを変更することなく配線す
ることができる。このため、自動レイアウト領域の増大
によるチップ面積の増大及びクリティカルパスの最適配
置のずれによる遅延時間の増大を招来することなく追加
論理回路の変更に対応することができる。
【図面の簡単な説明】
第１図は本発明の実施例に係る半導体集積回路装置のレ
イアウトを示す模式図、第２図は第１図の領域Ｉを示す
拡大図、第３図は論理回路変更後のレイアウトを示す拡
大図、第４図は従来の半導体集積回路装置の自動レイア
ウト領域に論理回路の変更が生じた場合の対処方法を示
すフローチャート図、第５図は自動レイアウト後の従来
の半導体集積回路装置のレイアウトを示す模式図であ
る。 １〜4;ステップ、A;スタンダードセル列群、C;配線群、
a,b,a1,a2;スタンダードセル
イアウトを示す模式図、第２図は第１図の領域Ｉを示す
拡大図、第３図は論理回路変更後のレイアウトを示す拡
大図、第４図は従来の半導体集積回路装置の自動レイア
ウト領域に論理回路の変更が生じた場合の対処方法を示
すフローチャート図、第５図は自動レイアウト後の従来
の半導体集積回路装置のレイアウトを示す模式図であ
る。 １〜4;ステップ、A;スタンダードセル列群、C;配線群、
a,b,a1,a2;スタンダードセル
Claims (1)
- (57)【特許請求の範囲】 １．複数の動作上必要なスタンダードセルで構成する論
理回路と動作上不必要な複数の予備のスタンダードセル
で構成する論理回路を設け、予備のスタンダードセルと
動作上必要なスタンダードセルとの間に配線を施すよう
にレイアウトし、論理変更にともない配線の削除および
追加を行うことを特徴とする半導体集積回路装置のレイ
アウト設計方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62239565A JP2771165B2 (ja) | 1987-09-24 | 1987-09-24 | 半導体集積回路装置のレイアウト設計方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62239565A JP2771165B2 (ja) | 1987-09-24 | 1987-09-24 | 半導体集積回路装置のレイアウト設計方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6481340A JPS6481340A (en) | 1989-03-27 |
| JP2771165B2 true JP2771165B2 (ja) | 1998-07-02 |
Family
ID=17046690
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62239565A Expired - Lifetime JP2771165B2 (ja) | 1987-09-24 | 1987-09-24 | 半導体集積回路装置のレイアウト設計方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2771165B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2757445B2 (ja) * | 1989-04-05 | 1998-05-25 | セイコーエプソン株式会社 | 半導体装置 |
| US5623420A (en) * | 1994-11-16 | 1997-04-22 | Sun Microsystems, Inc. | Method and apparatus to distribute spare cells within a standard cell region of an integrated circuit |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62176144A (ja) * | 1986-01-30 | 1987-08-01 | Seiko Epson Corp | 半導体集積回路 |
-
1987
- 1987-09-24 JP JP62239565A patent/JP2771165B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6481340A (en) | 1989-03-27 |
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