JP2001267428A - 半導体集積回路のレイアウト方法 - Google Patents
半導体集積回路のレイアウト方法Info
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- JP2001267428A JP2001267428A JP2000073659A JP2000073659A JP2001267428A JP 2001267428 A JP2001267428 A JP 2001267428A JP 2000073659 A JP2000073659 A JP 2000073659A JP 2000073659 A JP2000073659 A JP 2000073659A JP 2001267428 A JP2001267428 A JP 2001267428A
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Abstract
(57)【要約】
【課題】レイアウト設計終了後であっても、回路変更に
応じてレイアウト修正を容易に行うことができる半導体
集積回路のレイアウト方法を提供する。 【解決手段】スタンダードセル方式の半導体集積回路の
レイアウト設計時に、回路接続情報に従ってセルを配置
し、グローバル配線を行なった後、セルの配置後の空き
領域情報およびグローバル配線後の仮配線情報に基づ
き、空き領域で使用可能な配線数から、各々の空き領域
に配置可能なスペアセルを決定して配置し、各々のスペ
アセルの全ての入力ピンおよび出力ピンの上にブロッケ
ージを付加し、さらに、これらのスペアセルを使用する
ために必要な配線の本数に対応する本数のブロッケージ
をスペアセルの上の配線領域に付加し、ブロッケージの
情報を含めてグローバル配線をやり直した後、実配線を
行うことにより、上記課題を解決する。
応じてレイアウト修正を容易に行うことができる半導体
集積回路のレイアウト方法を提供する。 【解決手段】スタンダードセル方式の半導体集積回路の
レイアウト設計時に、回路接続情報に従ってセルを配置
し、グローバル配線を行なった後、セルの配置後の空き
領域情報およびグローバル配線後の仮配線情報に基づ
き、空き領域で使用可能な配線数から、各々の空き領域
に配置可能なスペアセルを決定して配置し、各々のスペ
アセルの全ての入力ピンおよび出力ピンの上にブロッケ
ージを付加し、さらに、これらのスペアセルを使用する
ために必要な配線の本数に対応する本数のブロッケージ
をスペアセルの上の配線領域に付加し、ブロッケージの
情報を含めてグローバル配線をやり直した後、実配線を
行うことにより、上記課題を解決する。
Description
【０００１】
【発明の属する技術分野】本発明は、レイアウト設計終
了後の回路変更に応じて、スペアセルを用いて半導体集
積回路のレイアウトを修正する方法に関するものであ
る。
了後の回路変更に応じて、スペアセルを用いて半導体集
積回路のレイアウトを修正する方法に関するものであ
る。
【０００２】
【従来の技術】スタンダードセル方式の半導体集積回路
では、トランジスタから製造が行われるため、例えばレ
イアウト設計の終了後にゲート追加等の回路変更をしよ
うとすると、レイアウト設計を最初からやり直さなけれ
ばならなくなる。これに対し、従来の半導体集積回路で
は、空き領域にスペアセルを配置しておき、このスペア
セルを利用して、回路変更に対応する部分のレイアウト
のみを修正する手法がとられている。
では、トランジスタから製造が行われるため、例えばレ
イアウト設計の終了後にゲート追加等の回路変更をしよ
うとすると、レイアウト設計を最初からやり直さなけれ
ばならなくなる。これに対し、従来の半導体集積回路で
は、空き領域にスペアセルを配置しておき、このスペア
セルを利用して、回路変更に対応する部分のレイアウト
のみを修正する手法がとられている。
【０００３】ここで、スペアセルの配置方法としては、
例えば下地部分のトランジスタのみを配置したり、ＮＡ
ＮＤゲートやＮＯＲゲート等の特定の論理ゲートに対応
するセルを配置する方法がある。また、例えば特開平３
−１６３８５１号公報には、回路接続情報に対応するセ
ルを配置し、これらのどのセルとも接続関係のない冗長
セルおよび冗長配線を配置配線しておき、回路接続情報
に対応する配線処理を行う自動レイアウトシステムが提
案されている。
例えば下地部分のトランジスタのみを配置したり、ＮＡ
ＮＤゲートやＮＯＲゲート等の特定の論理ゲートに対応
するセルを配置する方法がある。また、例えば特開平３
−１６３８５１号公報には、回路接続情報に対応するセ
ルを配置し、これらのどのセルとも接続関係のない冗長
セルおよび冗長配線を配置配線しておき、回路接続情報
に対応する配線処理を行う自動レイアウトシステムが提
案されている。
【０００４】しかし、現在では、半導体集積回路の使用
率（チップ総面積に対するセルの使用面積）は９０％前
後と非常に高く、５層以上の多層メタル配線構造である
ため、単にトランジスタやセルを配置するだけでは、ス
ペアセルを使用するための配線を修正することができな
い。従って、実質的にスペアセルを利用することができ
ず、レイアウト設計を最初からやり直すことになるた
め、ＴＡＴ（Turn-Around-Time）が増大するという問題
がある。
率（チップ総面積に対するセルの使用面積）は９０％前
後と非常に高く、５層以上の多層メタル配線構造である
ため、単にトランジスタやセルを配置するだけでは、ス
ペアセルを使用するための配線を修正することができな
い。従って、実質的にスペアセルを利用することができ
ず、レイアウト設計を最初からやり直すことになるた
め、ＴＡＴ（Turn-Around-Time）が増大するという問題
がある。
【０００５】これに対し、上記公報に開示の手法であれ
ば、レイアウト設計の終了後の回路変更に応じて、冗長
セルおよび冗長配線を使用して、回路変更に対応する部
分のみのレイアウトを修正することができる。しかし、
同公報の手法では、配置領域と配線領域とを１対１と
し、配線領域に冗長配線を設けているため、配線領域に
セルを全く配置することができず、配置効率および配線
効率共に著しく低下するという別の問題がある。
ば、レイアウト設計の終了後の回路変更に応じて、冗長
セルおよび冗長配線を使用して、回路変更に対応する部
分のみのレイアウトを修正することができる。しかし、
同公報の手法では、配置領域と配線領域とを１対１と
し、配線領域に冗長配線を設けているため、配線領域に
セルを全く配置することができず、配置効率および配線
効率共に著しく低下するという別の問題がある。
【０００６】
【発明が解決しようとする課題】本発明の目的は、前記
従来技術に基づく問題点を解消し、レイアウト設計終了
後であっても、回路変更に応じてレイアウト修正を容易
に行うことができる半導体集積回路のレイアウト方法を
提供することにある。
従来技術に基づく問題点を解消し、レイアウト設計終了
後であっても、回路変更に応じてレイアウト修正を容易
に行うことができる半導体集積回路のレイアウト方法を
提供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、スタンダードセル方式の半導体集積回路
のレイアウト時に、回路接続情報に従ってセルを配置
し、グローバル配線を行なった後、前記セルの配置後の
空き領域の情報および前記グローバル配線後の仮配線の
情報に基づき、前記空き領域で使用可能な配線数から、
各々の前記空き領域に配置可能なスペアセルを決定して
配置し、各々の前記スペアセルの全ての入力ピンおよび
出力ピンの上にブロッケージを付加し、さらに、これら
のスペアセルを使用するために必要な配線の本数に対応
する本数のブロッケージを前記スペアセルの上の配線領
域に付加し、前記ブロッケージの情報を含めて前記グロ
ーバル配線をやり直した後、実配線を行うことを特徴と
する半導体集積回路のレイアウト方法を提供するもので
ある。
に、本発明は、スタンダードセル方式の半導体集積回路
のレイアウト時に、回路接続情報に従ってセルを配置
し、グローバル配線を行なった後、前記セルの配置後の
空き領域の情報および前記グローバル配線後の仮配線の
情報に基づき、前記空き領域で使用可能な配線数から、
各々の前記空き領域に配置可能なスペアセルを決定して
配置し、各々の前記スペアセルの全ての入力ピンおよび
出力ピンの上にブロッケージを付加し、さらに、これら
のスペアセルを使用するために必要な配線の本数に対応
する本数のブロッケージを前記スペアセルの上の配線領
域に付加し、前記ブロッケージの情報を含めて前記グロ
ーバル配線をやり直した後、実配線を行うことを特徴と
する半導体集積回路のレイアウト方法を提供するもので
ある。
【０００８】
【発明の実施の形態】以下に、添付の図面に示す好適実
施例に基づいて、本発明の半導体集積回路のレイアウト
方法を詳細に説明する。
施例に基づいて、本発明の半導体集積回路のレイアウト
方法を詳細に説明する。
【０００９】図１は、本発明の半導体集積回路のレイア
ウト方法の手順を表す一実施例のフローチャートであ
る。本発明は、スタンダードセル方式の半導体集積回路
のレイアウト設計に適用されるもので、まず、同図フロ
ーチャートのステップＳ１およびＳ２に示すように、従
来のレイアウト設計の場合と同じく、セルライブラリの
セルを使用して、回路接続情報に従ってセルを自動配置
し、グローバル配線（仮配線）を行う。
ウト方法の手順を表す一実施例のフローチャートであ
る。本発明は、スタンダードセル方式の半導体集積回路
のレイアウト設計に適用されるもので、まず、同図フロ
ーチャートのステップＳ１およびＳ２に示すように、従
来のレイアウト設計の場合と同じく、セルライブラリの
セルを使用して、回路接続情報に従ってセルを自動配置
し、グローバル配線（仮配線）を行う。
【００１０】ここで、図２に、論理回路の一実施例の構
成回路図を示す。同図は、図１のフローチャートに示す
回路接続情報に対応する論理回路図の一例として、修正
前の論理回路１０を表したもので、３つのインバータ１
２，１４，１６と、ＳＲラッチとなるＮＡＮＤゲート１
８，２０と、３つのＮＡＮＤゲート２２，２４，２６
と、直列に接続された３個のフリップフロップ２８，３
０，３２とを備えている。
成回路図を示す。同図は、図１のフローチャートに示す
回路接続情報に対応する論理回路図の一例として、修正
前の論理回路１０を表したもので、３つのインバータ１
２，１４，１６と、ＳＲラッチとなるＮＡＮＤゲート１
８，２０と、３つのＮＡＮＤゲート２２，２４，２６
と、直列に接続された３個のフリップフロップ２８，３
０，３２とを備えている。
【００１１】ＮＡＮＤゲート１８，２２の一方の入力端
子には、それぞれインバータ１２，１４を介して信号
ａ，ｃが入力され、ＮＡＮＤゲート２０，２４，２６の
一方の入力端子にはそれぞれ信号ｂ，ｄ，ｆが入力され
ている。ＳＲラッチのＮＡＮＤゲート１８，２０は、双
方の出力信号が相手方の他方の入力端子に入力されてい
る。また、ＮＡＮＤゲート２２，２４，２６の他方の入
力端子にはインバータ１６を介して信号ｅが共通に入力
されている。
子には、それぞれインバータ１２，１４を介して信号
ａ，ｃが入力され、ＮＡＮＤゲート２０，２４，２６の
一方の入力端子にはそれぞれ信号ｂ，ｄ，ｆが入力され
ている。ＳＲラッチのＮＡＮＤゲート１８，２０は、双
方の出力信号が相手方の他方の入力端子に入力されてい
る。また、ＮＡＮＤゲート２２，２４，２６の他方の入
力端子にはインバータ１６を介して信号ｅが共通に入力
されている。
【００１２】初段のフリップフロップ２８のデータ入力
端子にはＮＡＮＤゲート２２からの出力信号が入力さ
れ、最終段のフリップフロップ３２のデータ出力端子か
らは信号ｇ，ｈが出力されている。フリップフロップ２
８，３０，３２のクロック端子にはＮＡＮＤゲート２４
の出力信号が、そのクリア端子にはＮＡＮＤゲート２６
の出力信号が、また、プリセット端子にはＳＲラッチの
ＮＡＮＤゲート１８の出力信号がそれぞれ共通に入力さ
れている。
端子にはＮＡＮＤゲート２２からの出力信号が入力さ
れ、最終段のフリップフロップ３２のデータ出力端子か
らは信号ｇ，ｈが出力されている。フリップフロップ２
８，３０，３２のクロック端子にはＮＡＮＤゲート２４
の出力信号が、そのクリア端子にはＮＡＮＤゲート２６
の出力信号が、また、プリセット端子にはＳＲラッチの
ＮＡＮＤゲート１８の出力信号がそれぞれ共通に入力さ
れている。
【００１３】また、図３は、修正後の論理回路の一実施
例の構成回路図である。同図に示す論理回路１０’は、
図２に示す修正前の論理回路１０の一部を修正し、図２
に示す論理回路１０において、さらにＮＡＮＤゲート３
４を追加したものである。ＮＡＮＤゲート３４には信号
ａ，ｂが入力されている。ＮＡＮＤゲート２２の他方の
入力端子には、インバータ１６を介して信号ｅが入力さ
れる代わりに、ＮＡＮＤゲート３４からの出力信号が入
力されている。
例の構成回路図である。同図に示す論理回路１０’は、
図２に示す修正前の論理回路１０の一部を修正し、図２
に示す論理回路１０において、さらにＮＡＮＤゲート３
４を追加したものである。ＮＡＮＤゲート３４には信号
ａ，ｂが入力されている。ＮＡＮＤゲート２２の他方の
入力端子には、インバータ１６を介して信号ｅが入力さ
れる代わりに、ＮＡＮＤゲート３４からの出力信号が入
力されている。
【００１４】続いて、図４（ａ）に、グローバル配線後
のレイアウトを示す。同図は、図２に示す論理回路１０
の回路接続情報に従って、前述のように、セルライブラ
リのセルを使用してセルを配置し、グローバル配線を行
った後のレイアウトの一例の概念図である。同図に示す
セルには、図２の論理回路１０の各構成要素と同じ符号
を付してある。また、図中矢印配線はグローバル配線を
表し、網かけ部はセルが配置されていない空き領域を表
す。
のレイアウトを示す。同図は、図２に示す論理回路１０
の回路接続情報に従って、前述のように、セルライブラ
リのセルを使用してセルを配置し、グローバル配線を行
った後のレイアウトの一例の概念図である。同図に示す
セルには、図２の論理回路１０の各構成要素と同じ符号
を付してある。また、図中矢印配線はグローバル配線を
表し、網かけ部はセルが配置されていない空き領域を表
す。
【００１５】また、同図（ｂ）は、配線可能経路を表す
一実施例の概念図である。本実施例では、製造プロセス
で使用可能な配線層は３層であり、セルライブラリのセ
ルは全てメタル１層までで構成されているものとし、同
図に示すように、同図（ａ）のレイアウトにおいて、例
えばインバータ１２のセルとＮＡＮＤゲート２６のセル
との間の空き領域上には、図中縦方向に２本のメタル２
配線、横方向には３本のメタル３配線を配線可能である
ものとする。
一実施例の概念図である。本実施例では、製造プロセス
で使用可能な配線層は３層であり、セルライブラリのセ
ルは全てメタル１層までで構成されているものとし、同
図に示すように、同図（ａ）のレイアウトにおいて、例
えばインバータ１２のセルとＮＡＮＤゲート２６のセル
との間の空き領域上には、図中縦方向に２本のメタル２
配線、横方向には３本のメタル３配線を配線可能である
ものとする。
【００１６】なお、以下の説明は、レイアウト設計の終
了後に、図２に示す論理回路１０を図３に示す論理回路
１０’のように変更する必要が生じた場合であっても、
この回路変更に対応する部分のレイアウトのみを修正可
能とするために、セル配置後のインバータ１２のセルと
ＮＡＮＤゲート２６のセルの間の空き領域に、スペアセ
ルとしてあらかじめＮＡＮＤゲート３４のセルを配置し
ておく場合を一例として行うものとする。
了後に、図２に示す論理回路１０を図３に示す論理回路
１０’のように変更する必要が生じた場合であっても、
この回路変更に対応する部分のレイアウトのみを修正可
能とするために、セル配置後のインバータ１２のセルと
ＮＡＮＤゲート２６のセルの間の空き領域に、スペアセ
ルとしてあらかじめＮＡＮＤゲート３４のセルを配置し
ておく場合を一例として行うものとする。
【００１７】続いて、図１のフローチャートのステップ
Ｓ３に示すように、セル配置後の空き領域の情報および
グローバル配線後の仮配線情報に基づいて、各セルのピ
ン数を考慮して、スペアセルとして各々の空き領域に配
置可能なセルを決定し、配置する。より詳細には、空き
領域で使用可能な配線の本数を算出し、算出した配線数
に基づいて、空き領域に配置可能なセルの最大ピン数を
決定し、セルライブラリから最大ピン数以下のセルを選
択し、これを空き領域に配置する。
Ｓ３に示すように、セル配置後の空き領域の情報および
グローバル配線後の仮配線情報に基づいて、各セルのピ
ン数を考慮して、スペアセルとして各々の空き領域に配
置可能なセルを決定し、配置する。より詳細には、空き
領域で使用可能な配線の本数を算出し、算出した配線数
に基づいて、空き領域に配置可能なセルの最大ピン数を
決定し、セルライブラリから最大ピン数以下のセルを選
択し、これを空き領域に配置する。
【００１８】この時、選択したセルの入力ピンの接続は
必ず１本であり、分岐することはないので必要な配線数
を１本とする。これに対して、出力ピンは分岐する可能
性があるため、本実施例では、セルの駆動能力（ドライ
ブ能力）で重み付けを行って分岐数を決定する。例え
ば、駆動能力が小さいセルの出力分岐数、すなわち、出
力ピンを配線するために必要な配線数を２本とし、駆動
能力の大きいセルの出力分岐数（配線数）を４本とす
る。
必ず１本であり、分岐することはないので必要な配線数
を１本とする。これに対して、出力ピンは分岐する可能
性があるため、本実施例では、セルの駆動能力（ドライ
ブ能力）で重み付けを行って分岐数を決定する。例え
ば、駆動能力が小さいセルの出力分岐数、すなわち、出
力ピンを配線するために必要な配線数を２本とし、駆動
能力の大きいセルの出力分岐数（配線数）を４本とす
る。
【００１９】ここで、図２の論理回路１０から図３の論
理回路１０’に変更する場合、すなわち、図４に示すレ
イアウトにおいて、例えばインバータ１２のセルとＮＡ
ＮＤゲート２６のセルとの間の空き領域に、ＮＡＮＤゲ
ート３４のセルを配置する場合について説明すると、図
４（ｂ）に示すように、インバータ１２のセルとＮＡＮ
Ｄゲート２６のセルとの間の空き領域上には、メタル２
配線を２本、メタル３配線を３本までの合計５本が配線
可能である。
理回路１０’に変更する場合、すなわち、図４に示すレ
イアウトにおいて、例えばインバータ１２のセルとＮＡ
ＮＤゲート２６のセルとの間の空き領域に、ＮＡＮＤゲ
ート３４のセルを配置する場合について説明すると、図
４（ｂ）に示すように、インバータ１２のセルとＮＡＮ
Ｄゲート２６のセルとの間の空き領域上には、メタル２
配線を２本、メタル３配線を３本までの合計５本が配線
可能である。
【００２０】また、インバータ１２のセルとＮＡＮＤゲ
ート２６のセルとの間の空き領域の上を通過する仮配線
の本数は、図４（ａ）のレイアウトに示すように１本の
みであるから、この空き領域で使用可能な配線の本数
は、５本−１本＝４本となる。これに対し、空き領域に
配置すべきＮＡＮＤゲート３４のセルは、入力ピンに必
要な配線数が２本、出力ピンに必要な配線数は、駆動能
力が小さいとすると２本であり、合計４本となる。
ート２６のセルとの間の空き領域の上を通過する仮配線
の本数は、図４（ａ）のレイアウトに示すように１本の
みであるから、この空き領域で使用可能な配線の本数
は、５本−１本＝４本となる。これに対し、空き領域に
配置すべきＮＡＮＤゲート３４のセルは、入力ピンに必
要な配線数が２本、出力ピンに必要な配線数は、駆動能
力が小さいとすると２本であり、合計４本となる。
【００２１】従って、前述のように、インバータ１２の
セルとＮＡＮＤゲート２６のセルとの間の空き領域上で
は４本の配線が使用可能であり、これに対して、追加す
るＮＡＮＤゲート３４のセルの入力ピンおよび出力ピン
を接続するために必要な配線数も４本であるから、この
空き領域にＮＡＮＤゲート３４を配置して利用可能であ
ると決定し、これを配置する。なお、他の空き領域につ
いても同様にして配置するスペアセルを決定する。
セルとＮＡＮＤゲート２６のセルとの間の空き領域上で
は４本の配線が使用可能であり、これに対して、追加す
るＮＡＮＤゲート３４のセルの入力ピンおよび出力ピン
を接続するために必要な配線数も４本であるから、この
空き領域にＮＡＮＤゲート３４を配置して利用可能であ
ると決定し、これを配置する。なお、他の空き領域につ
いても同様にして配置するスペアセルを決定する。
【００２２】続いて、図１のフローチャートのステップ
Ｓ４において、追加配置した各々のスペアセルについ
て、スペアセルのピン数、ピン属性（入出力）、駆動能
力等を考慮して、スペアセルの全ての入力ピンおよび出
力ピンの上にブロッケージ（ダミー配線）を付加し、さ
らに、このスペアセルを使用するために必要な配線の本
数に対応する本数のブロッケージをスペアセルの上の配
線領域に付加する。これにより、スペアセルを使用する
ために必要な配線領域を確保する。
Ｓ４において、追加配置した各々のスペアセルについ
て、スペアセルのピン数、ピン属性（入出力）、駆動能
力等を考慮して、スペアセルの全ての入力ピンおよび出
力ピンの上にブロッケージ（ダミー配線）を付加し、さ
らに、このスペアセルを使用するために必要な配線の本
数に対応する本数のブロッケージをスペアセルの上の配
線領域に付加する。これにより、スペアセルを使用する
ために必要な配線領域を確保する。
【００２３】図２の論理回路１０から図３の論理回路１
０’に変更するためには、図４に示すレイアウトにおい
て、インバータ１６からＮＡＮＤゲート２２の他方の入
力端子に入力される信号を切断した後、同図に太線で示
すように、ＮＡＮＤゲート３４の２つの入力端子にそれ
ぞれ信号ａ，ｂを入力し、その出力信号をＮＡＮＤゲー
ト２２の他方の入力端子に入力するように接続し直す必
要がある。このような追加配線を可能とするためにブロ
ッケージを付加しておく。
０’に変更するためには、図４に示すレイアウトにおい
て、インバータ１６からＮＡＮＤゲート２２の他方の入
力端子に入力される信号を切断した後、同図に太線で示
すように、ＮＡＮＤゲート３４の２つの入力端子にそれ
ぞれ信号ａ，ｂを入力し、その出力信号をＮＡＮＤゲー
ト２２の他方の入力端子に入力するように接続し直す必
要がある。このような追加配線を可能とするためにブロ
ッケージを付加しておく。
【００２４】その後、図１のフローチャートのステップ
Ｓ５において、グローバル配線をやり直し、ブロッケー
ジ情報を含めた仮配線情報を得、続くステップＳ６にお
いて、実配線を行う。空き領域の上にブロッケージを配
置しているため、実配線は、ブロッケージを付加した空
き領域の上を迂回して配線される。このため、レイアウ
トの終了後であっても、ブロッケージの本数に対応する
本数の実配線を追加配線することができ、レイアウト修
正を容易に行うことができる。
Ｓ５において、グローバル配線をやり直し、ブロッケー
ジ情報を含めた仮配線情報を得、続くステップＳ６にお
いて、実配線を行う。空き領域の上にブロッケージを配
置しているため、実配線は、ブロッケージを付加した空
き領域の上を迂回して配線される。このため、レイアウ
トの終了後であっても、ブロッケージの本数に対応する
本数の実配線を追加配線することができ、レイアウト修
正を容易に行うことができる。
【００２５】本発明の半導体集積回路のレイアウト方法
は、基本的に以上のようなものである。以上、本発明の
半導体集積回路のレイアウト方法について詳細に説明し
たが、本発明は上記実施例に限定されず、本発明の主旨
を逸脱しない範囲において、種々の改良や変更をしても
よいのはもちろんである。
は、基本的に以上のようなものである。以上、本発明の
半導体集積回路のレイアウト方法について詳細に説明し
たが、本発明は上記実施例に限定されず、本発明の主旨
を逸脱しない範囲において、種々の改良や変更をしても
よいのはもちろんである。
【００２６】
【発明の効果】以上詳細に説明した様に、本発明の半導
体集積回路のレイアウト方法は、スタンダードセル方式
の半導体集積回路のレイアウト設計時に、回路接続情報
に従ってセルを配置し、グローバル配線を行なった後、
セルの配置後の空き領域情報およびグローバル配線後の
仮配線情報に基づき、空き領域で使用可能な配線数か
ら、各々の空き領域に配置可能なスペアセルを決定して
配置し、各々のスペアセルの全ての入力ピンおよび出力
ピンの上にブロッケージを付加し、さらに、これらのス
ペアセルを使用するために必要な配線の本数に対応する
本数のブロッケージをスペアセルの上の配線領域に付加
し、ブロッケージの情報を含めてグローバル配線をやり
直した後、実配線を行うようにしたものである。本発明
の半導体集積回路のレイアウト方法によれば、回路変更
時に必要となるスペアセルを、レイアウト修正時に必要
な配線領域を確保しながら、セル配置後の空き領域にあ
らかじめ配置しているため、レイアウト設計終了後に回
路変更が生じた場合であっても、レイアウト設計自身を
やり直したり、大幅なレイアウト変更をすることなく、
部分的な修正だけで変更することが可能となり、大幅な
ＴＡＴの短縮につながるという利点がある。
体集積回路のレイアウト方法は、スタンダードセル方式
の半導体集積回路のレイアウト設計時に、回路接続情報
に従ってセルを配置し、グローバル配線を行なった後、
セルの配置後の空き領域情報およびグローバル配線後の
仮配線情報に基づき、空き領域で使用可能な配線数か
ら、各々の空き領域に配置可能なスペアセルを決定して
配置し、各々のスペアセルの全ての入力ピンおよび出力
ピンの上にブロッケージを付加し、さらに、これらのス
ペアセルを使用するために必要な配線の本数に対応する
本数のブロッケージをスペアセルの上の配線領域に付加
し、ブロッケージの情報を含めてグローバル配線をやり
直した後、実配線を行うようにしたものである。本発明
の半導体集積回路のレイアウト方法によれば、回路変更
時に必要となるスペアセルを、レイアウト修正時に必要
な配線領域を確保しながら、セル配置後の空き領域にあ
らかじめ配置しているため、レイアウト設計終了後に回
路変更が生じた場合であっても、レイアウト設計自身を
やり直したり、大幅なレイアウト変更をすることなく、
部分的な修正だけで変更することが可能となり、大幅な
ＴＡＴの短縮につながるという利点がある。
【図１】 本発明の半導体集積回路のレイアウト方法の
手順を表す一実施例のフローチャートである。
手順を表す一実施例のフローチャートである。
【図２】 修正前の論理回路の一実施例の構成回路図で
ある。
ある。
【図３】 修正後の論理回路の一実施例の構成回路図で
ある。
ある。
【図４】 （ａ）は、グローバル配線後のレイアウトの
一実施例の概念図、（ｂ）は、配線可能経路を表す一実
施例の概念図である。
一実施例の概念図、（ｂ）は、配線可能経路を表す一実
施例の概念図である。
１０，１０’ 論理回路 １２，１４，１６ インバータ １８，２０，２２，２４，２６，３４ ＮＡＮＤゲート ２８，３０，３２ フリップフロップ
Claims (1)
- 【請求項１】スタンダードセル方式の半導体集積回路の
レイアウト時に、回路接続情報に従ってセルを配置し、
グローバル配線を行なった後、 前記セルの配置後の空き領域の情報および前記グローバ
ル配線後の仮配線の情報に基づき、前記空き領域で使用
可能な配線数から、各々の前記空き領域に配置可能なス
ペアセルを決定して配置し、 各々の前記スペアセルの全ての入力ピンおよび出力ピン
の上にブロッケージを付加し、さらに、これらのスペア
セルを使用するために必要な配線の本数に対応する本数
のブロッケージを前記スペアセルの上の配線領域に付加
し、 前記ブロッケージの情報を含めて前記グローバル配線を
やり直した後、実配線を行うことを特徴とする半導体集
積回路のレイアウト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000073659A JP2001267428A (ja) | 2000-03-16 | 2000-03-16 | 半導体集積回路のレイアウト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000073659A JP2001267428A (ja) | 2000-03-16 | 2000-03-16 | 半導体集積回路のレイアウト方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001267428A true JP2001267428A (ja) | 2001-09-28 |
Family
ID=18591873
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000073659A Withdrawn JP2001267428A (ja) | 2000-03-16 | 2000-03-16 | 半導体集積回路のレイアウト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001267428A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101667554A (zh) * | 2008-09-05 | 2010-03-10 | 恩益禧电子股份有限公司 | 生成半导体器件的布局图案的方法以及布局图案生成设备 |
-
2000
- 2000-03-16 JP JP2000073659A patent/JP2001267428A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101667554A (zh) * | 2008-09-05 | 2010-03-10 | 恩益禧电子股份有限公司 | 生成半导体器件的布局图案的方法以及布局图案生成设备 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20070605 |