JP2001308190A - 半導体集積回路のレイアウト方法 - Google Patents
半導体集積回路のレイアウト方法Info
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- JP2001308190A JP2001308190A JP2000125452A JP2000125452A JP2001308190A JP 2001308190 A JP2001308190 A JP 2001308190A JP 2000125452 A JP2000125452 A JP 2000125452A JP 2000125452 A JP2000125452 A JP 2000125452A JP 2001308190 A JP2001308190 A JP 2001308190A
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Abstract
(57)【要約】
【課題】配置許容基本セルに対してはメガマクロを除い
た基本セル配置禁止領域での配置を許可する情報を付加
して、メガマクロ間の領域を含む自動レイアウト領域に
おける配置許容基本セルの自動配置・配線を行う処理工
程を備え、半導体チップの集積度を向上し、かつ設計期
間を短縮することが可能な半導体集積回路のレイアウト
方法を提供する。 【解決手段】ステップＳ１５で全てのメガマクロを包含
するように基本セル配置禁止領域を生成し、ステップＳ
１７で、基本セル配置禁止領域内の自動レイアウト領域
に対して配置可能である配置許容基本セルを全基本セル
の中から選択する。次にステップＳ１８で、配置許容基
本セルを基本セル配置禁止領域内の自動レイアウト領域
に配置し、他の基本セルは基本セル配置領域に配置す
る。
た基本セル配置禁止領域での配置を許可する情報を付加
して、メガマクロ間の領域を含む自動レイアウト領域に
おける配置許容基本セルの自動配置・配線を行う処理工
程を備え、半導体チップの集積度を向上し、かつ設計期
間を短縮することが可能な半導体集積回路のレイアウト
方法を提供する。 【解決手段】ステップＳ１５で全てのメガマクロを包含
するように基本セル配置禁止領域を生成し、ステップＳ
１７で、基本セル配置禁止領域内の自動レイアウト領域
に対して配置可能である配置許容基本セルを全基本セル
の中から選択する。次にステップＳ１８で、配置許容基
本セルを基本セル配置禁止領域内の自動レイアウト領域
に配置し、他の基本セルは基本セル配置領域に配置す
る。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路のレ
イアウト方法に関し、特にタイミング制約条件を満た
し、かつ集積度が高い半導体チップを自動的に設計する
ことが可能な半導体集積回路のレイアウト方法に関す
る。
イアウト方法に関し、特にタイミング制約条件を満た
し、かつ集積度が高い半導体チップを自動的に設計する
ことが可能な半導体集積回路のレイアウト方法に関す
る。
【０００２】
【従来の技術】最近半導体集積回路はシステム化と共に
回路規模が急速に増大してきており、階層的に半導体集
積回路を設計することが一般的となっている。すなわち
インバータ、バッファ、ＮＡＮＤゲート、フリップフロ
ップ回路、加算器などの回路規模が小さく基本的な回路
機能を有する基本セルと、ＣＰＵ、ＲＡＭ、ＲＯＭ及び
Ａ／Ｄコンバータ、ＰＬＬ回路などのアナログ回路など
から構成される回路規模の大きいメガマクロが同一半導
体チップ上にレイアウトされる。
回路規模が急速に増大してきており、階層的に半導体集
積回路を設計することが一般的となっている。すなわち
インバータ、バッファ、ＮＡＮＤゲート、フリップフロ
ップ回路、加算器などの回路規模が小さく基本的な回路
機能を有する基本セルと、ＣＰＵ、ＲＡＭ、ＲＯＭ及び
Ａ／Ｄコンバータ、ＰＬＬ回路などのアナログ回路など
から構成される回路規模の大きいメガマクロが同一半導
体チップ上にレイアウトされる。
【０００３】基本セルとメガマクロとを同一半導体チッ
プ上にレイアウトする半導体集積回路のレイアウト方法
が、特開平１０−４１４１号公報に記載されている。図
４を参照して、上記公報記載の半導体集積回路のレイア
ウト方法について説明すると、４−１は半導体チップ、
４−２はボンディングパッド、４−３〜４−６はそれぞ
れ、ＣＰＵ、ＲＯＭ、ＲＡＭ、アナログ回路であり、４
−７はゲートアレイ部を構成する下地部分またはセルベ
ース方式で設計する際の基本セルの配置領域である。
プ上にレイアウトする半導体集積回路のレイアウト方法
が、特開平１０−４１４１号公報に記載されている。図
４を参照して、上記公報記載の半導体集積回路のレイア
ウト方法について説明すると、４−１は半導体チップ、
４−２はボンディングパッド、４−３〜４−６はそれぞ
れ、ＣＰＵ、ＲＯＭ、ＲＡＭ、アナログ回路であり、４
−７はゲートアレイ部を構成する下地部分またはセルベ
ース方式で設計する際の基本セルの配置領域である。
【０００４】また４−８は基本セルの配置を禁止する基
本セル配置禁止領域であり、この基本セル配置禁止領域
４−８には基本セルが配置されず、配線の専用領域とな
るため、基本セル配置禁止領域４−８内のメガマクロ間
に基本セルを配置した場合に問題となる未配線を防止す
ることが出来る。
本セル配置禁止領域であり、この基本セル配置禁止領域
４−８には基本セルが配置されず、配線の専用領域とな
るため、基本セル配置禁止領域４−８内のメガマクロ間
に基本セルを配置した場合に問題となる未配線を防止す
ることが出来る。
【０００５】すなわち、メガマクロ４−３〜４−６間に
基本セルを配置した場合この基本セルにより配線経路の
自由度が減少し、未配線や配線ショートあるいは長大な
迂回配線が発生するのを、基本セル配置禁止領域４−８
を設けることにより防止することが出来るとしている。
基本セルを配置した場合この基本セルにより配線経路の
自由度が減少し、未配線や配線ショートあるいは長大な
迂回配線が発生するのを、基本セル配置禁止領域４−８
を設けることにより防止することが出来るとしている。
【０００６】また半導体集積回路のレイアウト方法の第
２の従来例として、メガマクロ及び基本セルの配置・配
線を行った後、配線遅延を考慮したタイミング検証を行
い、タイミングエラーを生じた基本セルのうち基本セル
配置禁止領域に配置を変更することによりタイミングエ
ラーを解消できる基本セルについては、特別に基本セル
配置禁止領域に配置する方法が提案されている。
２の従来例として、メガマクロ及び基本セルの配置・配
線を行った後、配線遅延を考慮したタイミング検証を行
い、タイミングエラーを生じた基本セルのうち基本セル
配置禁止領域に配置を変更することによりタイミングエ
ラーを解消できる基本セルについては、特別に基本セル
配置禁止領域に配置する方法が提案されている。
【０００７】
【発明が解決しようとする課題】上述した第１の従来技
術による半導体集積回路のレイアウト方法は、メガマク
ロ間に基本セルを配置した場合においてタイミング制約
条件を満たし、かつメガマクロ間の配線性等の基本セル
及びメガマクロに対するレイアウト制約条件を満たす場
合であっても、基本セルを基本セル配置禁止領域に配置
することは出来ず、半導体チップ全体の集積度が悪くな
ると共に、タイミング制約条件を満足するまでのレイア
ウト修正工程が長くなるという問題がある。
術による半導体集積回路のレイアウト方法は、メガマク
ロ間に基本セルを配置した場合においてタイミング制約
条件を満たし、かつメガマクロ間の配線性等の基本セル
及びメガマクロに対するレイアウト制約条件を満たす場
合であっても、基本セルを基本セル配置禁止領域に配置
することは出来ず、半導体チップ全体の集積度が悪くな
ると共に、タイミング制約条件を満足するまでのレイア
ウト修正工程が長くなるという問題がある。
【０００８】また第２の従来技術による半導体集積回路
のレイアウト方法は、タイミング検証を行った後、特定
の基本セルに対して基本セル配置禁止領域の設定を解除
し、再度基本セルに対して自動配置・配線を行わなけれ
ばならず、レイアウト設計工程が長くなりＡＳＩＣなど
では特に要求が強い短い設計期間での設計が困難であ
る。
のレイアウト方法は、タイミング検証を行った後、特定
の基本セルに対して基本セル配置禁止領域の設定を解除
し、再度基本セルに対して自動配置・配線を行わなけれ
ばならず、レイアウト設計工程が長くなりＡＳＩＣなど
では特に要求が強い短い設計期間での設計が困難であ
る。
【０００９】このため本発明の目的は、特定の基本セル
に対しては基本セル配置禁止領域での配置を許可する情
報を付加して、メガマクロ間の領域を含むチップ内部領
域における基本セルの自動配置・配線を行う処理工程を
備え、半導体チップの集積度を向上し、かつ設計期間を
短縮することが可能な半導体集積回路のレイアウト方法
を提供することにある。
に対しては基本セル配置禁止領域での配置を許可する情
報を付加して、メガマクロ間の領域を含むチップ内部領
域における基本セルの自動配置・配線を行う処理工程を
備え、半導体チップの集積度を向上し、かつ設計期間を
短縮することが可能な半導体集積回路のレイアウト方法
を提供することにある。
【００１０】
【課題を解決するための手段】そのため、本発明による
半導体集積回路のレイアウト方法は、基本的な回路機能
を有する基本セルと前記基本セルよりも回路規模が大き
いメガマクロとを含む半導体集積回路のレイアウト方法
であって、半導体チップの内側にチップ内部領域を生成
するチップ内部領域生成工程と、前記チップ内部領域に
前記メガマクロを配置するメガマクロ配置工程と、前記
メガマクロ配置工程で配置された前記メガマクロを包含
するように基本セル配置禁止領域を生成する基本セル配
置禁止領域生成工程と、前記基本セル配置禁止領域内の
前記メガマクロを含まない領域である許容基本セル配置
領域を生成する許容基本セル配置領域生成工程と、前記
チップ内部領域内の前記基本セル配置禁止領域を含まな
い基本セル配置領域を生成する基本セル配置領域生成工
程と、前記許容基本セル配置領域に配置可能な前記基本
セルである配置許容基本セルを前記基本セルから選択す
る配置許容基本セル選択工程と、前記配置許容基本セル
選択工程で選択された前記配置許容基本セルを前記許容
基本セル配置領域に優先的に配置し、前記配置許容基本
セル以外の前記基本セルを前記基本セル配置領域に配置
する処理を含むレイアウト工程と、を備えている。
半導体集積回路のレイアウト方法は、基本的な回路機能
を有する基本セルと前記基本セルよりも回路規模が大き
いメガマクロとを含む半導体集積回路のレイアウト方法
であって、半導体チップの内側にチップ内部領域を生成
するチップ内部領域生成工程と、前記チップ内部領域に
前記メガマクロを配置するメガマクロ配置工程と、前記
メガマクロ配置工程で配置された前記メガマクロを包含
するように基本セル配置禁止領域を生成する基本セル配
置禁止領域生成工程と、前記基本セル配置禁止領域内の
前記メガマクロを含まない領域である許容基本セル配置
領域を生成する許容基本セル配置領域生成工程と、前記
チップ内部領域内の前記基本セル配置禁止領域を含まな
い基本セル配置領域を生成する基本セル配置領域生成工
程と、前記許容基本セル配置領域に配置可能な前記基本
セルである配置許容基本セルを前記基本セルから選択す
る配置許容基本セル選択工程と、前記配置許容基本セル
選択工程で選択された前記配置許容基本セルを前記許容
基本セル配置領域に優先的に配置し、前記配置許容基本
セル以外の前記基本セルを前記基本セル配置領域に配置
する処理を含むレイアウト工程と、を備えている。
【００１１】
【発明の実施の形態】次に、本発明の実施の形態による
半導体集積回路のレイアウト方法について、図１，２を
参照して説明する。
半導体集積回路のレイアウト方法について、図１，２を
参照して説明する。
【００１２】図１は、本発明の半導体集積回路のレイア
ウト方法を示すフローチャートであり、図２は本発明の
半導体集積回路のレイアウト方法を用いて設計した半導
体チップ２０の概略図である。
ウト方法を示すフローチャートであり、図２は本発明の
半導体集積回路のレイアウト方法を用いて設計した半導
体チップ２０の概略図である。
【００１３】図１において回路接続情報１は、外部端子
とチップ内部領域に配置される基本セル及びメガマクロ
を含む回路ブロックとの接続情報、回路ブロック間相互
の接続情報を含んで構成される。
とチップ内部領域に配置される基本セル及びメガマクロ
を含む回路ブロックとの接続情報、回路ブロック間相互
の接続情報を含んで構成される。
【００１４】またレイアウト情報２は、自動レイアウト
を行う際の配置格子、配線格子、配線層の数と各配線層
の優先配線方向、基本セル及びメガマクロの名称、外
形、配置をする際の基準点、端子名と属性及び端子位置
などレイアウトに関する様々な情報を含んでいる。
を行う際の配置格子、配線格子、配線層の数と各配線層
の優先配線方向、基本セル及びメガマクロの名称、外
形、配置をする際の基準点、端子名と属性及び端子位置
などレイアウトに関する様々な情報を含んでいる。
【００１５】最初にステップＳ１１で、使用するウェハ
製造プロセス、使用パッケージ、ゲートアレイ方式、セ
ルベース方式、エンベデッドアレイ方式などの中からど
の設計方式を採用するかなどについて決定する。
製造プロセス、使用パッケージ、ゲートアレイ方式、セ
ルベース方式、エンベデッドアレイ方式などの中からど
の設計方式を採用するかなどについて決定する。
【００１６】次にステップＳ１２で、メガマクロや基本
セルなどの回路ブロックを配置するチップ内部領域を生
成する。図２を参照すると、半導体チップ２０の周辺に
ボンディングパッド２１と入出力バッファ２２が配置さ
れ、入出力バッファ２２の内側にチップ内部領域２３が
生成される。
セルなどの回路ブロックを配置するチップ内部領域を生
成する。図２を参照すると、半導体チップ２０の周辺に
ボンディングパッド２１と入出力バッファ２２が配置さ
れ、入出力バッファ２２の内側にチップ内部領域２３が
生成される。
【００１７】次にステップＳ１３において、チップ内部
領域２３にメガマクロを自動またはマニュアルで配置
し、ステップＳ１４でチップ内部領域２３であってメガ
マクロの占有領域を除いた自動レイアウト領域を生成す
る。
領域２３にメガマクロを自動またはマニュアルで配置
し、ステップＳ１４でチップ内部領域２３であってメガ
マクロの占有領域を除いた自動レイアウト領域を生成す
る。
【００１８】続いてステップＳ１５で、全てのメガマク
ロを包含するように基本セル配置禁止領域を生成し、ス
テップＳ１６でチップ内部領域２３であって基本セル配
置禁止領域を除いた基本セル配置領域を生成する。
ロを包含するように基本セル配置禁止領域を生成し、ス
テップＳ１６でチップ内部領域２３であって基本セル配
置禁止領域を除いた基本セル配置領域を生成する。
【００１９】図２を参照すると、メガマクロＭ１〜Ｍ５
がチップ内部領域２３に配置されており、これらのメガ
マクロＭ１〜Ｍ５を包含するように基本セル配置禁止領
域２４が生成される。また、チップ内部領域２３から基
本セル配置禁止領域２４を除いた破線で示す基本セル配
置領域２５が生成される。
がチップ内部領域２３に配置されており、これらのメガ
マクロＭ１〜Ｍ５を包含するように基本セル配置禁止領
域２４が生成される。また、チップ内部領域２３から基
本セル配置禁止領域２４を除いた破線で示す基本セル配
置領域２５が生成される。
【００２０】ここで、斜線部で示した領域と基本セル配
置領域２５を合わせた領域が自動レイアウト領域であ
る。
置領域２５を合わせた領域が自動レイアウト領域であ
る。
【００２１】図２において、基本セル配置禁止領域２４
は、メガマクロＭ３〜Ｍ５の下辺及びメガマクロＭ２，
Ｍ５の右辺に沿って生成されているが、必ずしもメガマ
クロの一辺に沿って生成される必要はなく、メガマクロ
Ｍ１〜Ｍ５を包含する形状で生成されればよい。
は、メガマクロＭ３〜Ｍ５の下辺及びメガマクロＭ２，
Ｍ５の右辺に沿って生成されているが、必ずしもメガマ
クロの一辺に沿って生成される必要はなく、メガマクロ
Ｍ１〜Ｍ５を包含する形状で生成されればよい。
【００２２】また図２では、基本セル配置禁止領域２４
はチップ内部領域２３に一つとして示しているが、基本
セル配置禁止領域が複数あってもかまわない。このと
き、基本セル配置領域は、チップ内部領域２３内の基本
セル配置禁止領域を含まない領域として生成される。
はチップ内部領域２３に一つとして示しているが、基本
セル配置禁止領域が複数あってもかまわない。このと
き、基本セル配置領域は、チップ内部領域２３内の基本
セル配置禁止領域を含まない領域として生成される。
【００２３】次にステップＳ１７において、図２の斜線
部で示す基本セル配置禁止領域２４内の自動レイアウト
領域に対して配置可能である配置許容基本セルを、全基
本セルの中から選択する。具体的には、配置許容基本セ
ルに対しては配置可能とする配置可能フラグを付加す
る。したがって、配置可能フラグが付加されていない基
本セルに対しては、基本セル配置禁止領域への配置が禁
止される。
部で示す基本セル配置禁止領域２４内の自動レイアウト
領域に対して配置可能である配置許容基本セルを、全基
本セルの中から選択する。具体的には、配置許容基本セ
ルに対しては配置可能とする配置可能フラグを付加す
る。したがって、配置可能フラグが付加されていない基
本セルに対しては、基本セル配置禁止領域への配置が禁
止される。
【００２４】また配置許容基本セルは、以下のような複
数の条件にしたがって選択する。
数の条件にしたがって選択する。
【００２５】１）メガマクロに直接接続する全ての基本
セルを選択する。 ２）メガマクロに直接接続するインバータまたはバッフ
ァなどの２端子を有する基本セルだけを選択する。メガ
マクロの端子に直接接続する他の基本セルは、配置禁止
領域への配置が禁止される。 ３）タイミング調整を行う為のバッファを選択する。
セルを選択する。 ２）メガマクロに直接接続するインバータまたはバッフ
ァなどの２端子を有する基本セルだけを選択する。メガ
マクロの端子に直接接続する他の基本セルは、配置禁止
領域への配置が禁止される。 ３）タイミング調整を行う為のバッファを選択する。
【００２６】４）上記の１）〜３）の条件を満たす基本
セルの中から、さらにメガマクロ間の距離よりも長辺が
小さい基本セルなど、上記１）〜３）と基本セルの大き
さを考慮して選択する。
セルの中から、さらにメガマクロ間の距離よりも長辺が
小さい基本セルなど、上記１）〜３）と基本セルの大き
さを考慮して選択する。
【００２７】上記１）の条件は、メガマクロに直接接続
する基本セルを基本セル配置禁止領域内の自動レイアウ
ト領域に配置することにより、メガマクロとこれに直接
接続する基本セル間の配線長を短くすることが出来、配
線遅延を小さくすることが出来る。
する基本セルを基本セル配置禁止領域内の自動レイアウ
ト領域に配置することにより、メガマクロとこれに直接
接続する基本セル間の配線長を短くすることが出来、配
線遅延を小さくすることが出来る。
【００２８】また２）は、インバータまたはバッファを
除く他の基本セルは、基本セルに接続する配線本数が少
なくとも３本以上あり、この基本セルを基本セル配置禁
止領域内の自動レイアウト領域に配置すると、基本セル
配置禁止領域内の自動レイアウト領域の配線密度が増加
することを考慮した条件である。
除く他の基本セルは、基本セルに接続する配線本数が少
なくとも３本以上あり、この基本セルを基本セル配置禁
止領域内の自動レイアウト領域に配置すると、基本セル
配置禁止領域内の自動レイアウト領域の配線密度が増加
することを考慮した条件である。
【００２９】また３）の条件は、回路ブロックを自動レ
イアウト領域に配置し回路ブロック間などの配線を実行
した後、配線遅延を考慮したタイミング検証を行い、こ
の検証の結果タイミングエラーを発生した基本セルが存
在すると判定された場合、配線遅延を小さくするために
タイミングエラーを発生した基本セルに接続する配線に
追加挿入するバッファを選択することを表している。
イアウト領域に配置し回路ブロック間などの配線を実行
した後、配線遅延を考慮したタイミング検証を行い、こ
の検証の結果タイミングエラーを発生した基本セルが存
在すると判定された場合、配線遅延を小さくするために
タイミングエラーを発生した基本セルに接続する配線に
追加挿入するバッファを選択することを表している。
【００３０】さらに４）の条件は、メガマクロ間の距離
が最大で１００μｍの場合、これより大きいサイズの基
本セル、例えば１１０μｍ×３００μｍの基本セルは基
本セル配置禁止領域内の自動レイアウト領域に配置する
ことができないが、このように基本セルの大きさとメガ
マクロ間の距離を考慮した条件である。
が最大で１００μｍの場合、これより大きいサイズの基
本セル、例えば１１０μｍ×３００μｍの基本セルは基
本セル配置禁止領域内の自動レイアウト領域に配置する
ことができないが、このように基本セルの大きさとメガ
マクロ間の距離を考慮した条件である。
【００３１】次に図１に戻って、ステップＳ１８で回路
接続情報１、レイアウト情報２を参照して基本セルと配
置許容基本セルとを自動レイアウト領域に概略的に配置
し、回路ブロック間及び回路ブロックと外部端子間を概
略的に配線する。すなわち、基本セルと配置許容基本セ
ルに対して自動レイアウト領域に概略レイアウトを行
う。このとき、配置許容基本セルは基本セル配置禁止領
域内の自動レイアウト領域に優先的に配置され、他の基
本セルは基本セル配置領域に配置される。したがって配
置許容基本セルは基本セル配置禁止領域内の自動レイア
ウト領域に優先的に配置されるが、この領域に配置でき
ない場合は基本セル配置領域に配置される。
接続情報１、レイアウト情報２を参照して基本セルと配
置許容基本セルとを自動レイアウト領域に概略的に配置
し、回路ブロック間及び回路ブロックと外部端子間を概
略的に配線する。すなわち、基本セルと配置許容基本セ
ルに対して自動レイアウト領域に概略レイアウトを行
う。このとき、配置許容基本セルは基本セル配置禁止領
域内の自動レイアウト領域に優先的に配置され、他の基
本セルは基本セル配置領域に配置される。したがって配
置許容基本セルは基本セル配置禁止領域内の自動レイア
ウト領域に優先的に配置されるが、この領域に配置でき
ない場合は基本セル配置領域に配置される。
【００３２】続いてステップＳ１９において、ステップ
Ｓ１８で生成された概略レイアウト情報を参照して、メ
ガマクロ間を通過することが出来る許容配線本数に対し
て、このメガマクロ間を実際に配線されている配線本数
が越えていないか、また基本セルの集積度あるいは配線
密度が、ステップＳ１１で設定された設定範囲に入って
いるかなどのレイアウト評価基準を満足しているか否か
が判定され、満足していないと判定された場合、例えば
メガマクロ間を通過することが出来る許容配線本数１０
本に対して、このメガマクロ間を実際に配線されている
配線本数が１５本と許容配線本数を越えている場合は、
配置許容基本セルを基本セル配置禁止領域内の自動レイ
アウト領域内で、あるいは基本セル配置禁止領域の外の
基本セル配置領域２５に移動するなどして、ステップＳ
１８に戻ってレイアウト評価基準を満足するまで、概略
的な配置・配線を繰り返し実行する。
Ｓ１８で生成された概略レイアウト情報を参照して、メ
ガマクロ間を通過することが出来る許容配線本数に対し
て、このメガマクロ間を実際に配線されている配線本数
が越えていないか、また基本セルの集積度あるいは配線
密度が、ステップＳ１１で設定された設定範囲に入って
いるかなどのレイアウト評価基準を満足しているか否か
が判定され、満足していないと判定された場合、例えば
メガマクロ間を通過することが出来る許容配線本数１０
本に対して、このメガマクロ間を実際に配線されている
配線本数が１５本と許容配線本数を越えている場合は、
配置許容基本セルを基本セル配置禁止領域内の自動レイ
アウト領域内で、あるいは基本セル配置禁止領域の外の
基本セル配置領域２５に移動するなどして、ステップＳ
１８に戻ってレイアウト評価基準を満足するまで、概略
的な配置・配線を繰り返し実行する。
【００３３】次にステップＳ２０において、ステップＳ
１８で生成されたレイアウトに対して、配線遅延を考慮
したタイミング検証を実行しタイミング情報を出力す
る。続いてステップＳ２１で、ステップＳ２０で生成さ
れたタイミング情報を参照して、ステップＳ２０で生成
されたタイミング情報に含まれる特定のタイミングがタ
イミング制約条件を満足するか否かが判定される。
１８で生成されたレイアウトに対して、配線遅延を考慮
したタイミング検証を実行しタイミング情報を出力す
る。続いてステップＳ２１で、ステップＳ２０で生成さ
れたタイミング情報を参照して、ステップＳ２０で生成
されたタイミング情報に含まれる特定のタイミングがタ
イミング制約条件を満足するか否かが判定される。
【００３４】そしてステップＳ２１でタイミング制約条
件を満足しないと判定された場合は、ステップＳ１８に
戻って概略配置・配線を再度実行し、概略配置・配線の
修正ではタイミング制約条件を満足しない場合は、ステ
ップＳ２２でバッファを追加するか、基本セルの論理は
同じで駆動能力が大きい高駆動基本セルに基本セルを置
き換えるかなどにより、配線遅延を小さくしてタイミン
グエラーを解消する。
件を満足しないと判定された場合は、ステップＳ１８に
戻って概略配置・配線を再度実行し、概略配置・配線の
修正ではタイミング制約条件を満足しない場合は、ステ
ップＳ２２でバッファを追加するか、基本セルの論理は
同じで駆動能力が大きい高駆動基本セルに基本セルを置
き換えるかなどにより、配線遅延を小さくしてタイミン
グエラーを解消する。
【００３５】またタイミング制約条件としては、以下に
示すような条件がある。１）タイミングのしきい値を設
定する。例えば、セットアップタイム／ホールドタイム
の最大値が１０ｎ秒であった場合、２０％増すなわち１
２ｎ秒をしきい値とし、クリティカルパスの中で１２ｎ
秒を上回ったパスが存在する場合、ステップＳ２１でタ
イミング制約条件を満足しないと判定する。
示すような条件がある。１）タイミングのしきい値を設
定する。例えば、セットアップタイム／ホールドタイム
の最大値が１０ｎ秒であった場合、２０％増すなわち１
２ｎ秒をしきい値とし、クリティカルパスの中で１２ｎ
秒を上回ったパスが存在する場合、ステップＳ２１でタ
イミング制約条件を満足しないと判定する。
【００３６】２）クリティカルパスの本数に対しての違
反の割合を判定基準とする。例えば、クリティカルパス
の本数が１００本の場合、タイミングエラーを生じた配
線本数が１００本を上回った場合、ステップＳ２１でタ
イミング制約条件を満足しないと判定する。
反の割合を判定基準とする。例えば、クリティカルパス
の本数が１００本の場合、タイミングエラーを生じた配
線本数が１００本を上回った場合、ステップＳ２１でタ
イミング制約条件を満足しないと判定する。
【００３７】なお、ステップＳ１９、ステップＳ２１の
判定の他に、再度の実行を含む概略配置・配線の全実行
時間の上限値を判定基準として設けても良い。
判定の他に、再度の実行を含む概略配置・配線の全実行
時間の上限値を判定基準として設けても良い。
【００３８】次にステップＳ２１で、タイミング制約条
件を満足すると判定された場合は、半導体集積回路の消
費電力を低減するために、ステップＳ２３でバッファの
削除あるいは基本セルの論理は同じで消費電力が小さい
低消費基本セルに基本セルを置き換える。
件を満足すると判定された場合は、半導体集積回路の消
費電力を低減するために、ステップＳ２３でバッファの
削除あるいは基本セルの論理は同じで消費電力が小さい
低消費基本セルに基本セルを置き換える。
【００３９】次にステップＳ２４で、回路接続情報１、
レイアウト情報２及びステップＳ１８で生成された概略
レイアウト情報を参照して、基本セルを自動レイアウト
領域に最小配置格子単位で詳細配置し、回路ブロック間
及び回路ブロックと外部端子間を最小配線格子単位で詳
細配線する。すなわち、基本セル及び配置許容基本セル
に対して自動レイアウト領域に詳細レイアウトを行い、
詳細レイアウト情報を出力する。
レイアウト情報２及びステップＳ１８で生成された概略
レイアウト情報を参照して、基本セルを自動レイアウト
領域に最小配置格子単位で詳細配置し、回路ブロック間
及び回路ブロックと外部端子間を最小配線格子単位で詳
細配線する。すなわち、基本セル及び配置許容基本セル
に対して自動レイアウト領域に詳細レイアウトを行い、
詳細レイアウト情報を出力する。
【００４０】最後にステップＳ２５で、ステップＳ２４
で生成された詳細レイアウト情報を参照して、ＤＲＣ
（Ｄｅｓｉｇｎ Ｒｕｌｅ Ｃｈｅｃｋ）を行い、チェ
ック結果が満足の場合は、マスク製作のためのマスクデ
ータ３を出力する。
で生成された詳細レイアウト情報を参照して、ＤＲＣ
（Ｄｅｓｉｇｎ Ｒｕｌｅ Ｃｈｅｃｋ）を行い、チェ
ック結果が満足の場合は、マスク製作のためのマスクデ
ータ３を出力する。
【００４１】なお、上記の説明においてステップＳ２４
の後、ステップＳ２５でマスクデータを作成するとして
説明したが、ステップＳ２４の詳細レイアウトの後、ス
テップＳ１９と同様に第２のレイアウト評価基準を設
け、第２のレイアウト評価基準を満足するまで詳細レイ
アウトを繰り返すようにしても良い。
の後、ステップＳ２５でマスクデータを作成するとして
説明したが、ステップＳ２４の詳細レイアウトの後、ス
テップＳ１９と同様に第２のレイアウト評価基準を設
け、第２のレイアウト評価基準を満足するまで詳細レイ
アウトを繰り返すようにしても良い。
【００４２】また、ステップＳ２４あるいはステップＳ
１８で、詳細レイアウトまたは概略レイアウトを修正
し、図２の斜線部で示す自動レイアウト領域内に配置さ
れている配置許容基本セルを移動する場合が生じる。こ
の場合の移動する判定基準として、次のような基準があ
る。
１８で、詳細レイアウトまたは概略レイアウトを修正
し、図２の斜線部で示す自動レイアウト領域内に配置さ
れている配置許容基本セルを移動する場合が生じる。こ
の場合の移動する判定基準として、次のような基準があ
る。
【００４３】１）設定されたタイミングしきい値に対し
て、タイミングマージンが大きい配置許容基本セルの順
に移動する。例えば、配置許容基本セルＡのタイミング
マージンが２ｎ秒、配置許容基本セルＢのタイミングマ
ージンが４ｎ秒、配置許容基本セルＣのタイミングマー
ジンが６ｎ秒の場合、配置許容基本セルＣ→配置許容基
本セルＢ→配置許容基本セルＡの順に移動する。
て、タイミングマージンが大きい配置許容基本セルの順
に移動する。例えば、配置許容基本セルＡのタイミング
マージンが２ｎ秒、配置許容基本セルＢのタイミングマ
ージンが４ｎ秒、配置許容基本セルＣのタイミングマー
ジンが６ｎ秒の場合、配置許容基本セルＣ→配置許容基
本セルＢ→配置許容基本セルＡの順に移動する。
【００４４】２）配置許容基本セルを基本セル配置禁止
領域内の自動レイアウト領域内の配線密度が低い方向に
向かって移動する。これにより、未配線を解消する可能
性が大きくなると考えられる。
領域内の自動レイアウト領域内の配線密度が低い方向に
向かって移動する。これにより、未配線を解消する可能
性が大きくなると考えられる。
【００４５】３）配置された順番にしたがって、配置許
容基本セルを移動する。
容基本セルを移動する。
【００４６】次に図２を参照すると、２６は基本セル配
置禁止領域内の自動レイアウト領域に配置された配置許
容基本セルであり、２７は基本セル配置領域２５に配置
されている配置許容基本セル以外の基本セルを表す。
置禁止領域内の自動レイアウト領域に配置された配置許
容基本セルであり、２７は基本セル配置領域２５に配置
されている配置許容基本セル以外の基本セルを表す。
【００４７】なお２６は、ステップＳ２２でメガマクロ
Ｍ１に接続する配線経路に挿入されたバッファであり、
２７はバッファ２６が挿入される前にメガマクロＭ１に
直接接続した配置許容基本セルであっても良い。
Ｍ１に接続する配線経路に挿入されたバッファであり、
２７はバッファ２６が挿入される前にメガマクロＭ１に
直接接続した配置許容基本セルであっても良い。
【００４８】次に図３を参照して、本発明の半導体集積
回路のレイアウト方法の第２の実施の形態について説明
する。なお、図２と共通の構成要素には共通の参照文字
／数字を付してある。
回路のレイアウト方法の第２の実施の形態について説明
する。なお、図２と共通の構成要素には共通の参照文字
／数字を付してある。
【００４９】図３において、３１はメガマクロＭ１に直
接接続する配置許容基本セルであり、３２は配置許容基
本セル３１に接続する配置許容基本セルであり、３３は
配置許容基本セル３２に接続する基本セルである。
接接続する配置許容基本セルであり、３２は配置許容基
本セル３１に接続する配置許容基本セルであり、３３は
配置許容基本セル３２に接続する基本セルである。
【００５０】このように本実施の形態による半導体集積
回路のレイアウト方法では、図１のステップＳ１７にお
ける配置許容基本セルを、メガマクロに直接接続する基
本セルのみを選択するのではなく、メガマクロに直列接
続された基本セルのうち、メガマクロに直接接続された
基本セルから２以上の接続順位までの基本セルを配置許
容基本セルとして選択する点が第１の実施の形態による
半導体集積回路のレイアウト方法と異なっている。
回路のレイアウト方法では、図１のステップＳ１７にお
ける配置許容基本セルを、メガマクロに直接接続する基
本セルのみを選択するのではなく、メガマクロに直列接
続された基本セルのうち、メガマクロに直接接続された
基本セルから２以上の接続順位までの基本セルを配置許
容基本セルとして選択する点が第１の実施の形態による
半導体集積回路のレイアウト方法と異なっている。
【００５１】図３の例では、接続順位が２までを配置許
容基本セルとしたので、配置許容基本セル３１，３２が
基本セル配置禁止領域内の自動レイアウト領域に配置さ
れる。図３では接続順位が２までを配置許容基本セルと
したが、図１のステップＳ１９のレイアウト評価基準に
対する判定及びステップＳ２１のタイミング制約条件の
判定を共に満足する限り、任意の値であっても良く、接
続順位の制限値を大きくすると一般に基本セル配置禁止
領域内の自動レイアウト領域に配置される配置許容基本
セルの数が大きくなるので、相対的に基本セル配置領域
２５の基本セルの数が少なくなり、半導体チップ２０の
面積が小さくなるという効果が得られる。さらに、メガ
マクロと配置許容基本セルとの配線長が短くなるので、
配線遅延が小さくなりタイミングエラーが発生しにく
い。
容基本セルとしたので、配置許容基本セル３１，３２が
基本セル配置禁止領域内の自動レイアウト領域に配置さ
れる。図３では接続順位が２までを配置許容基本セルと
したが、図１のステップＳ１９のレイアウト評価基準に
対する判定及びステップＳ２１のタイミング制約条件の
判定を共に満足する限り、任意の値であっても良く、接
続順位の制限値を大きくすると一般に基本セル配置禁止
領域内の自動レイアウト領域に配置される配置許容基本
セルの数が大きくなるので、相対的に基本セル配置領域
２５の基本セルの数が少なくなり、半導体チップ２０の
面積が小さくなるという効果が得られる。さらに、メガ
マクロと配置許容基本セルとの配線長が短くなるので、
配線遅延が小さくなりタイミングエラーが発生しにく
い。
【００５２】なお３１，３２は、ステップＳ２２でメガ
マクロＭ１に接続する配線経路に挿入されたバッファで
あり、３３はバッファ３１，３２が挿入される前にメガ
マクロＭ１に直接接続された配置許容基本セルであって
も良い。この場合、バッファ３１と配置許容基本セル３
３との配線長が長く、配置許容基本セル３３に接続する
配線負荷を駆動するために第２のバッファとして３２を
設けている。
マクロＭ１に接続する配線経路に挿入されたバッファで
あり、３３はバッファ３１，３２が挿入される前にメガ
マクロＭ１に直接接続された配置許容基本セルであって
も良い。この場合、バッファ３１と配置許容基本セル３
３との配線長が長く、配置許容基本セル３３に接続する
配線負荷を駆動するために第２のバッファとして３２を
設けている。
【００５３】また３１は、ステップＳ２２でメガマクロ
Ｍ１に接続する配線経路に挿入されたバッファであり、
３２はバッファ３１が挿入される前にメガマクロＭ１に
直接接続された配置許容基本セルであり、３３は配置許
容基本セル３２に接続する配置許容基本セルであっても
良い。
Ｍ１に接続する配線経路に挿入されたバッファであり、
３２はバッファ３１が挿入される前にメガマクロＭ１に
直接接続された配置許容基本セルであり、３３は配置許
容基本セル３２に接続する配置許容基本セルであっても
良い。
【００５４】さらに３２はステップＳ２２で説明した高
駆動基本セルであっても良い。このように第２の実施の
形態による半導体集積回路のレイアウト方法では、基本
セル配置禁止領域内の自動レイアウト領域に、複数のバ
ッファと複数の配置許容基本セルを任意に組み合わせて
配置することが出来る。
駆動基本セルであっても良い。このように第２の実施の
形態による半導体集積回路のレイアウト方法では、基本
セル配置禁止領域内の自動レイアウト領域に、複数のバ
ッファと複数の配置許容基本セルを任意に組み合わせて
配置することが出来る。
【００５５】
【発明の効果】以上説明したように、本発明による半導
体集積回路のレイアウト方法は、設計の初期段階で基本
セル配置禁止領域内の自動レイアウト領域に配置可能な
配置許容基本セルを全基本セルから選択し、配置許容基
本セルと配置許容基本セルを除く基本セルに対し同一の
配置・配線工程での処理を行うので、第１及び第２の従
来例よりも集積度が向上し半導体チップの面積が小さく
なるという効果が得られる。
体集積回路のレイアウト方法は、設計の初期段階で基本
セル配置禁止領域内の自動レイアウト領域に配置可能な
配置許容基本セルを全基本セルから選択し、配置許容基
本セルと配置許容基本セルを除く基本セルに対し同一の
配置・配線工程での処理を行うので、第１及び第２の従
来例よりも集積度が向上し半導体チップの面積が小さく
なるという効果が得られる。
【００５６】すなわち第１及び第２の従来例に比し、基
本セル配置禁止領域内の自動レイアウト領域に配置され
る配置許容基本セルが増加することから、基本セル配置
領域に配置される基本セルの数が減少し、基本セル配置
領域の面積を小さくすることが出来る。
本セル配置禁止領域内の自動レイアウト領域に配置され
る配置許容基本セルが増加することから、基本セル配置
領域に配置される基本セルの数が減少し、基本セル配置
領域の面積を小さくすることが出来る。
【００５７】また第２の従来例よりも全体の設計工程を
短縮することが出来るので、設計期間を短縮することが
出来る。
短縮することが出来るので、設計期間を短縮することが
出来る。
【００５８】さらに概略配置・配線工程で、メガマクロ
と接続する配置許容基本セルをメガマクロに距離的に近
い基本セル配置禁止領域内の自動レイアウト領域に配置
するので、この自動レイアウト領域内に配置された回路
ブロックではタイミングエラーを生じにくいという特徴
がある。
と接続する配置許容基本セルをメガマクロに距離的に近
い基本セル配置禁止領域内の自動レイアウト領域に配置
するので、この自動レイアウト領域内に配置された回路
ブロックではタイミングエラーを生じにくいという特徴
がある。
【図１】本発明の半導体集積回路のレイアウト方法の実
施の形態を示すフローチャートである。
施の形態を示すフローチャートである。
【図２】本発明の半導体集積回路のレイアウト方法を用
いて設計した半導体チップの概略図である。
いて設計した半導体チップの概略図である。
【図３】本発明の半導体集積回路のレイアウト方法を用
いて設計した半導体チップの概略図である。
いて設計した半導体チップの概略図である。
【図４】第１の従来技術を用いて設計した半導体チップ
の概略図である。
の概略図である。
１ 回路接続情報 ２ レイアウト情報 ３ マスクデータ ２０，４−１ 半導体チップ ２１，４−２ ボンディングパッド ２２ 入出力バッファ ２３ チップ内部領域 ２４ 基本セル配置禁止領域 ２５ 基本セル配置領域 ２６，３１，３２ 配置許容基本セルまたはバッファ ２７，３３ 基本セルまたは配置許容基本セル
Claims (8)
- 【請求項１】 基本的な回路機能を有する基本セルと前
記基本セルよりも回路規模が大きいメガマクロとを含む
半導体集積回路のレイアウト方法であって、 半導体チップの内側にチップ内部領域を生成するチップ
内部領域生成工程と、 前記チップ内部領域に前記メガマクロを配置するメガマ
クロ配置工程と、 前記メガマクロ配置工程で配置された前記メガマクロを
包含するように基本セル配置禁止領域を生成する基本セ
ル配置禁止領域生成工程と、 前記基本セル配置禁止領域内の前記メガマクロを含まな
い領域である許容基本セル配置領域を生成する許容基本
セル配置領域生成工程と、 前記チップ内部領域内の前記基本セル配置禁止領域を含
まない基本セル配置領域を生成する基本セル配置領域生
成工程と、 前記許容基本セル配置領域に配置可能な前記基本セルで
ある配置許容基本セルを前記基本セルから選択する配置
許容基本セル選択工程と、 前記配置許容基本セル選択工程で選択された前記配置許
容基本セルを前記許容基本セル配置領域に優先的に配置
し、前記配置許容基本セル以外の前記基本セルを前記基
本セル配置領域に配置する処理を含むレイアウト工程
と、を備えることを特徴とする半導体集積回路のレイア
ウト方法。 - 【請求項２】 前記配置許容基本セル選択工程におい
て、前記メガマクロに直接接続する前記基本セルを前記
配置許容基本セルとして選択することを特徴とする請求
項１記載の半導体集積回路のレイアウト方法。 - 【請求項３】 前記配置許容基本セル選択工程におい
て、前記メガマクロに直接接続する前記基本セルのうち
で、インバータまたはバッファなどの２端子を有する前
記基本セルを前記配置許容基本セルとして選択すること
を特徴とする請求項１記載の半導体集積回路のレイアウ
ト方法。 - 【請求項４】 前記配置許容基本セル選択工程におい
て、前記メガマクロに直列接続された前記基本セルのう
ち、前記メガマクロに直接接続された、すなわち第１番
目の接続順位である前記基本セルから２以上の接続順位
までの前記基本セルを、前記配置許容基本セルとして選
択することを特徴とする請求項１記載の半導体集積回路
のレイアウト方法。 - 【請求項５】 前記配置許容基本セル選択工程におい
て、前記メガマクロ間の距離と前記基本セルの大きさと
を比較して前記配置許容基本セルを選択することを特徴
とする請求項１記載の半導体集積回路のレイアウト方
法。 - 【請求項６】 前記レイアウト工程において、前記配置
許容基本セルを含む前記基本セルを概略的に配置すると
共に、前記基本セルと前記メガマクロを含む回路ブロッ
ク間を概略的に配線し、配置情報と配線情報とを含む概
略レイアウト情報として生成することを特徴とする請求
項１記載の半導体集積回路のレイアウト方法。 - 【請求項７】 前記概略レイアウト情報を参照し、配線
遅延を考慮したタイミング検証を前記半導体集積回路に
対し実行し、タイミング情報を出力するタイミング検証
工程と、 前記タイミング情報を参照して、このタイミング情報に
含まれる特定のタイミングがタイミング制約条件を満足
するか否かを判定するタイミング判定工程と、 前記タイミング判定工程で、特定のタイミングがタイミ
ング制約条件を満足しないと判定された場合、前記特定
のタイミングに関係する配線経路にバッファを追加挿入
することを特徴とする請求項６記載の半導体集積回路の
レイアウト方法。 - 【請求項８】 前記概略レイアウト情報を参照し、配線
遅延を考慮したタイミング検証を前記半導体集積回路に
対し実行し、タイミング情報を出力するタイミング検証
工程と、 前記タイミング情報を参照して、このタイミング情報に
含まれる特定のタイミングがタイミング制約条件を満足
するか否かを判定するタイミング判定工程と、 前記タイミング判定工程で、特定のタイミングがタイミ
ング制約条件を満足しないと判定された場合、前記特定
のタイミングに関係する配線経路に存在する前記基本セ
ルを、この基本セルと論理が同一で駆動能力が大きい高
駆動基本セルに置換することを特徴とする請求項６記載
の半導体集積回路のレイアウト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000125452A JP3530459B2 (ja) | 2000-04-26 | 2000-04-26 | 半導体集積回路のレイアウト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000125452A JP3530459B2 (ja) | 2000-04-26 | 2000-04-26 | 半導体集積回路のレイアウト方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001308190A true JP2001308190A (ja) | 2001-11-02 |
| JP3530459B2 JP3530459B2 (ja) | 2004-05-24 |
Family
ID=18635409
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000125452A Expired - Fee Related JP3530459B2 (ja) | 2000-04-26 | 2000-04-26 | 半導体集積回路のレイアウト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3530459B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102430482B1 (ko) * | 2022-02-14 | 2022-08-08 | 주식회사 마키나락스 | 금지 영역 정보를 기반으로 반도체 소자를 배치하는 방법 |
| KR102430484B1 (ko) * | 2022-02-17 | 2022-08-08 | 주식회사 마키나락스 | 인공지능 기반의 반도체 설계 방법 |
| KR102440629B1 (ko) * | 2022-02-18 | 2022-09-06 | 주식회사 마키나락스 | 반도체 설계를 위한 신경망 모델 학습 방법 |
| US11657206B1 (en) | 2022-02-17 | 2023-05-23 | MakinaRocks Co., Ltd. | Method for semiconductor design based on artificial intelligence |
| US11663390B1 (en) | 2022-02-14 | 2023-05-30 | MakinaRocks Co., Ltd. | Method for placement semiconductor device based on prohibited area information |
-
2000
- 2000-04-26 JP JP2000125452A patent/JP3530459B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102430482B1 (ko) * | 2022-02-14 | 2022-08-08 | 주식회사 마키나락스 | 금지 영역 정보를 기반으로 반도체 소자를 배치하는 방법 |
| US11663390B1 (en) | 2022-02-14 | 2023-05-30 | MakinaRocks Co., Ltd. | Method for placement semiconductor device based on prohibited area information |
| KR102430484B1 (ko) * | 2022-02-17 | 2022-08-08 | 주식회사 마키나락스 | 인공지능 기반의 반도체 설계 방법 |
| US11657206B1 (en) | 2022-02-17 | 2023-05-23 | MakinaRocks Co., Ltd. | Method for semiconductor design based on artificial intelligence |
| KR102440629B1 (ko) * | 2022-02-18 | 2022-09-06 | 주식회사 마키나락스 | 반도체 설계를 위한 신경망 모델 학습 방법 |
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