JP2790876B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術（第５、６図） 発明が解決しようとする課題 課題を解決するための手段 作用 実施例 本発明の一実施例（第１〜４図） 発明の効果 〔概要〕 半導体集積回路のレイアウト設計の改善を図った半導
体装置の製造方法に関し、 既設計データの周囲に端子位置合わせ枠パタンを発生
させ、該端子位置合わせ枠によりブロック間の接続を行
って既設定データを変更することなく、設計資産の再利
用を可能にする半導体装置の製造方法を提供することを
目的とし、 所定の設計基準に基づいて設計された既設計データで
ある第１のブロックを抽出する工程と、前記第１のブロ
ックの周囲に端子位置合わせ枠を発生させ、該第１のブ
ロックと該端子位置合わせ枠との間を配線する工程と、
前記第１のブロックとは異なる他の設計基準に基づいて
設計されたデータである第２のブロック内に前記端子位
置合わせ枠を発生させ、該第２のブロックと該端子位置
合わせ枠との間を配線する工程と、前記端子位置合わせ
枠との間の配線が行われた第１のブロックと、前記端子
位置合わせ枠との間の配線が行われた第２のブロックと
を合成して複合LSIのマスクパターンデータを出力する
工程と、を有することを特徴としている。
体装置の製造方法に関し、 既設計データの周囲に端子位置合わせ枠パタンを発生
させ、該端子位置合わせ枠によりブロック間の接続を行
って既設定データを変更することなく、設計資産の再利
用を可能にする半導体装置の製造方法を提供することを
目的とし、 所定の設計基準に基づいて設計された既設計データで
ある第１のブロックを抽出する工程と、前記第１のブロ
ックの周囲に端子位置合わせ枠を発生させ、該第１のブ
ロックと該端子位置合わせ枠との間を配線する工程と、
前記第１のブロックとは異なる他の設計基準に基づいて
設計されたデータである第２のブロック内に前記端子位
置合わせ枠を発生させ、該第２のブロックと該端子位置
合わせ枠との間を配線する工程と、前記端子位置合わせ
枠との間の配線が行われた第１のブロックと、前記端子
位置合わせ枠との間の配線が行われた第２のブロックと
を合成して複合LSIのマスクパターンデータを出力する
工程と、を有することを特徴としている。
本発明は、半導体装置の製造方法に関し、詳しくは、
半導体集積回路のレイアウト設計の改善を図った半導体
装置の製造方法に係り、特に、LSI設計パタンデータ処
理において、各種テクノロジーで設計された既設計デー
タを活用し、複合VLSIを設計するデータ処理の改良に関
する。
半導体集積回路のレイアウト設計の改善を図った半導体
装置の製造方法に係り、特に、LSI設計パタンデータ処
理において、各種テクノロジーで設計された既設計デー
タを活用し、複合VLSIを設計するデータ処理の改良に関
する。
一般に、半導体集積回路において、チップサイズの概
略値を決め、その内部の大まかな割り振りを決めるのが
レイアウト設計である。
略値を決め、その内部の大まかな割り振りを決めるのが
レイアウト設計である。
LSIのレイアウト設計を行う際には、設計に要する時
間や労力を削減したり各種検証を容易にするために、素
子（トランジスタやキャパシタ）をチップ上に一つずつ
レイアウトするのではなく、ある程度の論理機能をもっ
た単位、すなわち機能ブロック（functional block）ご
とのレイアウト設計をあらかじめ完了しておいた後に、
これらの機能ブロック間の配置・配線設計を行いつつチ
ップ全体のレイアウト設計を完了するのが普通である。
間や労力を削減したり各種検証を容易にするために、素
子（トランジスタやキャパシタ）をチップ上に一つずつ
レイアウトするのではなく、ある程度の論理機能をもっ
た単位、すなわち機能ブロック（functional block）ご
とのレイアウト設計をあらかじめ完了しておいた後に、
これらの機能ブロック間の配置・配線設計を行いつつチ
ップ全体のレイアウト設計を完了するのが普通である。
近年、LSIの大規模化並びに複合化の要求に伴い、大
規模LSIの開発に時間を要している。それゆえ、大規模L
SI開発の際、設計資産の再利用が図られ、過去に設計し
たブロック（セル）をライブラリとして登録しておき、
それらのブロックを積み上げてLSI回路を構築しようと
する方法が採られている。例えば、第５図に示すような
パターンデータを設計するには第６図に示すフローチャ
ートが用いられる。第５図は、複合VLSIのパターンデー
タ設計を説明するための図であり、この図において、図
中網かけ部分として示したブロックＢと、該図中ハッチ
ング部分として示したブロックＢとはテクノロジの違う
ブロックＡとを１つのチップ上に載せる場合の例であ
る。ここで、ブロックＢおよびブロックＡ内の各小ブロ
ックは、例えばCPU、ROM部、RAM部、デコーダ部、セン
スアンプ等を示しており、白地部分はブロック間の境界
部を示している。第５図に示したパターンデータを設計
するためには第６図に示す処理プログラムによる処理を
行う。すなわち、ブロックＡおよびブロックＢ間には端
子間隔や配線間の最小間隔の設計基準（以下、テクノロ
ジという）テクノロジの違いがあるので、それを適切に
繋げる必要がある。そのため、まず、ステップP1で、端
子間隔等を合わせるために組み込み部分のブロックをテ
クノロジに合わせてもう一度再設計し、ステップP2でパ
タン展開、マージ図形操作をする。したがって、すなわ
ち、ソフト的なツールが無かったため工数が非常にかか
っていた。
規模LSIの開発に時間を要している。それゆえ、大規模L
SI開発の際、設計資産の再利用が図られ、過去に設計し
たブロック（セル）をライブラリとして登録しておき、
それらのブロックを積み上げてLSI回路を構築しようと
する方法が採られている。例えば、第５図に示すような
パターンデータを設計するには第６図に示すフローチャ
ートが用いられる。第５図は、複合VLSIのパターンデー
タ設計を説明するための図であり、この図において、図
中網かけ部分として示したブロックＢと、該図中ハッチ
ング部分として示したブロックＢとはテクノロジの違う
ブロックＡとを１つのチップ上に載せる場合の例であ
る。ここで、ブロックＢおよびブロックＡ内の各小ブロ
ックは、例えばCPU、ROM部、RAM部、デコーダ部、セン
スアンプ等を示しており、白地部分はブロック間の境界
部を示している。第５図に示したパターンデータを設計
するためには第６図に示す処理プログラムによる処理を
行う。すなわち、ブロックＡおよびブロックＢ間には端
子間隔や配線間の最小間隔の設計基準（以下、テクノロ
ジという）テクノロジの違いがあるので、それを適切に
繋げる必要がある。そのため、まず、ステップP1で、端
子間隔等を合わせるために組み込み部分のブロックをテ
クノロジに合わせてもう一度再設計し、ステップP2でパ
タン展開、マージ図形操作をする。したがって、すなわ
ち、ソフト的なツールが無かったため工数が非常にかか
っていた。
しかしながら、このような従来の半導体装置の製造方
法にあっては、既設定データを他の設定データに組み込
む際、第５図に示すようにブロックＡとブロックＢのつ
なぎ（境界部）の部分の処理に工数を要し、ブロックＢ
に組み込む際ブロックＡの大幅な変更を余儀なくされる
ことから、工数がかかり、人手によるためミスも増え、
非常に能率が悪いといった問題点があった。
法にあっては、既設定データを他の設定データに組み込
む際、第５図に示すようにブロックＡとブロックＢのつ
なぎ（境界部）の部分の処理に工数を要し、ブロックＢ
に組み込む際ブロックＡの大幅な変更を余儀なくされる
ことから、工数がかかり、人手によるためミスも増え、
非常に能率が悪いといった問題点があった。
そこで本発明は、既設計データの周囲に端子位置合わ
せ枠パタンを発生させることにより、該端子位置合わせ
枠によりブロック間の接続を行って、既設計データを変
更することなく、設計資産の再利用を可能にする半導体
装置の製造方法を提供することを目的としている。
せ枠パタンを発生させることにより、該端子位置合わせ
枠によりブロック間の接続を行って、既設計データを変
更することなく、設計資産の再利用を可能にする半導体
装置の製造方法を提供することを目的としている。
本発明による半導体装置の製造方法は上記目的達成の
ため、所定の設計基準に基づいて設計された既設計デー
タである第１のブロックを抽出する工程と、前記第１の
ブロックの周囲に端子位置合わせ枠を発生させ、該第１
のブロックと該端子位置合わせ枠との間を配線する工程
と、前記第１のブロックとは異なる他の設計基準に基づ
いて設計されたデータである第２のブロック内に前記端
子位置合わせ枠を発生させ、該第２のブロックと該端子
位置合わせ枠との間を配線する工程と、前記端子位置合
わせ枠との間の配線が行われた第１のブロックと、前記
端子位置合わせ枠との間の配線が行われた第２のブロッ
クとを合成して複合LSIのマスクパターンデータを出力
する工程と、を有することを特徴としている。
ため、所定の設計基準に基づいて設計された既設計デー
タである第１のブロックを抽出する工程と、前記第１の
ブロックの周囲に端子位置合わせ枠を発生させ、該第１
のブロックと該端子位置合わせ枠との間を配線する工程
と、前記第１のブロックとは異なる他の設計基準に基づ
いて設計されたデータである第２のブロック内に前記端
子位置合わせ枠を発生させ、該第２のブロックと該端子
位置合わせ枠との間を配線する工程と、前記端子位置合
わせ枠との間の配線が行われた第１のブロックと、前記
端子位置合わせ枠との間の配線が行われた第２のブロッ
クとを合成して複合LSIのマスクパターンデータを出力
する工程と、を有することを特徴としている。
本発明では、各種テクノロジで設計された既設計デー
タが他の設定データに組み込まれる際、該既設定データ
の周囲に端子位置合わせ枠が作成され、該枠内で該設定
データの配線処理が行われるとともに、該枠外で他の設
計データと該枠との配線処理が行われて他の設計データ
と接続される。
タが他の設定データに組み込まれる際、該既設定データ
の周囲に端子位置合わせ枠が作成され、該枠内で該設定
データの配線処理が行われるとともに、該枠外で他の設
計データと該枠との配線処理が行われて他の設計データ
と接続される。
したがって、既設計データを変更することなく他の設
計データに自動的に接続することができることから設計
資産の再利用が可能になり、また既設計データの変更箇
所も最小限で済むため、短時間で高信頼なVLSIの開発が
可能になる。
計データに自動的に接続することができることから設計
資産の再利用が可能になり、また既設計データの変更箇
所も最小限で済むため、短時間で高信頼なVLSIの開発が
可能になる。
以下、本発明を図面に基づいて説明する。
第１〜４図は本発明に係る半導体装置の製造方法の一
実施例を示す図である。
実施例を示す図である。
まず、構成を説明する。第１図は本方法を実施するた
めの装置のシステム構成図であり、この図において、１
は本システムのCPUであり、設計データの作成等はCPU1
により行われる。本システムの処理を指示する制御カー
ド（図示略）をカードリーダ２で読み取ってCPU1に供給
すると、各ジョブステップのプログラムが格納されてい
る記憶装置３から所定の処理プログラムが読み出され、
記憶装置４を用いてCPU1で実行される。そして、その処
理結果は図示しないMT等に出力される。
めの装置のシステム構成図であり、この図において、１
は本システムのCPUであり、設計データの作成等はCPU1
により行われる。本システムの処理を指示する制御カー
ド（図示略）をカードリーダ２で読み取ってCPU1に供給
すると、各ジョブステップのプログラムが格納されてい
る記憶装置３から所定の処理プログラムが読み出され、
記憶装置４を用いてCPU1で実行される。そして、その処
理結果は図示しないMT等に出力される。
以上の構成において、第２図は本方法の処理プログラ
ムを示すフローチャートである。まず、P11で第３図
（ａ）に示すブロックＡに対し、同図（ｂ）に示すよう
に既設計データ（この場合はパターンＡ）の周囲に端子
位置合わせ枠11パタンを発生する。次いで、P12で同図
（ｃ）に示すように既設計データと端子位置合わせ枠11
との内側で配線処理を行う。このとき、グリッド間隔、
配線間や配線と枠間の間隔制限を移植後の仕様に合わせ
て配線する。又別にP13で同図（ｄ）（ｅ）に示すよう
に端子位置合わせ枠11を発生させた後、同図（ｅ）に示
すように端子位置合わせ枠11と該端子位置合わせ枠11の
外側の他の設計データとの間の配線処理を行う。そして
P14で同図（ｆ）に示すように最終的に既設計データ、
端子位置合わせ枠11データおよび他の設計データを合成
し、その後、P15で図形操作し、露光データ、検査デー
タを作成しLSIを製造する。
ムを示すフローチャートである。まず、P11で第３図
（ａ）に示すブロックＡに対し、同図（ｂ）に示すよう
に既設計データ（この場合はパターンＡ）の周囲に端子
位置合わせ枠11パタンを発生する。次いで、P12で同図
（ｃ）に示すように既設計データと端子位置合わせ枠11
との内側で配線処理を行う。このとき、グリッド間隔、
配線間や配線と枠間の間隔制限を移植後の仕様に合わせ
て配線する。又別にP13で同図（ｄ）（ｅ）に示すよう
に端子位置合わせ枠11を発生させた後、同図（ｅ）に示
すように端子位置合わせ枠11と該端子位置合わせ枠11の
外側の他の設計データとの間の配線処理を行う。そして
P14で同図（ｆ）に示すように最終的に既設計データ、
端子位置合わせ枠11データおよび他の設計データを合成
し、その後、P15で図形操作し、露光データ、検査デー
タを作成しLSIを製造する。
以下、より具体的に説明すると、第４図は本方法のプ
ログラム単位機能のフローチャートであり、各ステップ
P21〜P24は１つの独立したプログラムを示している。第
４図において、まず、MT12に格納されている既設計デー
タからP21でマクロセル、ブロック等のフィギャーの抽
出、削除、合成を行い、組み込む対象となるセル、ブロ
ックＡ（第３図（ａ）参照）を取り出す。そして、セ
ル、ブロックＡのデータをレベルコード（設計の層を示
す番号）の変更（すなわち、フィギャー名の変更）、メ
ンバー単位の比較およびレベルコード、データタイプの
変更を行う。ここで、メンバーとはチップ全体をいい、
フィギャーはその下位のブロック等をいう。また、デー
タタイプの変更とは新しく設計する上で、所定のセルを
所定の位置に新しいテクノロジで決められた規約に合わ
せるための変更をいう。P22では端子名の変更・発生・
削除を行うとともに、端子マーク・原点マークの発生・
削除をする。また、P23では、配線のグリッド合わせを
行って、第３図（ｂ）に示す端子位置合わせ11を発生さ
せる。P24では、レイアウト上に合成したものをマスク
パターンにするための処理であって、具体的には段階化
論理処理、シフト、マージ、リサイジング処理をする。
上記各プログラムP21〜P24で示した処理は必要に応じて
適宜適当なプログラムが選択されて繰り返し処理され
る。具体的には、まず、既設計データからフィギャーの
抽出等（プログラムP21）を用い、組み込む対象となる
セル・ブロックＡ（第３図（ａ）参照）を取り出す。そ
して、ブロックＡのデータをレベルコードの変更（プロ
グラムP21）端子名の変更（プログラムP22）又、リダク
ションやシフトのリサイジング処理（プログラムP24）
を施し、移植後ブロックＢ（第３図（ｄ）参照）のテク
ノロジに合わせておく。次に、ブロックＡ対して端子位
置合わせ枠11を発生（プログラムP23）させる。そし
て、該枠11とブロックＡの間を配線（プログラムP23）
し、又別に、この枠11とブロックＢの間を配線（プログ
ラムP23）する。そうして出来た２つのデータ（第３図
（ｃ）（ｅ）参照）を合成する。このときの処理は、フ
ィギャーの合成（プログラムP21）、階層化論理処理
（プログラムP24）等で行う。これらの処理をして出力
されたデータが複合LSIのマスクパターンデータとな
る、MT13に出力される。
ログラム単位機能のフローチャートであり、各ステップ
P21〜P24は１つの独立したプログラムを示している。第
４図において、まず、MT12に格納されている既設計デー
タからP21でマクロセル、ブロック等のフィギャーの抽
出、削除、合成を行い、組み込む対象となるセル、ブロ
ックＡ（第３図（ａ）参照）を取り出す。そして、セ
ル、ブロックＡのデータをレベルコード（設計の層を示
す番号）の変更（すなわち、フィギャー名の変更）、メ
ンバー単位の比較およびレベルコード、データタイプの
変更を行う。ここで、メンバーとはチップ全体をいい、
フィギャーはその下位のブロック等をいう。また、デー
タタイプの変更とは新しく設計する上で、所定のセルを
所定の位置に新しいテクノロジで決められた規約に合わ
せるための変更をいう。P22では端子名の変更・発生・
削除を行うとともに、端子マーク・原点マークの発生・
削除をする。また、P23では、配線のグリッド合わせを
行って、第３図（ｂ）に示す端子位置合わせ11を発生さ
せる。P24では、レイアウト上に合成したものをマスク
パターンにするための処理であって、具体的には段階化
論理処理、シフト、マージ、リサイジング処理をする。
上記各プログラムP21〜P24で示した処理は必要に応じて
適宜適当なプログラムが選択されて繰り返し処理され
る。具体的には、まず、既設計データからフィギャーの
抽出等（プログラムP21）を用い、組み込む対象となる
セル・ブロックＡ（第３図（ａ）参照）を取り出す。そ
して、ブロックＡのデータをレベルコードの変更（プロ
グラムP21）端子名の変更（プログラムP22）又、リダク
ションやシフトのリサイジング処理（プログラムP24）
を施し、移植後ブロックＢ（第３図（ｄ）参照）のテク
ノロジに合わせておく。次に、ブロックＡ対して端子位
置合わせ枠11を発生（プログラムP23）させる。そし
て、該枠11とブロックＡの間を配線（プログラムP23）
し、又別に、この枠11とブロックＢの間を配線（プログ
ラムP23）する。そうして出来た２つのデータ（第３図
（ｃ）（ｅ）参照）を合成する。このときの処理は、フ
ィギャーの合成（プログラムP21）、階層化論理処理
（プログラムP24）等で行う。これらの処理をして出力
されたデータが複合LSIのマスクパターンデータとな
る、MT13に出力される。
以上述べたように、本実施例ではLSIのマスクパター
ンデータのデータ処理において、各種テクノロジーで設
計された既設計データを他の設計データに組み込み、複
合LSIを作る際、既設定データの周囲に端子位置合わせ
枠11を発生させ、既設計データと端子位置合わせ枠11内
での配線処理を行うとともに、端子位置合わせ枠11を他
の設計データに接続している。したがって、設計資産の
再利用が可能となり、既設計データの変更箇所も最小限
となるため、工数が少なくて済み、ミスも抑えられ、能
率の良い複合LSIのマスクパタンデータ処理が実現す
る。その結果、各種テクノロジが変化しても設計資産の
再利用が可能となり、短時間で、かつ高信頼な大規模LS
Iの開発が可能になる。
ンデータのデータ処理において、各種テクノロジーで設
計された既設計データを他の設計データに組み込み、複
合LSIを作る際、既設定データの周囲に端子位置合わせ
枠11を発生させ、既設計データと端子位置合わせ枠11内
での配線処理を行うとともに、端子位置合わせ枠11を他
の設計データに接続している。したがって、設計資産の
再利用が可能となり、既設計データの変更箇所も最小限
となるため、工数が少なくて済み、ミスも抑えられ、能
率の良い複合LSIのマスクパタンデータ処理が実現す
る。その結果、各種テクノロジが変化しても設計資産の
再利用が可能となり、短時間で、かつ高信頼な大規模LS
Iの開発が可能になる。
本発明によれば、既設計データを変更することなく、
ブロック間の接続を行うことができ、設計資産の再利用
が可能になる。
ブロック間の接続を行うことができ、設計資産の再利用
が可能になる。
第１〜４図は本発明に係る半導体装置の製造方法の一実
施例を示す図であり、 第１図はそのシステム構成図、 第２図はその処理プログラムを示すフローチャート、 第３図はそのデータ処理を説明するための図、 第４図はそのプログラム単位のフローチャート、 第５、６図は従来の半導体装置の製造方法を示す図であ
り、 第５図はその複合VLSIを示す図、 第６図はその処理プログラムを示すフローチャートであ
る。 １……CPU、 ２……カードリーダ、 ３、４……記憶装置、 11……端子位置合わせ枠、 12、13……MT。
施例を示す図であり、 第１図はそのシステム構成図、 第２図はその処理プログラムを示すフローチャート、 第３図はそのデータ処理を説明するための図、 第４図はそのプログラム単位のフローチャート、 第５、６図は従来の半導体装置の製造方法を示す図であ
り、 第５図はその複合VLSIを示す図、 第６図はその処理プログラムを示すフローチャートであ
る。 １……CPU、 ２……カードリーダ、 ３、４……記憶装置、 11……端子位置合わせ枠、 12、13……MT。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/118,21/82 H01L 27/04
Claims (1)
- 【請求項１】所定の設計基準に基づいて設計された既設
計データである第１のブロックを抽出する工程と、 前記第１のブロックの周囲に端子位置合わせ枠を発生さ
せ、該第１のブロックと該端子位置合わせ枠との間を配
線する工程と、 前記第１のブロックとは異なる他の設計基準に基づいて
設計されたデータである第２のブロック内に前記端子位
置合わせ枠を発生させ、該第２のブロックと該端子位置
合わせ枠との間を配線する工程と、 前記端子位置合わせ枠との間の配線が行われた第１のブ
ロックと、前記端子位置合わせ枠との間の配線が行われ
た第２のブロックとを合成して複合LSIのマスクパター
ンデータを出力する工程と、 を有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1292902A JP2790876B2 (ja) | 1989-11-10 | 1989-11-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1292902A JP2790876B2 (ja) | 1989-11-10 | 1989-11-10 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03153064A JPH03153064A (ja) | 1991-07-01 |
| JP2790876B2 true JP2790876B2 (ja) | 1998-08-27 |
Family
ID=17787879
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1292902A Expired - Fee Related JP2790876B2 (ja) | 1989-11-10 | 1989-11-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2790876B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01179343A (ja) * | 1987-12-30 | 1989-07-17 | Nec Corp | 半導体集積回路装置 |
| JPH0212857A (ja) * | 1988-06-30 | 1990-01-17 | Toshiba Corp | 半導体集積回路の配線方法 |
-
1989
- 1989-11-10 JP JP1292902A patent/JP2790876B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH03153064A (ja) | 1991-07-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |