JPH03153064A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03153064A JPH03153064A JP1292902A JP29290289A JPH03153064A JP H03153064 A JPH03153064 A JP H03153064A JP 1292902 A JP1292902 A JP 1292902A JP 29290289 A JP29290289 A JP 29290289A JP H03153064 A JPH03153064 A JP H03153064A
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- 238000004519 manufacturing process Methods 0.000 title claims description 17
- 238000000034 method Methods 0.000 claims abstract description 18
- 239000002131 composite material Substances 0.000 claims description 6
- 230000008569 process Effects 0.000 abstract description 6
- 238000007689 inspection Methods 0.000 abstract description 2
- 238000002513 implantation Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 12
- 238000005516 engineering process Methods 0.000 description 11
- 230000008859 change Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000003860 storage Methods 0.000 description 3
- 150000001875 compounds Chemical class 0.000 description 2
- 238000002054 transplantation Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
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- 238000012795 verification Methods 0.000 description 1
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
従来の技術 （第５．６図）発明が解決
しようとする課題 課題を解決するための手段 作用 実施例 本発明の一実施例 （第１〜４図）発明の効果 〔概要〕 半導体集積回路のレイアウト設計の改善を図った半導体
装置の製造方法に関し、 既設計データの周囲に端子位置合わせ枠バタンを発生さ
せ、該端子位置合わせ枠によりブロック間の接続を行っ
て既設計データを変更することなく、設計資産の再利用
を可能にする半導体装置の製造方法を提供することを目
的とし、 所定の設計基準に基づいて設計された既設計データを、
他の設計基準に基づいて設計された設計データに組み込
んで複合ＬＳＩを作成する半導体装置の製造方法であっ
て、前記既設計データの周囲に接続端子の位置合わせを
するための端子位置合わせ枠を発生し、該枠内で前記既
設計データと副枠との配線処理を行うとともに、配線処
理された副枠と前記他の設計データとを配線処理して接
続するように構成する。
しようとする課題 課題を解決するための手段 作用 実施例 本発明の一実施例 （第１〜４図）発明の効果 〔概要〕 半導体集積回路のレイアウト設計の改善を図った半導体
装置の製造方法に関し、 既設計データの周囲に端子位置合わせ枠バタンを発生さ
せ、該端子位置合わせ枠によりブロック間の接続を行っ
て既設計データを変更することなく、設計資産の再利用
を可能にする半導体装置の製造方法を提供することを目
的とし、 所定の設計基準に基づいて設計された既設計データを、
他の設計基準に基づいて設計された設計データに組み込
んで複合ＬＳＩを作成する半導体装置の製造方法であっ
て、前記既設計データの周囲に接続端子の位置合わせを
するための端子位置合わせ枠を発生し、該枠内で前記既
設計データと副枠との配線処理を行うとともに、配線処
理された副枠と前記他の設計データとを配線処理して接
続するように構成する。
本発明は、半導体装置の製造方法に関し、詳しくは、半
導体集積回路のレイアウト設計の改善を図った半導体装
置の製造方法に係り、特に、ＬＳＩ設計パタンデータ処
理において、各種テクノロジーで設計された既設計デー
タを活用し、複合ＶＬＳＩを設計するデータ処理の改良
に関する。
導体集積回路のレイアウト設計の改善を図った半導体装
置の製造方法に係り、特に、ＬＳＩ設計パタンデータ処
理において、各種テクノロジーで設計された既設計デー
タを活用し、複合ＶＬＳＩを設計するデータ処理の改良
に関する。
一般に、半導体集積回路において、チップサイズの概略
値を決め、その内部の大まかな割り振りを決めるのがレ
イアウト設計である。
値を決め、その内部の大まかな割り振りを決めるのがレ
イアウト設計である。
ＬＳＩのレイアウト設計を行う際には、設計に要する時
間や労力を削減したり各種検証を容易にするために、素
子（トランジスタやキャパシタ）をチップ上に一つずつ
レイアウトするのではな（、ある程度の論理機能をもっ
た単位、すなわち機能ブロック（ｆｕｎｃｔｉｏｎａｌ
ｂｌｏｃｋ）ごとのレイアウト設計をあらかしめ完了
しておいた後に、これらの機能ブロック間の配置・配線
設計を行いつつチップ全体のレイアウト設計を完了する
のが９Ｊである。
間や労力を削減したり各種検証を容易にするために、素
子（トランジスタやキャパシタ）をチップ上に一つずつ
レイアウトするのではな（、ある程度の論理機能をもっ
た単位、すなわち機能ブロック（ｆｕｎｃｔｉｏｎａｌ
ｂｌｏｃｋ）ごとのレイアウト設計をあらかしめ完了
しておいた後に、これらの機能ブロック間の配置・配線
設計を行いつつチップ全体のレイアウト設計を完了する
のが９Ｊである。
近年、ＬＳＩの大規模化並びに複合化の要求に伴い、大
規模ＬＳＩの開発に時間を要しでいる。
規模ＬＳＩの開発に時間を要しでいる。
それゆえ、大規模ＬＳＩ開発の際、設計資産の再利用が
図られ、過去に設計したブロック（セル）をライブラリ
として登録しておき、それらのブロックを積み上げてＬ
ＳＩ回路を構築しようとする方法が採られている。例え
ば、第５図に示すようなパターンデータを設計するには
第６図に示すフローチャートが用いられる。第５図は、
複合ＶＬＳｌのパターンデータ設計を説明するための図
であり、この図において、図中網かけ部分として示した
ブロックＢと、該図中ハンチング部分として示したブロ
ックＢとはテクノロジの違うブロック八とを１つのチッ
プ上に載せる場合の例である。
図られ、過去に設計したブロック（セル）をライブラリ
として登録しておき、それらのブロックを積み上げてＬ
ＳＩ回路を構築しようとする方法が採られている。例え
ば、第５図に示すようなパターンデータを設計するには
第６図に示すフローチャートが用いられる。第５図は、
複合ＶＬＳｌのパターンデータ設計を説明するための図
であり、この図において、図中網かけ部分として示した
ブロックＢと、該図中ハンチング部分として示したブロ
ックＢとはテクノロジの違うブロック八とを１つのチッ
プ上に載せる場合の例である。
ここで、ブロックＢおよびブロックＡ内の各小ブロック
は、例えばＣＰＵ、ＲＯＭ部、ＲＡＭ部、デコーダ部、
センスアンプ等を示しており、白地部分はブロック間の
境界部を示している。第５図に示したパターンデータを
設計するためには第６図に示す処理プログラムによる処
理を行う。すなわち、ブロックＡおよびブロック８間に
は端子間隔や配線間の最小間隔の設計基準（以下、テク
ノロジという）テクノロジの違いがあるので、それを適
切に繋げる必要がある。そのため、まず、ステップＰ１
で、端子間隔等を合わせるために組み込み部分のブロッ
クをテクノロジに合わせてもう一度再設計し、ステップ
Ｐ２でバタン展開、マージ図形操作をする。したがって
、すなわち、ソフト的なツールが無かったため工数が非
常にかかっていた。
は、例えばＣＰＵ、ＲＯＭ部、ＲＡＭ部、デコーダ部、
センスアンプ等を示しており、白地部分はブロック間の
境界部を示している。第５図に示したパターンデータを
設計するためには第６図に示す処理プログラムによる処
理を行う。すなわち、ブロックＡおよびブロック８間に
は端子間隔や配線間の最小間隔の設計基準（以下、テク
ノロジという）テクノロジの違いがあるので、それを適
切に繋げる必要がある。そのため、まず、ステップＰ１
で、端子間隔等を合わせるために組み込み部分のブロッ
クをテクノロジに合わせてもう一度再設計し、ステップ
Ｐ２でバタン展開、マージ図形操作をする。したがって
、すなわち、ソフト的なツールが無かったため工数が非
常にかかっていた。
しかしながら、このような従来の半導体装置の製造方法
にあっては、既設計データを他の設計データに組み込む
際、第５図に示すようにブロックＡとブロックＢのつな
ぎ（境界部）の部分の処理に工数を要し、ブロックＢに
組み込む際ブロックＡの大幅な変更を余儀なくされるこ
とから、工数がかかり、人手によるためミスも増え、非
常に能率が悪いといった問題点があった。
にあっては、既設計データを他の設計データに組み込む
際、第５図に示すようにブロックＡとブロックＢのつな
ぎ（境界部）の部分の処理に工数を要し、ブロックＢに
組み込む際ブロックＡの大幅な変更を余儀なくされるこ
とから、工数がかかり、人手によるためミスも増え、非
常に能率が悪いといった問題点があった。
そこで本発明は、既設計データの周囲に端子位置合わせ
枠パタンを発生させることにより、該端子位置合わせ枠
によりブロック間の接続を行って、既設計データを変更
することなく、設計資産の再利用を可能にする半導体装
置の製造方法を提供することを目的としている。
枠パタンを発生させることにより、該端子位置合わせ枠
によりブロック間の接続を行って、既設計データを変更
することなく、設計資産の再利用を可能にする半導体装
置の製造方法を提供することを目的としている。
〔課題を解決するための手段］
本発明による半導体装置の製造方法は上記目的達成のた
め、所定の設計基準に基づいて設計された既設計データ
（ブロックＡ）を、他の設計基準に基づいて設計された
設計データ（ブロックＢ）に組み込んで複合ＬＳＩを作
成する半導体装置の製造方法であって、前記既設計デー
タ（プロ・７りＡ）の周囲に接続端子の位置合わせをす
るための端子位置合わせ枠１１を発生し、該枠１１内で
前記既設計データ（ブロックＡ）と副枠１１との配線処
理を行うとともに、配線処理された副枠１１と前記他の
設計データ（ブロックＢ）とを配線処理して接続するよ
うに構成する。
め、所定の設計基準に基づいて設計された既設計データ
（ブロックＡ）を、他の設計基準に基づいて設計された
設計データ（ブロックＢ）に組み込んで複合ＬＳＩを作
成する半導体装置の製造方法であって、前記既設計デー
タ（プロ・７りＡ）の周囲に接続端子の位置合わせをす
るための端子位置合わせ枠１１を発生し、該枠１１内で
前記既設計データ（ブロックＡ）と副枠１１との配線処
理を行うとともに、配線処理された副枠１１と前記他の
設計データ（ブロックＢ）とを配線処理して接続するよ
うに構成する。
本発明では、各種テクノロジで設計された既設計データ
が他の設計データに組み込まれる際、該既設計データの
周囲に端子位置合わせ枠が作成され、該枠内で既設計デ
ータの配線処理が行われるとともに、該枠外で他の設計
データと副枠との配線処理が行われて他の設計データと
接続される。
が他の設計データに組み込まれる際、該既設計データの
周囲に端子位置合わせ枠が作成され、該枠内で既設計デ
ータの配線処理が行われるとともに、該枠外で他の設計
データと副枠との配線処理が行われて他の設計データと
接続される。
したがって、既設計データを変更することなく他の設計
データに自動的に接続することができることから設計資
産の再利用が可能になり、また既設計データの変更箇所
も最小限で済むため、短時間で商信頼なＶＬ、Ｓｒの開
発が可能になる。
データに自動的に接続することができることから設計資
産の再利用が可能になり、また既設計データの変更箇所
も最小限で済むため、短時間で商信頼なＶＬ、Ｓｒの開
発が可能になる。
以下、本発明を図面に基づいて説明する。
第１〜４図は本発明に係る半導体装置の製造方法の一実
施例を示す図である。
施例を示す図である。
まず、構成を説明する。第１図は本方法を実施するため
の装置のシステム構成図であり、この図において、１は
本システムのＣＰＵであり、設計データの作成等はＣＰ
ＵＩにより行われる。本システムの処理を指示する’Ｍ
ｌ 御カード（図示略）をカードリーダ２で読み取って
ＣＰＵＩに供給すると、各ジョブステノブのプログラム
が格納されている記憶装置３から所定の処理プログラム
が読み出され、記憶装置４を用いてＣＰＵＩで実行され
る。そして、その処理結果は図示しないＭＴ等に出力さ
れる。
の装置のシステム構成図であり、この図において、１は
本システムのＣＰＵであり、設計データの作成等はＣＰ
ＵＩにより行われる。本システムの処理を指示する’Ｍ
ｌ 御カード（図示略）をカードリーダ２で読み取って
ＣＰＵＩに供給すると、各ジョブステノブのプログラム
が格納されている記憶装置３から所定の処理プログラム
が読み出され、記憶装置４を用いてＣＰＵＩで実行され
る。そして、その処理結果は図示しないＭＴ等に出力さ
れる。
以上の構成において、第２図は本方法の処理プログラム
を示すフローチャートである。まず、Ｐ、で第３図（ａ
）に示すブロックＡに対し、同図（ｂ）に示すように既
設計データ（この場合はパターンＡ）の周囲に端子位置
合わせ枠１１パタンを発生する。次いで、Ｐ１□で同図
（ｃ）に示すように既設計データと端子位置合わせ枠１
１との内側で配線処理を行う。このとき、グリッド間隔
、配線間や配線と枠間の間隔制限を移植後の仕様に合わ
せて配線する。又別にＰＩ３で同図（ｄ）（ｅ）に示す
ように端子位置合わせ枠１１を発生させた後、同図（ｅ
）に示すように端子位置合わせ枠１１と該端子位置合わ
せ枠１１の外側の他の設計データとの間の配線処理を行
う。そしてＰＩ４で同図（ｆ）に示すように最終的に既
設計データ、端子位置合わせ枠１１データおよび他の設
計データを合成し、その後、ＰＩ５で図形操作し、露光
データ、検査データを作成しＬＳＩを製造する。
を示すフローチャートである。まず、Ｐ、で第３図（ａ
）に示すブロックＡに対し、同図（ｂ）に示すように既
設計データ（この場合はパターンＡ）の周囲に端子位置
合わせ枠１１パタンを発生する。次いで、Ｐ１□で同図
（ｃ）に示すように既設計データと端子位置合わせ枠１
１との内側で配線処理を行う。このとき、グリッド間隔
、配線間や配線と枠間の間隔制限を移植後の仕様に合わ
せて配線する。又別にＰＩ３で同図（ｄ）（ｅ）に示す
ように端子位置合わせ枠１１を発生させた後、同図（ｅ
）に示すように端子位置合わせ枠１１と該端子位置合わ
せ枠１１の外側の他の設計データとの間の配線処理を行
う。そしてＰＩ４で同図（ｆ）に示すように最終的に既
設計データ、端子位置合わせ枠１１データおよび他の設
計データを合成し、その後、ＰＩ５で図形操作し、露光
データ、検査データを作成しＬＳＩを製造する。
以下、より具体的に説明すると、第４図は本方法のプロ
グラム単位機能のフローチャートであり、各ステップｐ
ｚ＋〜ＰＺ４は１つの独立したプログラムを示している
。第４図において、まず、ＭＴ１２に格納されている既
設計データからｐｚ＋でマクロセル、ブロック等のフィ
ギャーの抽出、削除、合成を行い、組み込む対象となる
セル、ブロックＡ（第３図（ａ）参照）を取り出す。そ
して、セル、ブロックＡのデータをレベルコード（設計
の層を示す番号）の変更（すなわち、フィギャー名の変
更）、メンバー単位の比較およびレベルコード、データ
タイプの変更を行う。ここで、メンバーとはチップ全体
をいい、フィギャーはその下位のブロック等をいう。ま
た、データタイプの変更とは新しく設計する上で、所定
のセルを所定の位置に新しいテクノロジで決められた規
約に合わせるための変更をいう。Ｐｏでは端子名の変更
・発生・削除を行うとともに、端子マーク・原点マーク
の発生−削除をする。また、ｐｚｓでは、配線のグリッ
ド合わせを行って、第３図（ｂ）に示す端子位置合わビ
枠１１を発生させる。ＰＸ３では、レイアウト上に合成
したものをマスクパターンにするための処理であって、
具体的には階層化論理処理、シフト、マージ、リサイジ
ング処理をする。上記各プログラムｐｚ＋〜ＰＺ４で示
した処理は必要に応して適宜適当なプログラムが選択さ
れて繰り返し処理される。具体的には、まず、既設計デ
ータからフィギャーの抽出等（プログラムＰ２．）を用
い、組み込む対象となるセル・ブロックＡ（第３図（ａ
）参照）を取り出す。そして、ブロックＡのデータをレ
ヘルコードの変更（プログラムＰ２．）端子名の変更（
プログラムＰ２□）又、リダクションやシフトのりサイ
ジング処理（プログラムＰ２４）を施し、移植後ブロッ
クＢ（第３図（ｄ）参照）のテクノロジに合わせておく
。次に、ブロックＡ対して端子位置合わせ枠１１を発生
（プログラムＰ ２：ｌ）させる。そして、副枠１１と
ブロックＡの間を配線（プログラムＰｚ：＋）シ、又別
に、この枠１１とブロックＢの間を配線（プログラムＰ
２．）する。
グラム単位機能のフローチャートであり、各ステップｐ
ｚ＋〜ＰＺ４は１つの独立したプログラムを示している
。第４図において、まず、ＭＴ１２に格納されている既
設計データからｐｚ＋でマクロセル、ブロック等のフィ
ギャーの抽出、削除、合成を行い、組み込む対象となる
セル、ブロックＡ（第３図（ａ）参照）を取り出す。そ
して、セル、ブロックＡのデータをレベルコード（設計
の層を示す番号）の変更（すなわち、フィギャー名の変
更）、メンバー単位の比較およびレベルコード、データ
タイプの変更を行う。ここで、メンバーとはチップ全体
をいい、フィギャーはその下位のブロック等をいう。ま
た、データタイプの変更とは新しく設計する上で、所定
のセルを所定の位置に新しいテクノロジで決められた規
約に合わせるための変更をいう。Ｐｏでは端子名の変更
・発生・削除を行うとともに、端子マーク・原点マーク
の発生−削除をする。また、ｐｚｓでは、配線のグリッ
ド合わせを行って、第３図（ｂ）に示す端子位置合わビ
枠１１を発生させる。ＰＸ３では、レイアウト上に合成
したものをマスクパターンにするための処理であって、
具体的には階層化論理処理、シフト、マージ、リサイジ
ング処理をする。上記各プログラムｐｚ＋〜ＰＺ４で示
した処理は必要に応して適宜適当なプログラムが選択さ
れて繰り返し処理される。具体的には、まず、既設計デ
ータからフィギャーの抽出等（プログラムＰ２．）を用
い、組み込む対象となるセル・ブロックＡ（第３図（ａ
）参照）を取り出す。そして、ブロックＡのデータをレ
ヘルコードの変更（プログラムＰ２．）端子名の変更（
プログラムＰ２□）又、リダクションやシフトのりサイ
ジング処理（プログラムＰ２４）を施し、移植後ブロッ
クＢ（第３図（ｄ）参照）のテクノロジに合わせておく
。次に、ブロックＡ対して端子位置合わせ枠１１を発生
（プログラムＰ ２：ｌ）させる。そして、副枠１１と
ブロックＡの間を配線（プログラムＰｚ：＋）シ、又別
に、この枠１１とブロックＢの間を配線（プログラムＰ
２．）する。
そうして出来た２つのデータ（第３図（ｃ）（ｅ）参照
）を合成する。このときの処理は、フィギャーの合成（
プログラムＰｚ＋） 、階層化論理処理（プログラムＰ
２４）等で行う。これらの処理をして出力されたデータ
が複合ＬＳＩのマスクパターンデータとなり、ＭＴ１３
に出力される。
）を合成する。このときの処理は、フィギャーの合成（
プログラムＰｚ＋） 、階層化論理処理（プログラムＰ
２４）等で行う。これらの処理をして出力されたデータ
が複合ＬＳＩのマスクパターンデータとなり、ＭＴ１３
に出力される。
以上述べたように、本実施例ではＬＳＩのマスクパター
ンのデータ処理において、各種テクノロジーで設計され
た既設計データを他の設計データに組み込み、複合ＬＳ
Ｉを作る際、既設計データの周囲に端子位置合わせ枠１
１を発生させ、既設計データと端子位置合わせ枠１１内
での配線処理を行うとともに、端子位置合わせ枠１１を
他の設計データに接続している。したがって、設計資産
の再利用が可能となり、既設計データの変更箇所も最小
限となるため、工数が少なくて済み、ミスも抑えられ、
能率の良い複合ＬＳＩのマスクパターデータ処理が実現
する。その結果、各種テクノロジが変化しても設計資産
の再利用が可能となり、短時間で、かつ高信頬な大規模
ＬＳＩの開発が可能になる。
ンのデータ処理において、各種テクノロジーで設計され
た既設計データを他の設計データに組み込み、複合ＬＳ
Ｉを作る際、既設計データの周囲に端子位置合わせ枠１
１を発生させ、既設計データと端子位置合わせ枠１１内
での配線処理を行うとともに、端子位置合わせ枠１１を
他の設計データに接続している。したがって、設計資産
の再利用が可能となり、既設計データの変更箇所も最小
限となるため、工数が少なくて済み、ミスも抑えられ、
能率の良い複合ＬＳＩのマスクパターデータ処理が実現
する。その結果、各種テクノロジが変化しても設計資産
の再利用が可能となり、短時間で、かつ高信頬な大規模
ＬＳＩの開発が可能になる。
本発明によれば、既設計データを変更することなく、ブ
ロック間の接続を行うことができ、設計資産の再利用が
可能になる。
ロック間の接続を行うことができ、設計資産の再利用が
可能になる。
２・・・・・・カードリーグ、
３．４・・・・・・記憶装置、
１１・・・・・・端子位置合わせ枠、
１２．１３・・・・・・ＭＴ。
第１〜４図は本発明に係る半導体装置の製造方法の一実
施例を示す図であり、 第１図はそのシステム構成図、 第２図はその処理プログラムを示すフローチャート、 第３図はそのデータ処理を説明するための図、第４図は
そのプログラム単位のフローチャート、第５．６図は従
来の半導体装置の製造方法を示す図であり、 第５図はその複合ＶＬＳ Ｉを示す図、第６図はその処
理プログラムを示すフローチャートである。 ｌ・・・・・・ＣＰＵ。 一実施例のシステム構成図 第 図 一実施例の処理プログラムを示すフローチャート第 図 第 ５ 図 第 図
施例を示す図であり、 第１図はそのシステム構成図、 第２図はその処理プログラムを示すフローチャート、 第３図はそのデータ処理を説明するための図、第４図は
そのプログラム単位のフローチャート、第５．６図は従
来の半導体装置の製造方法を示す図であり、 第５図はその複合ＶＬＳ Ｉを示す図、第６図はその処
理プログラムを示すフローチャートである。 ｌ・・・・・・ＣＰＵ。 一実施例のシステム構成図 第 図 一実施例の処理プログラムを示すフローチャート第 図 第 ５ 図 第 図
Claims (1)
- 【特許請求の範囲】 所定の設計基準に基づいて設計された既設計データ（
ブロックＡ）を、他の設計基準に基づいて設計された設
計データ（ブロックＢ）に組み込んで複合ＬＳＩを作成
する半導体装置の製造方法であって、 前記既設計データ（ブロックＡ）の周囲に接続端子の位
置合わせをするための端子位置合わせ枠（１１）を発生
し、 該枠（１１）内で前記既設計データ（ブロックＡ）と該
枠（１１）との配線処理を行うとともに、配線処理され
た該枠（１１）と前記他の設計データ（ブロックＢ）と
を配線処理して接続するようにしたことを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1292902A JP2790876B2 (ja) | 1989-11-10 | 1989-11-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1292902A JP2790876B2 (ja) | 1989-11-10 | 1989-11-10 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03153064A true JPH03153064A (ja) | 1991-07-01 |
| JP2790876B2 JP2790876B2 (ja) | 1998-08-27 |
Family
ID=17787879
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1292902A Expired - Fee Related JP2790876B2 (ja) | 1989-11-10 | 1989-11-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2790876B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01179343A (ja) * | 1987-12-30 | 1989-07-17 | Nec Corp | 半導体集積回路装置 |
| JPH0212857A (ja) * | 1988-06-30 | 1990-01-17 | Toshiba Corp | 半導体集積回路の配線方法 |
-
1989
- 1989-11-10 JP JP1292902A patent/JP2790876B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01179343A (ja) * | 1987-12-30 | 1989-07-17 | Nec Corp | 半導体集積回路装置 |
| JPH0212857A (ja) * | 1988-06-30 | 1990-01-17 | Toshiba Corp | 半導体集積回路の配線方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2790876B2 (ja) | 1998-08-27 |
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