CN101158805B - 用于降低的掩模偏置的分开的虚拟填充形状的方法和系统 - Google Patents

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Abstract

一种使用交替相移掩模，或者其它采用修整掩模的双掩模光刻工艺，用于降低的掩模偏置的分开的虚拟填充形状的方法和系统。所述方法和系统包括，在已完成的半导体设计中对不含所设计的形状的区域定位。所述方法和系统在所述区域中以预定的最终密度生成虚拟填充形状，调整所生成的虚拟填充形状的尺寸，以使得其局部密度被增大到预定值。所述方法和系统还建立相应的修整形状，用于对所述虚拟形状的超尺寸部分进行曝光，从而有效地修整每一个虚拟形状以使其回到所述预定的最终密度。所述方法和系统可以在包含含有计算机可读程序的计算机可用介质的计算机程序产品上实施。

Description

用于降低的掩模偏置的分开的虚拟填充形状的方法和系统
技术领域
本发明涉及一种方法和系统，该方法和系统使用交替相移掩模，或者其它采用修整掩模的双掩模光刻工艺，用于降低的掩模偏置(bias)的分开(partitioned)的虚拟(dummy)填充形状。
背景技术
相移掩模技术对于给定的照射波长允许比传统的玻璃上铬(Chrome-On-Glass)或衰减相移(Attenuated Phase Shift)方法分辨小得多的特征(feature)。一般地，小特征是通过在相位掩模上交替0度和180度相移开口(opening)来暴露在每一面上的空间来分辨的。这些精细特征的端部一般通过穿过第二阻挡掩模的曝光而被修整，这是因为0度和180度形状通常不允许互相接触。不用采取交替相移掩模方法就可以被很容易地分辨的大特征通常只通过所述阻挡掩模绘制(render)。
对于多晶硅栅极应用，除了别的以外，这些大特征通常包含大的去耦合电容器以及虚拟填充形状。在含有大量临界栅极的宏(macros)中，0度和180度形状(在另外的不透明掩模中的开口)的局部密度通常为大约40-65％，而阻挡形状(在其它透明掩模中的不透明区)的密度通常为70-90％。在一个设计的其它区中，比如其它仅含有虚拟填充形状的空闲区，0度和180度形状的局部密度几乎为0，而阻挡形状的密度一般为25％。在包含大部分大的去耦合电容器的外围区域中，所述0度和180度局部密度几乎为0，而所述阻挡形状的密度一般为大约60-75％。
在技术开发试验处，经常存在围绕中心产品或类似产品的芯片的伴随的芯片小块(chiplet)。对于这些伴随的芯片小块，所述0度和180度形状的局部密度常常还是几乎为0，而所述阻挡形状(大部分为虚拟填充)的局部密度为大约25％。结果，所述0度和180度相位形状的局部密度变化很大，越过了相移标线(reticle)，尤其在大长度尺度上(1mm或更大)，类似地，所述阻挡形状的局部密度变化很大，越过了所述阻挡标线，尤其在大长度尺度上。我们知道所述形状的局部密度的变化对在那些掩模上的特征的尺寸控制具有不利影响，并且这些不一致性已经显示出对制造用于相位和阻挡标线的掩模偏置方面具有很大的不利影响。由形状密度的不一致引发的相似的制造困难可以负面地影响用在包含辅助修整掩模的其它双掩模光刻工艺中的掩模，该辅助修整掩模用于，例如，在SRAM或其它存储阵列中建立紧密的线端部。
已知的解决方案包括用于掩模制造的双通道方法，其中，超尺寸(oversized，尺寸过大)特征在通过所述掩模绘制机(writer)的第二通道中被修整。此方法增加了成本和用于掩模的周转时间，具有在这些掩模上增加所述缺陷密度的可能性，且仅是固有的单向工艺。也就是说，可以修整被绘制得太大的特征，但原来就被绘制得太小的特征就不能被容易地调整了。
发明内容
在本发明的第一方面中，提供了一种方法，包括：在已完成的半导体设计中对不含所设计的形状的区域定位。该方法在所述区域中以预定的最终密度生成虚拟填充形状，并调整所生成的虚拟填充形状的尺寸，使得其局部密度被增大到预定值。该方法还建立相应的修整形状，该修整形状用于对所述虚拟形状的超尺寸部分进行曝光，从而有效地修整每一个虚拟形状以使其回到所述预定的最终密度。
在本发明的另一方面中，提供了一种使用交替相移掩模用于减少的掩模偏置的分开的虚拟填充形状的方法。该方法包括绘制作为被划分到两个掩模的虚拟填充形状的掩模图案。其中在第一掩模上的形状与虚拟填充相关，并被扩展直到其局部密度处在所希望的范围。使用在第二掩模上的相关的修整形状来修整所扩展的虚拟填充形状到所希望的尺寸。
在另一个实施例中，所生成的虚拟形状在阻挡掩模上被调整尺寸，并且对于每一个超尺寸的虚拟填充形状，在相位掩模上建立相应的修整形状。在本发明的另一个方面中，提供了一种系统，其包括硬件和软件组件中的至少一个，并被配置为执行本发明的所述方法步骤。
附图说明
图1图示了被构建为80％稠密的超尺寸特征的25％密度的虚拟填充形状的说明性例子；
图2是本发明的实施步骤的流程图；
图3图示了根据本发明的虚拟填充形状；
图4图示了根据本发明的虚拟填充形状；
图5图示了根据本发明的虚拟修整形状；
图6图示了根据本发明的所述阻挡掩模偏置的下降；以及
图7是实施本发明的系统的代表。
具体实施方式
本发明涉及使用交替相移掩模，或者其它结合修整掩模的双掩模光刻工艺，用于降低的掩模偏置的分开的虚拟填充形状的方法和系统。在本发明的一个实施例中，绘制为虚拟填充形状的掩模图案被划分(partition)到两个掩模，例如，在相位掩模和阻挡掩模上，使得可以显著地使在两个掩模上的形状的局部密度更一致。具体地，在实施例中，在阻挡掩模上与虚拟填充相关的形状被扩展直到其局部密度处在所希望的范围中(例如，一般地70-90％)，在所述相位掩模上的相关的修整形状用于修整所述超尺寸的(扩展的)阻挡形状到其所希望的尺寸。用这种方式，包含虚拟填充形状的区域，比如在稠密电路宏之间的区域，和在技术开发试验处的伴随芯片小块，会在所述相位掩模和阻挡掩模上具有这样的局部密度，其接近包含大部分小的、临界特征(比如SRAM或其它存储阵列)的电路区或通用逻辑电路所具有的密度。
参见图1，作为例子，25％密度的虚拟填充形状被构建为80％稠密的超尺寸特征并通过55％稠密的0度和/或180度虚拟修整形状而被修整回其标准尺寸。更具体地，在图1中，用于所述相位掩模的超尺寸虚拟填充形状100超尺寸而达到所希望的局部密度，在此例子中为80％。使用虚拟填充形状100的此种布置，相邻形状接近80％局部密度。圆环形状的虚拟0度和/或180度虚拟形状200用于将所述超尺寸虚拟填充形状修整回其所希望的最终密度。在此工业中普遍使用的虚拟填充形状的其它布置，比如正方形和长方形虚拟形状，可以超尺寸并被以根据本发明的方式来修整。
图2是本发明的实施步骤的流程图。图2可以同样是实施其所述步骤的高层次框图。图2的所述步骤可以在图1环境中被实施和执行。另外，本发明可以采用全部为硬件实施例、全部为软件实施例或同时包含硬件和软件元素的实施例的形式。在一个实施中，用软件实施本发明，该软件包括但不限于：固件、驻留软件、微码等。此外，本发明可以采用以下形式：由提供程序代码的计算机可用或计算机可读介质能访问的计算机程序产品，其通过、或与计算机或任何指令执行系统结合使用。所述介质可以是电子的、磁的、光学的、电磁的、红外的、或半导体系统(或者是系统或者是器件)或传播介质，所有上述所述为本领域普通技术人员所知。
回到图2，在步骤200，所述过程在已完成半导体设计中给在所关心的级(level)上不包含所设计的形状的区域定位。这些区域可用于虚拟填充形状。在这些区域中，在步骤210，该过程用本领域普通技术人员所知的方式根据所希望(预定的)最终密度(例如，大约25％)生成虚拟填充形状(见图3)。
在步骤220，该过程调整所有生成的虚拟形状的尺寸，使得其局部密度被增加到所需值(例如，大约80％)。(见图4)该虚拟填充形状与功能形状之间应当具有足够的间隔，以允许发生扩展而不会侵占所设计的功能形状。例如，在图4中作为扩展结果，足够的间隔围绕所述虚拟形状，而使所述虚拟形状不接触功能特征，也不与其靠太近。太近通常被指定为用于虚拟填充形状的可接受位置的一般规则的部分。这些扩展的形状绘制在所述阻挡掩模上。在步骤230，对于每一个超尺寸虚拟填充形状，该过程建立相应的修整形状，其用来对所述虚拟形状的超出尺寸部分曝光，有效地将每一个虚拟形状修整回所希望的最终密度(大约25％)。在一个非限制性例子中，所述虚拟0度和/或180度虚拟修整形状的所述局部密度是大约55％(见图5)。这些形状绘制在所述相位掩模上。
在实施例中，所述虚拟修整形状的边缘可以和所述虚拟修整形状要对其起作用的所述虚拟阻挡形状的边缘一致，或者所述修整形状可以延伸超出所述虚拟阻挡形状的边缘(重叠)。在实施例中，所述重叠可大可小，只要在获得用于每一个掩模所希望的密度的过程中有益。同样的，例如，所述重叠可以小至0，也就是没有重叠，或是彻底地与较小的修整形状的虚拟形状一样大。此重叠可以增加用于在两个掩模之间的未对准的可接受工艺窗口(process window)，并且还可以增加0度和/或180度修整形状的所述局部密度，而与在阻挡掩模上的虚拟形状的局部密度无关。相位和阻挡密度的此精细调整在调节用于小的局部区域的总曝光时是有帮助的，因为局部剂量可以对光刻偏置具有很强的影响。
图3图示了可用于虚拟填充形状的区域300。在这些区域300中，该过程以本领域普通技术人员所知的方式根据所希望的最终密度(例如，大约25％)生成虚拟填充形状。如上所述，所述虚拟填充形状与功能形状之间具有足够的间隔，以允许发生扩展而不会显著侵占所设计的功能形状。
图4图示了根据本发明的超尺寸的虚拟填充形状410。如上所述，本发明的该过程调整所有生成的虚拟形状的尺寸，使得其局部密度被增加到所需值(例如，大约80％)。
图5图示了在所述相位掩模中的虚拟填充形状500。在一个非限制性例子中，虚拟0度和/或180度虚拟修整形状的所述局部密度是大约55％。但是，应当理解，虚拟0度和/或180度虚拟修整形状的所述局部密度可以是其它比例。
在此公开中的所述结构和方法可以被应用到通过交替相移方法绘制的任何半导体级中，并不仅限于作为一个说明性例子的多晶硅栅极级。另外，在此说明的方法已经显示将阻挡掩模偏置降低50％，如图6的实验所示。更具体地，如图6所示，所述新的填充在过蚀刻期间具有大约80％的过蚀刻和大约60％的占空比(duty cycle)。
图7是根据本发明用于管理和应用该过程的示例环境10。在此程度上，所述环境10包括计算机基础结构12，其可以执行在此所述的过程。具体地，计算机基础结构12包括可操作以执行在此说明的该过程的计算设备14。所示的计算设备14包括处理器20、存储器22A、输入/输出(I/O)接口24和总线28。此外，所示的计算设备14与外部I/O设备/资源28和存储系统22B通信。处理器20执行存储在存储器22A和/或存储系统22B中的计算机程序代码。在执行计算机程序代码的同时，处理器20可以读取和/或写入数据，比如根据本发明生成和修整虚拟填充形状的所需要的信息。总线26在计算设备14中的每一个部件之间提供通信连接。I/O设备28可以包括任何使得个体能够与计算设备14交互的设备或任何使得计算设备14能够使用任何类型的通信连接与一个或多个其它计算设备通信的设备。
无论如何，计算设备14可以包括任何通用计算制造产品，其能够执行安装在其上的计算机程序代码(例如，个人计算机、服务器，手持设备等)。在实施例中，通过计算设备14所提供的功能性可以通过计算制造产品来实施，所述计算制造产品包括通用和/或专用硬件和/或计算机程序代码的任何结合。在每一个实施例中，该程序代码和硬件可以分别使用标准编程和工程技术而产生。
此外，如上所述方法在此用在集成电路芯片的制造中。所得到的集成电路芯片可以由制造商以未加工的晶片的形式(也就是，具有多个未封装芯片的单个晶片)，作为裸电路小片(die)，或以封装的形式分销。在后一种情况下，所述芯片被安装在单芯片封装(比如塑料载体，具有被附到主板或其它更高层次载体的引线)或多芯片封装(比如陶瓷载体，其具有表面互连和/或埋置互连)中。在任何情况下，所述芯片之后与其它芯片、具体电路元件和/或其它作为(a)中间产品比如主板或(b)最终产品的任何一个的部分的信号处理设备集成。所述终端产品可以是包括集成电路芯片的任何产品，范围从玩具和其它低端应用到具有显示器、键盘或其它输入设备和中央处理器的高级计算机产品。
注意，已经提供的上述的例子是为了说明本发明，而绝对不应被解释为是对本发明的限制。尽管已经结合示例性实施例说明了本发明，应当理解在此使用的言语是描述性和说明性的，而不是限制性的。在不脱离本发明就其各个方面的范围和精神实质的前题下，可以在所附作为当前状态和作为修改的权利要求的范围之内作出修改。尽管已经结合具体方法、材料和实施例在此说明了本发明，本发明并不限于在此公开的具体细节，而是，本发明延伸到所有功能等效结构、方法和使用，比如落入所附权利要求书的范围内的所有内容。

Claims (18)

1.一种修整虚拟填充形状的方法，包括：
在已完成的半导体设计中对不含所设计的功能形状的区域定位；
在所述区域中以预定的最终密度生成虚拟填充形状；
调整所生成的虚拟填充形状的尺寸，使得虚拟填充形状的局部密度被增大到预定值；以及
对所述虚拟填充形状建立相应的修整形状，该修整形状用于对所述虚拟填充形状的超尺寸部分进行曝光，从而有效地修整每一个虚拟填充形状以使其回到所述预定的最终密度。
2.如权利要求1所述的方法，其中所述区域可用于所述虚拟填充形状。
3.如权利要求1所述的方法，其中所述虚拟填充形状与功能形状之间具有间隔，以允许发生扩展而不会侵占所设计的功能形状。
4.如权利要求1所述的方法，其中所述调整所生成的虚拟填充形状的尺寸绘制在阻挡掩模上。
5.如权利要求1所述的方法，其中对所述虚拟填充形状的每一个超尺寸虚拟填充形状执行所述对所述虚拟填充形状建立相应的修整形状的步骤。
6.如权利要求1所述的方法，其中所述预定的最终密度是25％，而所述修整形状是虚拟0度和/或180度虚拟修整形状，所述虚拟0度和/或180度虚拟修整形状的局部密度是55％。
7.如权利要求1所述的方法，其中所述修整形状绘制在相位掩模上。
8.如权利要求1所述的方法，其中，包括以下之一：
所述修整形状的边缘与所述修整形状要对其起作用的所述虚拟填充形状的边缘一致；以及
所述修整形状与所述虚拟填充形状的边缘重叠。
9.如权利要求8所述的方法，其中所述调整所生成的虚拟填充形状的尺寸绘制在阻挡掩模上，所述修整形状绘制在相位掩模上，并且其中所述重叠增加用于在两个掩模之间的未对准的可接受工艺窗口，并且增加修整形状的局部密度，而与在所述阻挡掩模上的虚拟填充形状的局部密度无关。
10.一种使用交替相移掩模用于减少的掩模偏置的分开的虚拟填充形状的方法，包括绘制作为被划分到两个掩模的虚拟填充形状的掩模图案，其中在第一掩模上与虚拟填充相关的形状被扩展直到其局部密度处在所希望的范围，并且使用在第二掩模上的相关的修整形状来修整所扩展的虚拟填充形状到所希望的尺寸。
11.如权利要求10所述的方法，其中(i)第一掩模是阻挡掩模而第二掩模是相位掩模，或者(ii)第一掩模是主掩模而第二掩模是修整掩模。
12.如权利要求10所述的方法，其中所述所希望的范围是70％-90％。
13.如权利要求11所述的方法，还包括：
在已完成的半导体设计中对不含所设计的功能形状的区域定位；
在所述区域中以预定的最终密度生成虚拟填充形状；
调整阻挡掩模上所生成的虚拟填充形状的尺寸，使得该虚拟填充形状的局部密度被增大到所希望的值；以及
对每一个超尺寸虚拟填充形状，在所述相位掩模上建立相应的修整形状，该修整形状用于对所述虚拟填充形状的超尺寸部分进行曝光，从而有效地修整每一个虚拟填充形状以使其回到所述预定的最终密度。
14.如权利要求13所述的方法，其中所述虚拟填充形状与功能形状之间具有间隔，以允许发生扩展而不会侵占所设计的功能形状。
15.如权利要求13所述的方法，其中所述预定的最终密度是25％，而所述修整形状是虚拟0度和/或180度虚拟修整形状，所述虚拟0度和/或180度虚拟修整形状的局部密度是55％。
16.如权利要求13所述的方法，其中，包括以下之一：
所述修整形状的边缘与所述修整形状要对其起作用的所述虚拟填充形状的边缘一致；以及
所述修整形状与所述虚拟填充形状的边缘重叠。
17.如权利要求16所述的方法，其中所述重叠增加用于在两个掩模之间的未对准的可接受工艺窗口，并且增加所述修整形状的局部密度，而与在阻挡掩模上的虚拟填充形状的局部密度无关。
18.一种修整虚拟填充形状的系统，包括：
被配置为在已完成的半导体设计中对不含所设计的功能形状的区域定位的装置；
被配置为在所述区域中以预定的最终密度生成虚拟填充形状的装置；
被配置为调整所生成的虚拟填充形状的尺寸，使得该虚拟填充形状的局部密度被增大到预定值的装置；
被配置为建立相应的修整形状的装置，所述修整形状用于对所述虚拟填充形状的超尺寸部分进行曝光，从而有效地修整每一个虚拟填充形状以使其回到所述预定的最终密度。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7709300B2 (en) 2006-10-06 2010-05-04 International Business Machines Corporation Structure and method for partitioned dummy fill shapes for reduced mask bias with alternating phase shift masks
US7861208B2 (en) * 2007-10-16 2010-12-28 International Business Machines Corporation Structure for partitioned dummy fill shapes for reduced mask bias with alternating phase shift masks
CN102053479B (zh) * 2009-10-28 2012-11-21 中芯国际集成电路制造(上海)有限公司 光掩模缺陷的定位装置及定位方法
US8584052B2 (en) * 2010-12-22 2013-11-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cell layout for multiple patterning technology
US8597860B2 (en) 2011-05-20 2013-12-03 United Microelectronics Corp. Dummy patterns and method for generating dummy patterns
CN102799060B (zh) * 2011-05-26 2017-08-29 联华电子股份有限公司 虚设图案以及形成虚设图案的方法
US9977325B2 (en) * 2015-10-20 2018-05-22 International Business Machines Corporation Modifying design layer of integrated circuit (IC)
CN111259613B (zh) * 2018-11-14 2023-08-15 华邦电子股份有限公司 电子装置及集成电路的布局方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5032890A (en) * 1988-01-30 1991-07-16 Kabushiki Kaisha Toshiba Semiconductor integrated circuit with dummy patterns
US5537648A (en) * 1994-08-15 1996-07-16 International Business Machines Corporation Geometric autogeneration of "hard" phase-shift designs for VLSI
CN1264162A (zh) * 1999-02-13 2000-08-23 国际商业机器公司 用于铝化学抛光的虚拟图形
CN1503056A (zh) * 2002-11-20 2004-06-09 国际商业机器公司 一种设计交替相移掩模的方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5763955A (en) 1996-07-01 1998-06-09 Vlsi Technology, Inc. Patterned filled layers for integrated circuit manufacturing
US6057063A (en) 1997-04-14 2000-05-02 International Business Machines Corporation Phase shifted mask design system, phase shifted mask and VLSI circuit devices manufactured therewith
US5932563A (en) * 1998-10-23 1999-08-03 Ohio State Research Foundation Methods for treating spinal cord injury
US6787271B2 (en) 2000-07-05 2004-09-07 Numerical Technologies, Inc. Design and layout of phase shifting photolithographic masks
JP2003168640A (ja) * 2001-12-03 2003-06-13 Hitachi Ltd 半導体装置の製造方法
US20030229875A1 (en) * 2002-06-07 2003-12-11 Smith Taber H. Use of models in integrated circuit fabrication
WO2003104921A2 (en) 2002-06-07 2003-12-18 Praesagus, Inc. Characterization adn reduction of variation for integrated circuits
US7067220B2 (en) 2002-12-04 2006-06-27 International Business Machines Corporation Pattern compensation techniques for charged particle lithographic masks
US7594213B2 (en) 2003-11-24 2009-09-22 Synopsys, Inc. Method and apparatus for computing dummy feature density for chemical-mechanical polishing
US7261981B2 (en) 2004-01-12 2007-08-28 International Business Machines Corporation System and method of smoothing mask shapes for improved placement of sub-resolution assist features
US7512924B2 (en) 2006-01-17 2009-03-31 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and methods of manufacturing the same
US7709300B2 (en) 2006-10-06 2010-05-04 International Business Machines Corporation Structure and method for partitioned dummy fill shapes for reduced mask bias with alternating phase shift masks
US7926006B2 (en) 2007-02-23 2011-04-12 International Business Machines Corporation Variable fill and cheese for mitigation of BEOL topography
US7861208B2 (en) 2007-10-16 2010-12-28 International Business Machines Corporation Structure for partitioned dummy fill shapes for reduced mask bias with alternating phase shift masks

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5032890A (en) * 1988-01-30 1991-07-16 Kabushiki Kaisha Toshiba Semiconductor integrated circuit with dummy patterns
US5537648A (en) * 1994-08-15 1996-07-16 International Business Machines Corporation Geometric autogeneration of "hard" phase-shift designs for VLSI
CN1264162A (zh) * 1999-02-13 2000-08-23 国际商业机器公司 用于铝化学抛光的虚拟图形
CN1503056A (zh) * 2002-11-20 2004-06-09 国际商业机器公司 一种设计交替相移掩模的方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Brian Lee.et al..Usiing smart dummy fill and selective reverseetchbackforpattern density equalization.Proc.CMP-MIC.2000,255-258. *

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