CN1264162A - 用于铝化学抛光的虚拟图形 - Google Patents

Abstract

整平硅片上集成电路芯片的镶嵌金属电路图形的方法和装置,晶片芯片上的电路被设计在确定的高金属密度电路范围和低金属密度电路范围之内和/或在镶嵌工序中提供虚拟电路以便提供基本上均匀的电路密度。芯片分成多个区域,每个区域配备虚拟金属化,以便在晶片表面上提供均匀的电路密度。本发明还设想将虚拟电路加入到晶片周边不制作成芯片的区域(芯片区段)中。还提供了采用本发明的方法和/或装置制造的半导体晶片。

Description

用于铝化学抛光的虚拟图形

本发明涉及到抛光半导体晶片的装置和方法，更确切地说是涉及到用化学机械抛光工艺对在晶片上形成互连的镶嵌物进行抛光以便获得镶嵌物的高平整度。

在集成电路器件的制造中，通常在同一个半导体晶片上同时制造大量的集成电路。然后再用对晶片进行切割的方法将晶片分割成分立的集成电路器件。

通常，集成电路器件用一系列铺层工序来制造，其中金属化、介电质和其它材料被涂覆于晶片表面以形成层状互连结构。制造工艺中的一个重要步骤是在绝缘层中制作互连。此互连将集成电路器件的不同的层连接在一起，从而提供具有高度复杂性和高的电路密度的集成电路器件。

制作互连的一种方法是采用镶嵌方法，此方法通常在平坦的介电层中腐蚀出通孔或沟槽图形，然后用金属填充此图形。通常使用过量的金属，过量的金属覆盖介电质的上表面。然后将过量金属抛光到图形化的金属表面。正如制造工序中的其它步骤那样，极为重要的是抛光过的互连镶嵌物层要平坦。

为了达到生产超高密度集成电路所要求的平整度，工业界目前一般采用化学机械整平工艺。通常，化学机械整平(CMP)工艺涉及到将半导体晶片压向用化学反应性研磨胶润湿的运动着的抛光表面。研磨胶通常是碱性的或酸性的或中性的，且通常含有氧化铝或氧化硅颗粒。抛光表面通常是由诸如多孔聚亚胺酯之类的相对柔软的多孔材料制成的平坦垫片。此垫片通常安装在平坦的台板上。

在CMP工艺中，通常用真空方法，或借助于诸如粘合剂之类的安装介质将晶片固定于载体板，使晶片具有由压板通过载体加于其上的力负载，以便对晶片施压使之与安装在转盘上的抛光垫形成摩擦接触。由于来自转盘或直接固定于压板的旋转驱动装置的摩擦驱动，载体和压板也旋转。在典型的抛光机器中，晶片在抛光表面上移动以便抛光晶片。CMP工艺是众所周知的，美国专利No.5423716是其典型例子，此处将此专利列为参考。

对于从芯片制作的半导体器件，这种器件通常包括诸如制作各层之间用通孔或互连连接起来的集成电路的金属引线之类的多个层间电路。在镶嵌工序中，借助于将介电层中的所需电路腐蚀到器件的有源区而执行互连金属化。用例如真空蒸发、溅射或化学汽相淀积(CVD)技术，在整个晶片上淀积导电金属薄层。用CMP清除此金属层的不需要的部分，留下薄的金属引线作为互连。

单层镶嵌物结构和双层镶嵌物都可以用相同的工艺制造，且二种工艺都需要CMP工序以便将晶片抛光到互连表面并提供平坦的表面。不幸的是会出现凹坑问题，导致不平坦的表面。由于抛光需要一直进行到整个晶片上的金属被清除，亦即金属只能留在之前腐蚀的引线中而在介电质的表面上不能留下任何金属，故凹坑效应是特别严重的。已经发现，通常需要明显的过量抛光，这导致介电质腐蚀和介电质表面下方高达100nm的金属凹坑。结果，在过量抛光区域中的互连厚度就严重地减小，导致薄层电阻比晶片和/或单个集成电路器件其它区域中的互连更高。此外，在CMP之后会在晶片表面上引入不均匀的形貌，在制造工艺的后续步骤中，在继续淀积介电层之后，会重复出现这种不均匀形貌(仅有少许衰减)。

考虑到现有技术的这些问题和缺陷，本发明的目的因此是提供一种用来对已经在镶嵌工序中涂覆了金属层的半导体晶片和其它工件进行抛光的方法。

本发明的另一个目的是提供一种在制造工艺的镶嵌步骤中用来抛光半导体晶片和其它工件的装置。

本发明的又一个目的是利用本发明的改进了的方法和装置来提供包括半导体晶片的平坦工件。

从下列描述中，本发明的其它目的和优点将变得更为明显。

在所述的本发明中，获得了本技术领域熟练人员众所周知的上述和其它目的与优点，本发明的第一种情况是用来整平金属涂覆的硅晶片上多个分立集成电路芯片的镶嵌金属电路图形的方法，此方法包含下列步骤：

最好将晶片上的各个芯片分成多个区域；

根据此区域的电路图形确定每个芯片的各个区域的金属密度；

对每个芯片上的各个区域加入一个虚拟电路图形，以便在各个区域中至少提供一个最小金属密度，或设定各个区域的一个最大和/或最小金属密度；

在各个晶片上的介电层中制作所需的电路图形和任一虚拟电路图形作为窗口；

用金属层涂覆图形化的介电层，此金属填充形成所需电路图形和任一虚拟电路图形的窗口并覆盖包括电路图形的晶片表面；以及

对金属涂覆的晶片进行抛光，直至在所需电路图形和任一虚拟图形外面不留下金属。

广义地说，本发明是为了在各个集成电路芯片上提供镶嵌金属引线电路的均匀分布。对于典型的集成电路芯片，镶嵌层上的金属电路的图形率变化高达约80％或90％，且特定区域的图形率可定义为金属覆盖的面积除以特定区域的总面积。于是，若在由各个边包围的20μm×20μm的正方形区域中，金属覆盖200μm²的面积，则图形率为50％。

在图形率高(HPF)的例如60％的区域中，发现金属表面在淀积之后，由于溅射或其它淀积工序过程中的质量守恒而低于图形率低(LPF)的例如20％的区域。结果，在CMP工序中，介电质上的金属在HPF区域中比在LPF区域中更难以清除。由于抛光需要一直进行到清除整个晶片上的图形化金属，只在之前腐蚀的引线中留下金属，故HPF区域通常经受明显的过量抛光，导致介电质腐蚀和在介电质表面以下高达100nm的金属凹坑。结果，HPF区域中的引线(互连)的厚度即高度更薄，使薄层电阻比LPF区域中的较厚的引线更大。

为了克服凹坑效应和其它的不平整性，本发明减小了芯片上各个区域的图形率的差异。例如，高达90％的HPF区域比之0％或20％-30％的LPF区域，图形率的差异可高达90％。本发明的一种情况是借助于在芯片从而在晶片的表面内提供均匀的金属密度(图形率)来减小图形率的差异。

在本发明的另一种情况下，提供了一种方法来设定例如60-90％(最好是70-80％)的预定图形率设计上限。用这种方法，高图形率区域与低图形率区域之间的差异由于较低的HPF区域设计上限而被减为最小。

在本发明的又一种情况下，设定了预定的图形率设计下限。例如，对于20-50％的下限，芯片上的高和低图形率之间的差异被减为最小。

在本发明的最佳情况下，图形率设计上限和图形率设计下限都被确定，使芯片和晶片上的金属电路均匀性得以提高。例如，若HPF限被设定为最大值70％-80％，而LPF限为最小值40％-50％，则在芯片和晶片表面上的各个区域的电路密度仅仅差别20％-40％，导致金属表面在CMP工序之后具有明显更小的腐蚀或凹坑。

在本发明的另一种情况下，利用虚拟电路设计，能够任意产生芯片或晶片表面上任一给定区域的图形率设计下限。虽然最好是也使用图形率上限，但这并不是必须的，使用虚拟电路图形布局，将使芯片和晶片表面上的电路密度的差异减为最小，从而在CMP之后提供均匀的金属表面。

本质上，确定给定镶嵌层上的金属部件的数据会被输入到用来产生虚拟电路以便将电路至少提高到特定区域的图形率下限的计算机和算法中。虽然能够在很宽的范围内选择电路的类型和大小，但最好是产生间距为1μm且线宽为1μm那样尺寸要求不严格的电路部件。虚拟芯片电路的尺寸则更好。

本发明的一个重要特点是虚拟引线不具有对芯片设计部件的任何电接触。理想情况下，虚拟引线通过下层(或上层)被连接到衬底，以便防止电流引线附近的浮置电容起寄生噪声和RC延迟源的作用。

在本发明的再一种情况下，本发明的方法也用来控制整个晶片上的金属密度(图形率)。由于在晶片周边处有一些区域因为晶片的弯曲结构而没有制作成芯片，但仍然可影响晶片的金属均匀性并导致CMP工序之后出现凹坑，故这是很重要的。因此，本发明的附带特点是制作晶片边沿外的局部虚拟芯片(带有金属化)，以便用金属图形率更均匀的芯片和芯片片段来覆盖整个晶片。

在本发明的另一种情况下，提供了用来制造平坦镶嵌晶片的装置。此处也设想了用本发明的装置和方法制造的晶片。

用来整平金属涂覆的硅片上多个分立集成电路芯片的镶嵌金属电路图形的装置包含：

可旋转的转盘部件；

支持在所述部件上的抛光垫；

位于所述部件上并在整平过程中用来夹住硅片且位于所述载体和所述抛光垫之间的可旋转的载体；以及

借助于设定金属密度图形率上限和/或金属密度图形率下限，或利用晶片表面上的虚拟电路设计，从而用来改变晶片表面上(最好逐个区域地改变)的金属图形率(金属密度)的装置。

本发明的新颖特点和本发明的元件特征在所附权利要求中详细描述。这些附图仅仅是为了描述而并不按比例绘出。但参照附图的详细描述，可最清楚地了解本发明的操作结构和方法，其中：

图1是晶片的俯视图，示出了被分成多个集成电路器件(芯片)的晶片。

图2是所示分成多个区域的晶片的一个芯片的俯视图。

图3A-9A是集成电路器件的多个区域的俯视图，示出了各个区域中的金属电路。

图3B-9B对应于图3A-9A，示出了其上加有虚拟电路的区域以便在此区域上提供均匀的电路密度的俯视图。

图10A-10C示出了现有技术在晶片上制作镶嵌层的一系列步骤。

图11A-11D示出了本发明用来在晶片上制作镶嵌层的方法。

在本发明最佳实施例的描述中，此处将参考图1-11D，其中相似的参考号表示本发明的相似的部件，本发明的部件在图中不一定按比例示出。

参照附图，图1示出了被分成多个分立芯片11的常规晶片10。在晶片10的周边有多个用12表示的区域，它代表其上未制作电路并在制造晶片和将晶片切割成集成电路器件之后被抛弃的晶片部分。

图2是晶片10上一个芯片11的放大图。此芯片11被分成多个区域17，且每个区域上通常具有电路。芯片11可分成的区域17的数目是不一定的，但一般情况下，区域的数目越大，在CMP工序之后晶片就越均匀(平坦)。通常可采用大约1000或更多的区域，例如100-750。每个区域17最好分成矩形，如图2的方形更好。晶片上通常有大小各约为1.5英寸乘1.5英寸的芯片大约50个。晶片的直径通常为8英寸。

现参照图3A-9A和3B-9B，芯片11的多个区域17被示出其上具有不同的电路。假设已经为每个区域设定了HPF和LPF限，并按需要加入虚拟电路以便至少达到LPF限。在图3A中，区域17有4个引线15从区域的一侧延伸到区域的另一侧。在图3B中，在图3A所示的区域17中已经加入了虚拟引线20，形成修改的区域17A。于是可见，图3A的区域17的电路密度增大了。最好还加入引线以便提供区域17A中的均匀电路结构。这可能不总是能够做到的，但由于区域17仅仅具有平行金属引线15的性质，这被容易地设计了。

在图4A中，区域17被示出具有单独一个引线15。为了提高此区域的电路密度，如图4B所示已经加入了额外的虚拟引线20以形成区域17A。同样，在图5A中，示出了金属电路引线15，而在图5B中加入了虚拟引线20以形成区域17A。在图6A中，示出了区域17中的电路引线15，且如图6B所示，虚拟引线20已经加入到了区域17以形成区域17A。

在图7A中，区域17被示出没有电路。在图7B中，为了提高区域17的电路密度，已经加入了6个虚拟引线20以形成区域17A。

在图8A中，示出了区域17中的多个电路引线。由于此区域的电路密度处于芯片的HPF设计图形率的上限，故如图8B中区域17A所示，未曾加入虚拟引线。

在图9A中，区域17中示出了横向电路引线15。在图9B中，为了提高图9A所示的区域17的电路密度，已经加入了多个虚拟引线20以形成区域17A。

现参照图11A-11D，示出了本发明向芯片的一个区域加入虚拟金属化的方法。在图11A中，硅衬底13被示出其上具有二氧化硅介电层14。在介电层14中制作了互连窗口15a、15b、15c和15d，并从层14的表面延伸到硅晶片13的表面。此结构相似于图3A所示的结构。图11B示出了虚拟引线20的加入，这与图3B所示的虚拟引线20的加入是相同的。在图11C中，在介电层14的顶部涂覆了金属层16，将窗口15a-15d和虚拟窗口20填充。在区域17的相对侧处的金属层16的表面16a和16b被示出为大体上水平(平坦)，表明区域17表面被均匀地金属化。介电层14中窗口的高度被示为h。现采用常规方法对图11C的金属化晶片进行化学机械抛光，以便将金属层16清除到介电质14的表面。可以看到，正如相对的端部14a和14b所示，留下的介电质表面在芯片的区域17上大体上是水平的。

将示出采用虚拟电路来提供均匀金属化介电质表面的本发明的方法的图11A-11D，与示出现有技术的镶嵌层整平的方法的图10A-10C进行对比。于是，在图10A中，芯片的区域17具有硅衬底13和其上的介电层14。在介电质中制作有高度为h的窗口并表示为15a-15d。在图10B中，金属层16被淀积在介电层14的表面，将窗口15a-15d填充并覆盖介电质的整个表面。由于质量守恒，淀积在介电质表面上的金属16将不平坦(非平面)，具有低于较高的高程16b的16a所示的高度。较低的高程16a在包含窗口15a、15b和15c的高图形率区域上，而相比之下，较高的高程16b在只包含窗口15d的较低图形率区域上。

然后对图10B的晶片进行化学机械抛光，将金属层16清除到介电层14的窗口处。如从图10C可见，示出具有窗口15a、15b和15c的高图形率区域的高度h’，低于其中只具有窗口15d的低图形率区域的高度h。因此，区域17有凹坑，与用图11D所示的本发明的方法所制造的金属化整平区域17比起来，不具有水平形貌。

再参照图1，晶片中不制作成芯片的周边区域12被虚拟电路如上所述图形化以便在周边区域12中提供所需的电路密度。在这些周边区域中提供较高的电路密度改善了晶片的总体平整度并提高了晶片上各个芯片的平整度。与如上所述将虚拟引线和电路加入到单个芯片11一样，虚拟电路也如上所述加入到周边区域12。于是，不具有电路密度的周边区域12也将配备有至少为LPF的电路密度，最好是电路密度大约为晶片上各个芯片11的LPF和HPF的平均值。与芯片11一样，如图2所示，周边区域12最好分成区域17。每个周边区域12的各个区域再配备虚拟电路以提高晶片10的总体平整度。

上述描述是对硅片和二氧化硅用作介电质的情况进行的。本技术领域熟练人员众所周知，在本发明的方法中也可以适当地使用其它的晶片材料和介电质材料。同样，任何金属都可以用来对晶片表面中的镶嵌窗口进行金属化，适当的金属包括铝、铜、钨之类。介电质表面上的金属层的厚度一般为0.5-1μm。

任何适当的CMP装置都可以用来实施本发明的方法。如本技术领域常见的那样，CMP装置通常采用液态研磨胶。

虽然结合具体的最佳实施例对本发明进行了具体描述，但对本技术领域熟练人员来说，根据前面的描述，显然可作出许多改变、修正和变化。因此认为所附权利要求包括了所有这些本发明范围与构思之内的改变、修正和变化。

Claims (14)

1.一种用来整平金属涂覆的硅晶片上的多个分立集成电路芯片的镶嵌金属电路图形的方法，此方法包含下列步骤：

将晶片上的各个芯片分成多个区域；

根据此区域的电路图形确定每个芯片的各个区域的金属密度；

对每个芯片上的各个区域加入一个虚拟电路图形，以便在每个区域中至少提供一个最小金属密度，或设定每个区域的一个最大和/或最小金属密度；

在每个晶片上的介电层中制作所需的电路图形和任一虚拟电路图形作为窗口；

用金属层涂覆图形化的介电层，此金属填充形成所需电路图形和任一虚拟电路图形的窗口并覆盖包括电路图形的晶片表面；以及

对金属涂覆的晶片进行抛光，直至在所需电路图形和任一虚拟电路图形外面不留下金属。

2.权利要求1的方法，其中的最大金属密度约为60-90％。

3.权利要求2的方法，其中的最小金属密度约为20-50％。

4.权利要求1的方法，其中各个芯片被分成高达大约1000个区域。

5.权利要求4的方法，其中各个区域是正方形。

6.权利要求1的方法，其中为晶片边沿处的芯片区段提供了虚拟电路图形或最大和/或最小金属密度的设定。

7.一种用来整平金属涂覆的硅晶片上的多个分立集成电路芯片的镶嵌金属电路图形的装置，它包含：

可旋转的转盘部件；

支持在所述部件上的抛光垫；

位于所述部件上并在整平过程中用来夹住硅片且位于所述载体和所述抛光垫之间的可旋转的载体；以及

借助于设定金属密度图形率设计上限和/或金属密度图形率设计下限，或利用晶片表面上的虚拟电路设计，从而用来改变穿越晶片表面的金属密度的装置。

8.权利要求7的装置，其中的最大金属密度约为60-90％。

9.权利要求8的装置，其中的最小金属密度约为20-50％。

10.权利要求7的装置，其中各个芯片被分成高达大约1000个区域。

11.权利要求10的装置，其中所述区域是正方形。

12.权利要求7的装置，其中为晶片边沿处的芯片区段提供了虚拟电路图形或最大和/或最小金属密度的设定。

13.一种用权利要求1的方法制造的半导体晶片。

14.一种用权利要求6的方法制造的半导体晶片。

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