JPH10189744A - 半導体集積回路装置の配置方法 - Google Patents
半導体集積回路装置の配置方法Info
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- JPH10189744A JPH10189744A JP8345046A JP34504696A JPH10189744A JP H10189744 A JPH10189744 A JP H10189744A JP 8345046 A JP8345046 A JP 8345046A JP 34504696 A JP34504696 A JP 34504696A JP H10189744 A JPH10189744 A JP H10189744A
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Abstract
(57)【要約】
【課題】複数のブロックを混載した半導体集積回路装置
の配置方法において、インターフェイス部の配置を行う
ことなく１チップの回路全体の配置が可能な配置方法を
提供する。 【解決手段】アナログ部でレイアウト設計したデジタル
部と接続するインターフェイス部の配置情報（インター
フェイス名及び配置座標）をデジタル部の配置情報に変
換し、デジタル部のレイアウト設計時に使用する。１チ
ップ全体のインターフェイス設計を行う時に、前記のイ
ンターフェイス情報を持たせたデジタル部若しくはアナ
ログ部とすることで、レイアウト合成するだけでインタ
ーフェイス部を接続する。
の配置方法において、インターフェイス部の配置を行う
ことなく１チップの回路全体の配置が可能な配置方法を
提供する。 【解決手段】アナログ部でレイアウト設計したデジタル
部と接続するインターフェイス部の配置情報（インター
フェイス名及び配置座標）をデジタル部の配置情報に変
換し、デジタル部のレイアウト設計時に使用する。１チ
ップ全体のインターフェイス設計を行う時に、前記のイ
ンターフェイス情報を持たせたデジタル部若しくはアナ
ログ部とすることで、レイアウト合成するだけでインタ
ーフェイス部を接続する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路の半
導体基板上への配置方法に関し、特に、アナログ部とデ
ジタル部とを混載した半導体集積回路装置の配置方法に
関する。
導体基板上への配置方法に関し、特に、アナログ部とデ
ジタル部とを混載した半導体集積回路装置の配置方法に
関する。
【０００２】
【従来の技術】アナログ部とデジタル部とを混載した半
導体集積回路を半導体基板上に配置する際に、半導体集
積回路装置のデバイス特性や用途が異なることから、そ
の回路設計およびレイアウト設計のそれぞれは別々に設
計される。また、半導体集積回路装置の設計時において
は、階層設計が取り入れられ、両者の接続（インターフ
ェイス設計）はトップ階層で行われる。アナログ部とデ
ジタル部とを混載した半導体集積回路装置の設計手順
を、図５のフローチャートおよび図６を参照して説明す
る。
導体集積回路を半導体基板上に配置する際に、半導体集
積回路装置のデバイス特性や用途が異なることから、そ
の回路設計およびレイアウト設計のそれぞれは別々に設
計される。また、半導体集積回路装置の設計時において
は、階層設計が取り入れられ、両者の接続（インターフ
ェイス設計）はトップ階層で行われる。アナログ部とデ
ジタル部とを混載した半導体集積回路装置の設計手順
を、図５のフローチャートおよび図６を参照して説明す
る。
【０００３】まず、第１ステップとしてアナログ部とデ
ジタル部の回路設計を行う（ステップＳ５１）。次に、
第２ステップとして第１ステップで設計したアナログ部
とデジタル部のインターフェイス設計のトップ階層で行
う（ステップＳ５２）。さらに、アナログ部の接続情報
を使用してアナログ部６１のレイアウト設計を行い、デ
ジタル部の接続情報を使用してデジタル部６２のレイア
ウト設計を行う（ステップＳ５３）。第５ステップとし
てアナログ部６１とデジタル部６２のレイアウトデータ
を使用してそれぞれのハードマクロ（６３，６４）を作
成する（ステップＳ５５）。そして、作成したアナログ
部とデジタル部のハードマクロ（６３，６４）をレイア
ウト設計装置に登録し（Ｓ５６）、最後に第７ステップ
として、ステップＳ５２で作成したトップ階層６５の接
続情報とステップＳ５５で登録したアナログ部とデジタ
ル部のハードマクロを使用して、アナログ部とデジタル
部のインターフェイス設計を行う（ステップＳ５６）。
ジタル部の回路設計を行う（ステップＳ５１）。次に、
第２ステップとして第１ステップで設計したアナログ部
とデジタル部のインターフェイス設計のトップ階層で行
う（ステップＳ５２）。さらに、アナログ部の接続情報
を使用してアナログ部６１のレイアウト設計を行い、デ
ジタル部の接続情報を使用してデジタル部６２のレイア
ウト設計を行う（ステップＳ５３）。第５ステップとし
てアナログ部６１とデジタル部６２のレイアウトデータ
を使用してそれぞれのハードマクロ（６３，６４）を作
成する（ステップＳ５５）。そして、作成したアナログ
部とデジタル部のハードマクロ（６３，６４）をレイア
ウト設計装置に登録し（Ｓ５６）、最後に第７ステップ
として、ステップＳ５２で作成したトップ階層６５の接
続情報とステップＳ５５で登録したアナログ部とデジタ
ル部のハードマクロを使用して、アナログ部とデジタル
部のインターフェイス設計を行う（ステップＳ５６）。
【０００４】以上の通り、配置設計を行うことによって
異なる設計ルールが混載する半導体集積回路の設計が可
能となるが、アナログ部とデジタル部のハードマクロを
作成する必要があり、トップ階層でアナログ部とデジタ
ル部のインターフェイス設計を行うことから、インター
フェイスのためのレイアウト領域（図６の部分図（Ｃ）
参照）が必要であり、アナログ部とデジタル部の接続保
証をするための接続検証が必要となる。
異なる設計ルールが混載する半導体集積回路の設計が可
能となるが、アナログ部とデジタル部のハードマクロを
作成する必要があり、トップ階層でアナログ部とデジタ
ル部のインターフェイス設計を行うことから、インター
フェイスのためのレイアウト領域（図６の部分図（Ｃ）
参照）が必要であり、アナログ部とデジタル部の接続保
証をするための接続検証が必要となる。
【０００５】これらの技術は、例えば、特開平６−２６
８０６４号公報に開示されている（図７および図８参
照）。アナログ部とデジタル部のハードマクロ作成を容
易化するため、予めアナログ部とデジタル部の雛型ハー
ドマクロ（８７，８８）を用意しておき、アナログ部８
１とデジタル部８２を配置後、インターフェイス用の端
子配置情報を雛型ハードマクロ（８７，８８）の端子配
置情報（８３，８４）と置き換えることによって、それ
ぞれのハードマクロを作成するという手法を取ってい
る。しかも、インターフェイスのためのレイアウト領域
８５が必要であり、アナログ部８１とデジタル部８２の
接続保証をするための接続検証が必要となる。
８０６４号公報に開示されている（図７および図８参
照）。アナログ部とデジタル部のハードマクロ作成を容
易化するため、予めアナログ部とデジタル部の雛型ハー
ドマクロ（８７，８８）を用意しておき、アナログ部８
１とデジタル部８２を配置後、インターフェイス用の端
子配置情報を雛型ハードマクロ（８７，８８）の端子配
置情報（８３，８４）と置き換えることによって、それ
ぞれのハードマクロを作成するという手法を取ってい
る。しかも、インターフェイスのためのレイアウト領域
８５が必要であり、アナログ部８１とデジタル部８２の
接続保証をするための接続検証が必要となる。
【０００６】
【発明が解決しようとする課題】しかしながら、上述し
た配置方法の第１の問題点は、ＢｉーＣＭＯＳプロセス
を使用したアナデジ混載ＬＳＩの場合、アナログ部とデ
ジタル部の接続に関し、この接続保証のための接続検証
に十分な時間が必要という問題である。
た配置方法の第１の問題点は、ＢｉーＣＭＯＳプロセス
を使用したアナデジ混載ＬＳＩの場合、アナログ部とデ
ジタル部の接続に関し、この接続保証のための接続検証
に十分な時間が必要という問題である。
【０００７】その理由は、ＢｉーＣＭＯＳプロセスを使
用したアナデジ混載ＬＳＩのアナログ部とデジタル部
は、デバイス特性や用途が異なることから両者の設計ル
ールが異なり、回路設計およびレイアウト設計のそれぞ
れは別々に設計され、両者の接続を行なう必要があるた
めである。
用したアナデジ混載ＬＳＩのアナログ部とデジタル部
は、デバイス特性や用途が異なることから両者の設計ル
ールが異なり、回路設計およびレイアウト設計のそれぞ
れは別々に設計され、両者の接続を行なう必要があるた
めである。
【０００８】第２の問題点は、ＣＡＤツールを使用した
配置方法を適用した場合、しにくいという問題がある。
アナデジ混載のアナログ部とデジタル部のそれぞれは、
デバイス特性や用途が異なることから配置設計のルール
が異なり、ＣＡＤツール適用の際の設定条件等が複雑に
なるためである。
配置方法を適用した場合、しにくいという問題がある。
アナデジ混載のアナログ部とデジタル部のそれぞれは、
デバイス特性や用途が異なることから配置設計のルール
が異なり、ＣＡＤツール適用の際の設定条件等が複雑に
なるためである。
【０００９】第３の問題点は、アナデジ混載ＬＳＩのチ
ップ占有面積を高くすることが難しいという問題であ
る。その理由は、従来技術の特開平６−２６８０６４号
公報に開示される手法では、アナログ部とデジタル部の
ハードマクロ化し、配置配線設計を行うことも可能であ
るが、両者を接続するためだけに使用する配線領域を考
慮した１チップ設計が必要となるためである。
ップ占有面積を高くすることが難しいという問題であ
る。その理由は、従来技術の特開平６−２６８０６４号
公報に開示される手法では、アナログ部とデジタル部の
ハードマクロ化し、配置配線設計を行うことも可能であ
るが、両者を接続するためだけに使用する配線領域を考
慮した１チップ設計が必要となるためである。
【００１０】したがって、本発明の目的は、上記問題点
に鑑み、アナデジ混載のＬＳＩのように異る設計ルール
を有するＬＳＩの配置設計が容易に行える半導体集積回
路装置の配置方法を提供することにある。
に鑑み、アナデジ混載のＬＳＩのように異る設計ルール
を有するＬＳＩの配置設計が容易に行える半導体集積回
路装置の配置方法を提供することにある。
【００１１】
【課題を解決するための手段】本発明の半導体集積回路
の配置方法は、複数のブロックから構成される半導体集
積回路装置を半導体基板上に配置する配置方法におい
て、前記半導体集積回路の接続情報を機能単位の複数の
機能ブロックに分離する分離ステップと、前記機能ブロ
ックに接続点を設ける接続点設定ステップと、前記接続
点に前記機能ブロック間の各々のインターフェイスパッ
ドマクロを生成するとともに接続するマクロ生成ステッ
プと、前記インターフェイスパッドマクロの各々のイン
スタンス名を前記マクロ生成ステップにて接続されてい
るブロック間のインタンス名と同一名にする同一名化ス
テップと、前記複数のブロック毎に配置を行い前記イン
ターフェイスパッドマクロを配置する第１のマクロ配置
ステップと、前記インターフェイスパッドマクロの配置
情報を抽出する抽出ステップと、前記抽出インターフェ
イスパッドマクロの配置情報を前記複数の機能ブロック
に読み込み前記インターフェイスパッドマクロを配置す
る第２のマクロ配置ステップと、前記複数の機能ブロッ
クの各々が有するマクロを配置した後前記機能ブロック
を合成するステップとを有する構成である。
の配置方法は、複数のブロックから構成される半導体集
積回路装置を半導体基板上に配置する配置方法におい
て、前記半導体集積回路の接続情報を機能単位の複数の
機能ブロックに分離する分離ステップと、前記機能ブロ
ックに接続点を設ける接続点設定ステップと、前記接続
点に前記機能ブロック間の各々のインターフェイスパッ
ドマクロを生成するとともに接続するマクロ生成ステッ
プと、前記インターフェイスパッドマクロの各々のイン
スタンス名を前記マクロ生成ステップにて接続されてい
るブロック間のインタンス名と同一名にする同一名化ス
テップと、前記複数のブロック毎に配置を行い前記イン
ターフェイスパッドマクロを配置する第１のマクロ配置
ステップと、前記インターフェイスパッドマクロの配置
情報を抽出する抽出ステップと、前記抽出インターフェ
イスパッドマクロの配置情報を前記複数の機能ブロック
に読み込み前記インターフェイスパッドマクロを配置す
る第２のマクロ配置ステップと、前記複数の機能ブロッ
クの各々が有するマクロを配置した後前記機能ブロック
を合成するステップとを有する構成である。
【００１２】また本発明の半導体集積回路装置の配置方
法の前記分離ステップは、前記複数の各々のブロック内
のマクロをマクロ命名規則に従って分離する構成とする
こともできる。またさらに、本発明の第２の分離ステッ
プを有する半導体集積回路装置の配置方法の前記マクロ
生成ステップは、分離したネットに同一インタンス名を
付けたインターフェイスパッドマクロを生成する第２の
マクロ生成ステップを有する構成である。
法の前記分離ステップは、前記複数の各々のブロック内
のマクロをマクロ命名規則に従って分離する構成とする
こともできる。またさらに、本発明の第２の分離ステッ
プを有する半導体集積回路装置の配置方法の前記マクロ
生成ステップは、分離したネットに同一インタンス名を
付けたインターフェイスパッドマクロを生成する第２の
マクロ生成ステップを有する構成である。
【００１３】さらに、本発明の半導体集積回路装置の配
置方法は、１ブロックのインターフェイスパッドマクロ
を配置した後、配置した前記インターフェイスパッドマ
クロの配置座標をそのブロックと同一インタンス名を付
けたインターフェイスパッドマクロを持つ他のブロック
のインターフェイスパッドマクロの配置情報とする構成
である。
置方法は、１ブロックのインターフェイスパッドマクロ
を配置した後、配置した前記インターフェイスパッドマ
クロの配置座標をそのブロックと同一インタンス名を付
けたインターフェイスパッドマクロを持つ他のブロック
のインターフェイスパッドマクロの配置情報とする構成
である。
【００１４】さらに、本発明の半導体集積回路の配置方
法は前記複数のインターフェイスパッドマクロを用途別
に異る配置座標を作成する配置座標作成ステップと、前
記用途別に異なる配置座標を前記用途単位に座標変換を
行う座標変換ステップとを有する構成である。
法は前記複数のインターフェイスパッドマクロを用途別
に異る配置座標を作成する配置座標作成ステップと、前
記用途別に異なる配置座標を前記用途単位に座標変換を
行う座標変換ステップとを有する構成である。
【００１５】すなわち、本発明の半導体集積回路の配置
方法では、アナログ部でレイアウトしたデジタル部と接
続するインターフェイス部の配置情報（インターフェイ
ス名と配置座標）をデジタル部の配置情報に変換し、デ
ジタル部のレイアウト設計で使用する。このことによ
り、レイアウト設計者は、アナログ部とデジタル部を別
々にレイアウトした後、レイアウトを合成することによ
って、インターフェイス部を接続することができる。
方法では、アナログ部でレイアウトしたデジタル部と接
続するインターフェイス部の配置情報（インターフェイ
ス名と配置座標）をデジタル部の配置情報に変換し、デ
ジタル部のレイアウト設計で使用する。このことによ
り、レイアウト設計者は、アナログ部とデジタル部を別
々にレイアウトした後、レイアウトを合成することによ
って、インターフェイス部を接続することができる。
【００１６】
【発明の実施の形態】次に、本発明の一実施の形態につ
いて図面を参照して詳細に説明する。
いて図面を参照して詳細に説明する。
【００１７】本発明の半導体集積回路装置の配置方法を
適用して配置を実施するための最良の形態の配置装置を
表す図２を参照すると、この配置装置の形態はアナログ
部回路設計部２１と、デジタル部回路設計部２３と、ト
ップ階層回路設計部２２とを有し、これらを処理する接
続情報の合成／分離部２４を有し、さらにアナログ部レ
イアウト部２５と、デジタル部レイアウト部２７と、ア
ナログ部レイアウト部２５のデータを抽出しデジタルデ
ータに変換するインターフェイスの配置情報抽出とデー
タ変換部２６と、ファイル合成部２８とで構成され、接
続情報格納領域（１１，１５）、インターフェィス配置
情報格納領域１９、レイアウト情報格納領域１６、１チ
ップレイアウト情報格納領域１８およびマクロ命名規則
格納領域１４のそれぞれを備える。
適用して配置を実施するための最良の形態の配置装置を
表す図２を参照すると、この配置装置の形態はアナログ
部回路設計部２１と、デジタル部回路設計部２３と、ト
ップ階層回路設計部２２とを有し、これらを処理する接
続情報の合成／分離部２４を有し、さらにアナログ部レ
イアウト部２５と、デジタル部レイアウト部２７と、ア
ナログ部レイアウト部２５のデータを抽出しデジタルデ
ータに変換するインターフェイスの配置情報抽出とデー
タ変換部２６と、ファイル合成部２８とで構成され、接
続情報格納領域（１１，１５）、インターフェィス配置
情報格納領域１９、レイアウト情報格納領域１６、１チ
ップレイアウト情報格納領域１８およびマクロ命名規則
格納領域１４のそれぞれを備える。
【００１８】接続情報の合成／分離部２４では、各部で
回路設計された接続情報の合成とマクロ命名規則格納領
域１４に記述されたルールにもとづいてアナログ部とデ
ジタル部の接続情報への分離とを行う。分離する際に、
分離するアナログ部とデジタル部の接続点にインターフ
ェイスパッドマクロを生成し、インターフェイスパッド
マクロには同じインスタンス名をつける。分離された接
続情報を用いてそれぞれのレイアウト設計を行う。
回路設計された接続情報の合成とマクロ命名規則格納領
域１４に記述されたルールにもとづいてアナログ部とデ
ジタル部の接続情報への分離とを行う。分離する際に、
分離するアナログ部とデジタル部の接続点にインターフ
ェイスパッドマクロを生成し、インターフェイスパッド
マクロには同じインスタンス名をつける。分離された接
続情報を用いてそれぞれのレイアウト設計を行う。
【００１９】図１は、本実施の形態の配置手法のステッ
プをフローチャートで示したものである。以下、図１を
参照して本発明の実施の形態を説明する。
プをフローチャートで示したものである。以下、図１を
参照して本発明の実施の形態を説明する。
【００２０】まず、ステップＳ１からステップＳ９まで
の各ステップの概略を順次説明し、その後主要なステッ
プであるステップＳ３およびステップＳ５について詳細
な説明を記述する。
の各ステップの概略を順次説明し、その後主要なステッ
プであるステップＳ３およびステップＳ５について詳細
な説明を記述する。
【００２１】本発明の実施の形態は、半導体集積回路装
置のアナログ部とデジタル部の回路設計を別々に行う
（ステップＳ１）。
置のアナログ部とデジタル部の回路設計を別々に行う
（ステップＳ１）。
【００２２】次に、アナログ部とデジタル部のシンボル
を作成し、そのシンボルの各端子を接続することによっ
てアナログ部とデジタル部とのインターフェイス設計を
行う。ここがトップ階層設計であり、トップ階層を中心
にアナログ部とデジタル部の接続情報を合成する（ステ
ップＳ２）。
を作成し、そのシンボルの各端子を接続することによっ
てアナログ部とデジタル部とのインターフェイス設計を
行う。ここがトップ階層設計であり、トップ階層を中心
にアナログ部とデジタル部の接続情報を合成する（ステ
ップＳ２）。
【００２３】次に、合成した接続情報をマクロ命名規則
１４に従ってアナログ部とデジタル部とに分離する（ス
テップＳ３）。さらに、分離されたアナログ部の接続情
報を使用して、レイアウト設計を行う（ステップＳ
４）。
１４に従ってアナログ部とデジタル部とに分離する（ス
テップＳ３）。さらに、分離されたアナログ部の接続情
報を使用して、レイアウト設計を行う（ステップＳ
４）。
【００２４】次に、アナログ部で配置したインターフェ
イスパッドの配置情報をデジタル部用インターフェイス
パッドの配置情報に変換する（ステップＳ５）。ステッ
プＳ５で作成したインターフェイスパッドの配置情報を
入力し、デジタル部のインターフェイスパッドマクロを
自動的に配置する（ステップＳ６）。デジタル部のその
他の部分についても配置し配線する（ステップＳ７）。
イスパッドの配置情報をデジタル部用インターフェイス
パッドの配置情報に変換する（ステップＳ５）。ステッ
プＳ５で作成したインターフェイスパッドの配置情報を
入力し、デジタル部のインターフェイスパッドマクロを
自動的に配置する（ステップＳ６）。デジタル部のその
他の部分についても配置し配線する（ステップＳ７）。
【００２５】トップ階層にてインターフェイス部のレイ
アウトをすることなく、アナログ部とデジタル部のレイ
アウト設計から出力されたレイアウトを合成する事によ
り１チップのアナデジ混載レイアウトが完成する（ステ
ップＳ８）。以上、図１のフローチャートで示されてい
る各ステップについて概略を説明した。
アウトをすることなく、アナログ部とデジタル部のレイ
アウト設計から出力されたレイアウトを合成する事によ
り１チップのアナデジ混載レイアウトが完成する（ステ
ップＳ８）。以上、図１のフローチャートで示されてい
る各ステップについて概略を説明した。
【００２６】次にステップＳ３について詳細に説明をす
る。
る。
【００２７】図３参照すると、ステップＳ３は、ステッ
プＳ２で合成した接続情報をマクロ命名規則１４に従っ
てアナログ部とデジタル部とに分離することを特徴とす
る。この時、分離するネットには、アナログ部３１とデ
ジタル部３２の両方にインターフェイスパッド３５を自
動生成し、接続する。さらに、生成したインターフェイ
スパッドのインタンス名は同じとする。
プＳ２で合成した接続情報をマクロ命名規則１４に従っ
てアナログ部とデジタル部とに分離することを特徴とす
る。この時、分離するネットには、アナログ部３１とデ
ジタル部３２の両方にインターフェイスパッド３５を自
動生成し、接続する。さらに、生成したインターフェイ
スパッドのインタンス名は同じとする。
【００２８】アナデジ混載マクロを分離した場合（ステ
ップＳ３）に生成するインターフェイスパッドマクロと
インターフェイスバッファを介して接続するような通常
のアナログ素子３３とデジタル素子３４の接続部に生成
するインターフェイスパッドマクロでは種類が異なる。
このような種類判定もマクロ命名規則１４に従って行
う。
ップＳ３）に生成するインターフェイスパッドマクロと
インターフェイスバッファを介して接続するような通常
のアナログ素子３３とデジタル素子３４の接続部に生成
するインターフェイスパッドマクロでは種類が異なる。
このような種類判定もマクロ命名規則１４に従って行
う。
【００２９】次に、ステップＳ５について詳細な説明を
する。図４を参照すると、ステップＳ５では、ステップ
Ｓ４で配置したアナログ部のインターフェイスパッド３
５の配置情報をデジタル部用インターフェイスパッドの
配置情報に変換する（ステップＳ５）。この時、アナデ
ジ混載マクロ用インターフェイスパッドマクロとその他
の部分のインターフェイスパッドマクロとでは配置情報
のフォーマットが異なる。
する。図４を参照すると、ステップＳ５では、ステップ
Ｓ４で配置したアナログ部のインターフェイスパッド３
５の配置情報をデジタル部用インターフェイスパッドの
配置情報に変換する（ステップＳ５）。この時、アナデ
ジ混載マクロ用インターフェイスパッドマクロとその他
の部分のインターフェイスパッドマクロとでは配置情報
のフォーマットが異なる。
【００３０】その他の部分のインターフェイスパッド
は、他の外部パッドがＩ／Ｏバッファを介して内部セル
と接続するように、インターフェイスバッファを介して
アナログ部と接続するこから、インターフェイスバッフ
ァをＩ／Ｏバッファと同様に配置したいことから配置情
報をＩ／Ｏバッファと同じフォーマットに変換する。ア
ナデジ混載マクロ用インターフェイスパッドは、インタ
ーフェイスバッファを必要としないことから、通常の内
部セルの配置情報のフォーマットに変換する。
は、他の外部パッドがＩ／Ｏバッファを介して内部セル
と接続するように、インターフェイスバッファを介して
アナログ部と接続するこから、インターフェイスバッフ
ァをＩ／Ｏバッファと同様に配置したいことから配置情
報をＩ／Ｏバッファと同じフォーマットに変換する。ア
ナデジ混載マクロ用インターフェイスパッドは、インタ
ーフェイスバッファを必要としないことから、通常の内
部セルの配置情報のフォーマットに変換する。
【００３１】
【発明の効果】以上のとおり、本発明による第１の効果
は、製品開発ＴＡＴ短縮、設計品質の向上である。
は、製品開発ＴＡＴ短縮、設計品質の向上である。
【００３２】その理由は、アナログ部とデジタル部をそ
れぞれの設計ルールにあった環境で設計でき、インター
フェイス部のレイアウト設計をすることなく１チップの
半導体集積回路装置の設計が可能となるためである。
れぞれの設計ルールにあった環境で設計でき、インター
フェイス部のレイアウト設計をすることなく１チップの
半導体集積回路装置の設計が可能となるためである。
【００３３】第２の効果は、チップ面積の縮小、高集積
化が図られる。その理由は、アナログ部とデジタル部
は、それぞれのレイアウトに閉じられ、それぞれのレイ
アウト後、レイアウトを合成することによって１チップ
の半導体集積回路装置のレイアウトととなる。即ち、ア
ナログ部とデジタル部とを接続するための配線領域を必
要としないためである。
化が図られる。その理由は、アナログ部とデジタル部
は、それぞれのレイアウトに閉じられ、それぞれのレイ
アウト後、レイアウトを合成することによって１チップ
の半導体集積回路装置のレイアウトととなる。即ち、ア
ナログ部とデジタル部とを接続するための配線領域を必
要としないためである。
【００３４】更に、アナログ部とデジタル部の配線を行
なわずに両者を接続することから、インターフェイス部
の接続検証を必要としないためである。以上より、短Ｔ
ＡＴで、インターフェイス接続にミスのない高品質な設
計が可能である。
なわずに両者を接続することから、インターフェイス部
の接続検証を必要としないためである。以上より、短Ｔ
ＡＴで、インターフェイス接続にミスのない高品質な設
計が可能である。
【図１】本発明による半導体集積回路装置の配置方法を
示すフローチャートである。
示すフローチャートである。
【図２】本発明による半導体集積回路装置の配置方法を
適用する配置装置のブロック構成図である。
適用する配置装置のブロック構成図である。
【図３】本発明によるステップＳ３のトップ階層の接続
情報ファイルをマクロ命名規則に従ってアナログ部とデ
ジタル部の接続情報ファイルに分離するフローチャート
である。
情報ファイルをマクロ命名規則に従ってアナログ部とデ
ジタル部の接続情報ファイルに分離するフローチャート
である。
【図４】本発明によるステップＳ５のアナログ部で配置
したインターフェイスパッドマクロを抽出／変換し、ス
テップＳ６のデジタル部に読み込むフローを表した図で
ある。
したインターフェイスパッドマクロを抽出／変換し、ス
テップＳ６のデジタル部に読み込むフローを表した図で
ある。
【図５】従来例による半導体集積回路装置の配置方法を
示すフローチャートである。
示すフローチャートである。
【図６】従来例による半導体集積回路装置の平面配置の
概念図である。
概念図である。
【図７】特開平６−２６８０６４号公報で開示された半
導体集積回路装置の配置方法を示すフローチャートであ
る。
導体集積回路装置の配置方法を示すフローチャートであ
る。
【図８】特開平６−２６８０６４号公報で開示された半
導体集積回路装置の平面配置の概念図である。
導体集積回路装置の平面配置の概念図である。
１１ デジタル部接続情報格納領域 １２ インターフェイスパッドマクロ配置情報格納領
域 １３，５１，７１ デジタル部レイアウト格納領域 １４ マクロ命令規則格納領域 １５ アナログ部接続情報格納領域 １６，５５，７５ アナログ部レイアウト格納領域 １７，５７，７７ 半導体集積回路装置レイアウト格
納領域 １８ １チップレイアウト情報格納領域 １９ インターフェイス配置情報格納領域 ２１ アナログ部回路設計部 ２２ トップ階層回路設計部 ２３ デジタル部回路設計部 ２４ 接続情報の合成／分離部 ２５ アナログ部レイアウト部 ２６ インターフェースの配置情報抽出とデータ変換
部 ２７ デジタル部レイアウト部 ２８ ファイル合成部 ３１ アナログ合成情報 ３２ デジタル回路情報 ３３ アナログ素子 ３４ デジタル素子 ３５ インターフェイスパッドマクロ ６１，８１ アナログ部レイアウト ６２，８２ デジタル部レイアウト ６３，８３ アナログ部ハートマクロ ６４，８４ デジタル部ハードマクロ ６５，８５ トップ階層配線領域 ６６，８６ 配線 ８７ アナログ部雛型ハードマクロ ８８ デジタル部雛型ハードマクロ
域 １３，５１，７１ デジタル部レイアウト格納領域 １４ マクロ命令規則格納領域 １５ アナログ部接続情報格納領域 １６，５５，７５ アナログ部レイアウト格納領域 １７，５７，７７ 半導体集積回路装置レイアウト格
納領域 １８ １チップレイアウト情報格納領域 １９ インターフェイス配置情報格納領域 ２１ アナログ部回路設計部 ２２ トップ階層回路設計部 ２３ デジタル部回路設計部 ２４ 接続情報の合成／分離部 ２５ アナログ部レイアウト部 ２６ インターフェースの配置情報抽出とデータ変換
部 ２７ デジタル部レイアウト部 ２８ ファイル合成部 ３１ アナログ合成情報 ３２ デジタル回路情報 ３３ アナログ素子 ３４ デジタル素子 ３５ インターフェイスパッドマクロ ６１，８１ アナログ部レイアウト ６２，８２ デジタル部レイアウト ６３，８３ アナログ部ハートマクロ ６４，８４ デジタル部ハードマクロ ６５，８５ トップ階層配線領域 ６６，８６ 配線 ８７ アナログ部雛型ハードマクロ ８８ デジタル部雛型ハードマクロ
Claims (5)
- 【請求項１】 複数のブロックから構成される半導体集
積回路装置を半導体基板上に配置する配置方法におい
て、前記半導体集積回路の接続情報を機能単位の複数の
機能ブロックに分離する分離ステップと、前記機能ブロ
ックに接続点を設ける接続点設定ステップと、前記接続
点に前記機能ブロック間の各々のインターフェイスパッ
ドマクロを生成するとともに接続するマクロ生成ステッ
プと、前記インターフェイスパッドマクロの各々のイン
スタンス名を前記マクロ生成ステップにて接続されてい
るブロック間のインタンス名と同一名にする同一名化ス
テップと、前記複数のブロック毎に配置を行い前記イン
ターフェイスパッドマクロを配置する第１のマクロ配置
ステップと、前記インターフェイスパッドマクロの配置
情報を抽出する抽出ステップと、前記抽出インターフェ
イスパッドマクロの配置情報を前記複数の機能ブロック
に読み込み前記インターフェイスパッドマクロを配置す
る第２のマクロ配置ステップと、前記複数の機能ブロッ
クの各々が有するマクロを配置した後前記機能ブロック
を合成するステップとを有することを特徴とする半導体
集積回路装置の配置方法。 - 【請求項２】 前記分離ステップは、前記複数の各々の
ブロック内のマクロをマクロ命名規則に従って分離する
第２の分離ステップを有することを特徴とする請求項１
記載の半導体集積回路装置の配置方法。 - 【請求項３】 前記マクロ生成ステップは、分離したネ
ットに同一インタンス名を付けたインターフェイスパッ
ドマクロを生成する第２のマクロ生成ステップを有する
ことを特徴とする請求項１または２記載の半導体集積回
路装置の配置方法。 - 【請求項４】 １ブロックのインターフェイスパッドマ
クロを配置した後、配置した前記インターフェイスパッ
ドマクロの配置座標をそのブロックと同一インタンス名
を付けたインターフェイスパッドマクロを持つ他のブロ
ックのインターフェイスパッドマクロの配置情報とする
ことを特徴とする請求項１，２または３記載の半導体集
積回路の配置方法。 - 【請求項５】 前記複数のインターフェイスパッドマク
ロを用途別に異る配置座標を作成する配置座標作成ステ
ップと、前記用途別に異なる配置座標を前記用途単位に
座標変換を行う座標変換ステップとを有することを特徴
とする請求項１乃至４記載の半導体集積回路の配置方
法。
Priority Applications (4)
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|---|---|---|---|
| JP8345046A JP2968741B2 (ja) | 1996-12-25 | 1996-12-25 | 半導体集積回路装置の配置方法 |
| US08/995,992 US6263479B1 (en) | 1996-12-25 | 1997-12-22 | Method and apparatus for layout of an interface of digital and analog semiconductor integrated circuits based on positions of digital and analog functional blocks |
| EP97122866A EP0851371A3 (en) | 1996-12-25 | 1997-12-24 | Method of positioning semiconductor integrated circuit device and apparatus of carrying out the method |
| CN97108392A CN1197246A (zh) | 1996-12-25 | 1997-12-24 | 半导体集成电路器件的定位方法和实施该方法的设备 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8345046A JP2968741B2 (ja) | 1996-12-25 | 1996-12-25 | 半導体集積回路装置の配置方法 |
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|---|---|
| JPH10189744A true JPH10189744A (ja) | 1998-07-21 |
| JP2968741B2 JP2968741B2 (ja) | 1999-11-02 |
Family
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Family Applications (1)
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|---|---|---|---|
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| EP (1) | EP0851371A3 (ja) |
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| CN (1) | CN1197246A (ja) |
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| DE10241154A1 (de) * | 2002-09-05 | 2004-03-11 | Infineon Technologies Ag | Integrierte Schaltungsanordnung mit Zwischenmaterialien und zugehörige Komponenten |
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| JP6663801B2 (ja) * | 2016-06-15 | 2020-03-13 | 株式会社日立製作所 | 半導体ｌｓｉ設計装置および設計方法 |
| CN115796090B (zh) * | 2022-12-13 | 2024-01-26 | 无锡沐创集成电路设计有限公司 | 电路模型生成方法、电路仿真验证方法及对应装置 |
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|---|---|---|---|---|
| BE789114A (fr) * | 1971-09-23 | 1973-03-22 | Int Standard Electric Corp | Perfectionnements aux methodes de conception assistee par ordinateur |
| US5113352A (en) * | 1989-06-20 | 1992-05-12 | Digital Equipment Corporation | Integrating the logical and physical design of electronically linked objects |
| US5416722A (en) * | 1992-11-19 | 1995-05-16 | Vlsi Technology, Inc. | System and method for compacting integrated circuit layouts |
| JP2953901B2 (ja) | 1993-03-11 | 1999-09-27 | 日本電気アイシーマイコンシステム株式会社 | 半導体集積回路の自動レイアウト方法 |
| US5515293A (en) * | 1993-12-22 | 1996-05-07 | Vlsi Technology, Inc. | Method and apparatus for generating a linked data structure for integrated circuit layout |
| US5604680A (en) * | 1994-08-15 | 1997-02-18 | Cadence Design Systems, Inc. | Virtual interface representation of hierarchical symbolic layouts |
| US5610832A (en) * | 1994-11-22 | 1997-03-11 | Mentor Graphics Corporation | Integrated circuit design apparatus with multiple connection modes |
-
1996
- 1996-12-25 JP JP8345046A patent/JP2968741B2/ja not_active Expired - Fee Related
-
1997
- 1997-12-22 US US08/995,992 patent/US6263479B1/en not_active Expired - Fee Related
- 1997-12-24 CN CN97108392A patent/CN1197246A/zh active Pending
- 1997-12-24 EP EP97122866A patent/EP0851371A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| CN1197246A (zh) | 1998-10-28 |
| EP0851371A2 (en) | 1998-07-01 |
| JP2968741B2 (ja) | 1999-11-02 |
| EP0851371A3 (en) | 2002-10-23 |
| US6263479B1 (en) | 2001-07-17 |
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