JP2002043430A - 汎用メモリマクロ化処理装置及び汎用メモリマクロ化処理方法 - Google Patents
汎用メモリマクロ化処理装置及び汎用メモリマクロ化処理方法Info
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- JP2002043430A JP2002043430A JP2000227682A JP2000227682A JP2002043430A JP 2002043430 A JP2002043430 A JP 2002043430A JP 2000227682 A JP2000227682 A JP 2000227682A JP 2000227682 A JP2000227682 A JP 2000227682A JP 2002043430 A JP2002043430 A JP 2002043430A
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Abstract
(57)【要約】
【課題】レイアウト変更が少なくすむ汎用メモリマクロ
化手段を提供する。 【解決手段】本発明の汎用メモリマクロ化処理装置は、
汎用メモリのレイアウトデータであってメモリマクロと
して不要な所定素子及び所定配線部分のレイアウトデー
タをも含むレイアウトデータを格納するデータベース手
段と、前記データベースデータを汎用メモリとして使用
するかメモリマクロとして使用するかを選別する選別手
段と、メモリマクロとして使用する際にメモリマクロと
ロジック間の領域を設定する設定手段とを有する。
化手段を提供する。 【解決手段】本発明の汎用メモリマクロ化処理装置は、
汎用メモリのレイアウトデータであってメモリマクロと
して不要な所定素子及び所定配線部分のレイアウトデー
タをも含むレイアウトデータを格納するデータベース手
段と、前記データベースデータを汎用メモリとして使用
するかメモリマクロとして使用するかを選別する選別手
段と、メモリマクロとして使用する際にメモリマクロと
ロジック間の領域を設定する設定手段とを有する。
Description
【０００１】
【発明の属する技術分野】本発明は、汎用メモリマクロ
化処理装置及び汎用メモリマクロ化処理方法に関する。
化処理装置及び汎用メモリマクロ化処理方法に関する。
【０００２】
【従来の技術】近年シリコンオンチップの需要は伸びて
おり、メモリを搭載するＡＳＩＣ品についても将来の期
待は大きい。
おり、メモリを搭載するＡＳＩＣ品についても将来の期
待は大きい。
【０００３】現在の用途は、ＣＤ、ＭＤプレーヤの音飛
び防止機能等が主で、メモリ容量が少量で済んでいる
が、今後は画像処理、音声認識等多量にメモリ（汎用メ
モリ相当）を必要とするＤＲＡＭメモリ混載型のシリコ
ンオンチップの需要が見込まれる。
び防止機能等が主で、メモリ容量が少量で済んでいる
が、今後は画像処理、音声認識等多量にメモリ（汎用メ
モリ相当）を必要とするＤＲＡＭメモリ混載型のシリコ
ンオンチップの需要が見込まれる。
【０００４】そこで、従来技術を使用し汎用メモリを大
規模メモリマクロとしてＡＳＩＣチップに搭載する技術
が求められている。
規模メモリマクロとしてＡＳＩＣチップに搭載する技術
が求められている。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
技術では、次の様な問題点が生じる。
技術では、次の様な問題点が生じる。
【０００６】第１の問題点として、レイアウト変更が生
じ開発ＴＡＴが膨大なる。その理由は、汎用メモリの入
出力端子は、リードフレームを介してボンディングで外
部に接続されている。よって、ＡＳＩＣチップに汎用メ
モリをそのまま搭載するとＡＳＩＣ側の信号配線（以下
ＬＯＧＩＣ信号）を配線する領域を考えた設計を行って
いないため汎用メモリの入出力端子は接続出来ない為で
ある。
じ開発ＴＡＴが膨大なる。その理由は、汎用メモリの入
出力端子は、リードフレームを介してボンディングで外
部に接続されている。よって、ＡＳＩＣチップに汎用メ
モリをそのまま搭載するとＡＳＩＣ側の信号配線（以下
ＬＯＧＩＣ信号）を配線する領域を考えた設計を行って
いないため汎用メモリの入出力端子は接続出来ない為で
ある。
【０００７】この解決策として、ＬＯＧＩＣ信号線を接
続させるため、従来のメガマクロ設計技術を使用するこ
とを考えると、図８に示す様に汎用メモリ入出力端子を
ＬＯＧＩＣ信号と接続出来る位置（側面）に移動する
（引き出す）レイアウト変更が考えられる。
続させるため、従来のメガマクロ設計技術を使用するこ
とを考えると、図８に示す様に汎用メモリ入出力端子を
ＬＯＧＩＣ信号と接続出来る位置（側面）に移動する
（引き出す）レイアウト変更が考えられる。
【０００８】しかし、ここで第２の問題点として、汎用
メモリからレイアウトの変更に膨大な作成ＴＡＴが増加
し、側面まで端子を移動する（引き出す）ことによりメ
モリ側でバッファを付加することになり、メモリ内の回
路の再シミュレーションを行う必要が発生し、最悪汎用
メモリと同一の特性を保証出来ないと言う問題点が生じ
る。
メモリからレイアウトの変更に膨大な作成ＴＡＴが増加
し、側面まで端子を移動する（引き出す）ことによりメ
モリ側でバッファを付加することになり、メモリ内の回
路の再シミュレーションを行う必要が発生し、最悪汎用
メモリと同一の特性を保証出来ないと言う問題点が生じ
る。
【０００９】図７は上記内容の配置配線処理フローを示
したものである。汎用メモリレイアウトデータ作成（６
１）後、マスクパターンデータベース（６２）を汎用メ
モリとして使用するかメモリマクロとして使用するか判
断（６３）、汎用メモリとして使用する場合はそのまま
処理を終了（６４）する。メモリマクロとしてＡＳＩＣ
に搭載する場合、ＡＳＩＣ信号と接続出来る様に入出力
端子を側面に配置するマスクパターンデータベースのデ
ータ変更（６５）を行い、回路接続情報（６６）、自動
配置配線データベース（６７）を用いて自動配置配線
（６９）、マージ処理（７０）を行い、処理を終了（７
１）する。
したものである。汎用メモリレイアウトデータ作成（６
１）後、マスクパターンデータベース（６２）を汎用メ
モリとして使用するかメモリマクロとして使用するか判
断（６３）、汎用メモリとして使用する場合はそのまま
処理を終了（６４）する。メモリマクロとしてＡＳＩＣ
に搭載する場合、ＡＳＩＣ信号と接続出来る様に入出力
端子を側面に配置するマスクパターンデータベースのデ
ータ変更（６５）を行い、回路接続情報（６６）、自動
配置配線データベース（６７）を用いて自動配置配線
（６９）、マージ処理（７０）を行い、処理を終了（７
１）する。
【００１０】また、汎用メモリ入出力端子を側面に配置
するメガマクロ設計技術ではなく、従来技術の延長で類
推出来る手法として、汎用メモリの入出力端子、ＥＳＤ
素子レイアウト変更により削除、この削除した領域を汎
用メモリマクロ〜ＬＯＧＩＣ間配置配線領域として使用
することが考えられる。
するメガマクロ設計技術ではなく、従来技術の延長で類
推出来る手法として、汎用メモリの入出力端子、ＥＳＤ
素子レイアウト変更により削除、この削除した領域を汎
用メモリマクロ〜ＬＯＧＩＣ間配置配線領域として使用
することが考えられる。
【００１１】しかし、ここで第３の問題点として、この
手法ではレイアウト変更後のメモリマクロ〜ＬＯＧＩＣ
間配置配線領域に無駄が生じると言う問題点が発生す
る。この理由を最大使用ＩＯ数が１６（以下×１６とす
る）で、使用ＩＯ数が８、４（以下×８、×４とする）
と可変可能な場合の事例を用いて説明する。汎用メモリ
の入出力端子（ＰＡＤ）、ＥＳＤ素子配置領域を汎用メ
モリマクロ〜ＬＯＧＩＣ間配置配線として使用する場
合、最大使用ＩＯ数分、この場合１６ＩＯ分と自動配線
出来るマージンを含んだ領域を確保したメモリマクロと
なる。しかし、上記メモリマクロで使用ＩＯ数が４（以
下×４とする）となる場合、 １６−４＝１２ …（式１１） この１２ＩＯ分メモリマクロ〜ＬＯＧＩＣ間配線領域が
余る。メモリ容量１２８Ｍ相当の大規模ＤＲＡＭメモリ
を考えると、長辺方向が約１０ｍｍ（１００００μ
ｍ）、自動配線格子を０．５６μｍピッチとした場合 ０．５６μｍ×１２ＩＯ ＝ ６．７２μｍ …（式１２） ６．７２μｍ×１００００μｍ ＝ ６７２００μｍ2 …（式１３） ＬＯＧＩＣ側のUnitCellSizeを９．３μｍ2 とした場
合、 ６７２００μｍ2 ÷ ９．３μｍ2 ＝ 約７２２５ 個 …（式１４） のUnitCellを配置出来る領域が無駄となっている。上記
内容の解決策として、各使用ＩＯ数分（合計３マクロ）
メモリマクロを作成することが考えられる。
手法ではレイアウト変更後のメモリマクロ〜ＬＯＧＩＣ
間配置配線領域に無駄が生じると言う問題点が発生す
る。この理由を最大使用ＩＯ数が１６（以下×１６とす
る）で、使用ＩＯ数が８、４（以下×８、×４とする）
と可変可能な場合の事例を用いて説明する。汎用メモリ
の入出力端子（ＰＡＤ）、ＥＳＤ素子配置領域を汎用メ
モリマクロ〜ＬＯＧＩＣ間配置配線として使用する場
合、最大使用ＩＯ数分、この場合１６ＩＯ分と自動配線
出来るマージンを含んだ領域を確保したメモリマクロと
なる。しかし、上記メモリマクロで使用ＩＯ数が４（以
下×４とする）となる場合、 １６−４＝１２ …（式１１） この１２ＩＯ分メモリマクロ〜ＬＯＧＩＣ間配線領域が
余る。メモリ容量１２８Ｍ相当の大規模ＤＲＡＭメモリ
を考えると、長辺方向が約１０ｍｍ（１００００μ
ｍ）、自動配線格子を０．５６μｍピッチとした場合 ０．５６μｍ×１２ＩＯ ＝ ６．７２μｍ …（式１２） ６．７２μｍ×１００００μｍ ＝ ６７２００μｍ2 …（式１３） ＬＯＧＩＣ側のUnitCellSizeを９．３μｍ2 とした場
合、 ６７２００μｍ2 ÷ ９．３μｍ2 ＝ 約７２２５ 個 …（式１４） のUnitCellを配置出来る領域が無駄となっている。上記
内容の解決策として、各使用ＩＯ数分（合計３マクロ）
メモリマクロを作成することが考えられる。
【００１２】しかし、第４の問題点として、データ管理
が複雑になることが生じる。
が複雑になることが生じる。
【００１３】
【課題を解決するための手段】本発明の汎用メモリマク
ロ化処理装置は、汎用メモリのレイアウトデータであっ
てメモリマクロとして不要な所定素子及び所定配線部分
のレイアウトデータをも含むレイアウトデータを格納す
るデータベース手段と、前記データベースデータを汎用
メモリとして使用するかメモリマクロとして使用するか
を選別する選別手段と、メモリマクロとして使用する際
にメモリマクロとロジック間の領域を設定する設定手段
とを有することを特徴とする。
ロ化処理装置は、汎用メモリのレイアウトデータであっ
てメモリマクロとして不要な所定素子及び所定配線部分
のレイアウトデータをも含むレイアウトデータを格納す
るデータベース手段と、前記データベースデータを汎用
メモリとして使用するかメモリマクロとして使用するか
を選別する選別手段と、メモリマクロとして使用する際
にメモリマクロとロジック間の領域を設定する設定手段
とを有することを特徴とする。
【００１４】前記設定手段は、前記メモリマクロの端子
数及びバッフア数から前記メモリマクロと前記ロジック
間の自動配線格子数を求める手段と、前記格子数分の領
域を空けメモリマクロを配置及び配線し、配線で使用し
た格子数を前記メモリマクロ左右境界部で求める手段
と、前記求められた格子数のうち多い本数をメモリマク
ロとロジック間自動配線格子数と設定し配置及び配線す
る手段とを含む。
数及びバッフア数から前記メモリマクロと前記ロジック
間の自動配線格子数を求める手段と、前記格子数分の領
域を空けメモリマクロを配置及び配線し、配線で使用し
た格子数を前記メモリマクロ左右境界部で求める手段
と、前記求められた格子数のうち多い本数をメモリマク
ロとロジック間自動配線格子数と設定し配置及び配線す
る手段とを含む。
【００１５】本発明の汎用メモリマクロ化処理装置は、
汎用メモリのレイアウトデータであってメモリマクロと
して不要な所定素子及び所定配線部分のレイアウトデー
タをも含むレイアウトデータを格納するデータベース手
段と、前記データベースデータを汎用メモリとして使用
するかメモリマクロとして使用するかを選別しメモリマ
クロとして使用する際には前記不要なレイアウトデータ
を削除した後にロジック部との配線を行う配線手段を有
することを特徴とする。
汎用メモリのレイアウトデータであってメモリマクロと
して不要な所定素子及び所定配線部分のレイアウトデー
タをも含むレイアウトデータを格納するデータベース手
段と、前記データベースデータを汎用メモリとして使用
するかメモリマクロとして使用するかを選別しメモリマ
クロとして使用する際には前記不要なレイアウトデータ
を削除した後にロジック部との配線を行う配線手段を有
することを特徴とする。
【００１６】本発明の汎用メモリマクロ化処理方法は、
汎用メモリのレイアウトデータであってメモリマクロと
して不要な所定素子及び所定配線部分のレイアウトデー
タをも含むレイアウトデータを格納する工程と、前記デ
ータベースデータを汎用メモリとして使用するかメモリ
マクロとして使用するかを選別する選別工程と、メモリ
マクロとして使用する際にメモリマクロとロジック間の
領域を設定する設定工程とを有する。
汎用メモリのレイアウトデータであってメモリマクロと
して不要な所定素子及び所定配線部分のレイアウトデー
タをも含むレイアウトデータを格納する工程と、前記デ
ータベースデータを汎用メモリとして使用するかメモリ
マクロとして使用するかを選別する選別工程と、メモリ
マクロとして使用する際にメモリマクロとロジック間の
領域を設定する設定工程とを有する。
【００１７】前記設定工程は、前記メモリマクロの端子
数及びバッフア数から前記メモリマクロと前記ロジック
間の自動配線格子数を求める工程と、前記格子数分の領
域を空けメモリマクロを配置及び配線し、配線で使用し
た格子数を前記メモリマクロ左右境界部で求める工程
と、前記求められた格子数のうち多い本数をメモリマク
ロとロジック間自動配線格子数と設定し配置及び配線す
る工程とを含む。
数及びバッフア数から前記メモリマクロと前記ロジック
間の自動配線格子数を求める工程と、前記格子数分の領
域を空けメモリマクロを配置及び配線し、配線で使用し
た格子数を前記メモリマクロ左右境界部で求める工程
と、前記求められた格子数のうち多い本数をメモリマク
ロとロジック間自動配線格子数と設定し配置及び配線す
る工程とを含む。
【００１８】
【発明の実施の形態】本発明による半導体集積装置及び
汎用メモリマクロ化処理方法は、ＬＯＣ（リードオンチ
ップ）タイプの汎用メモリを、レイアウトデータ作成時
に予めＡＳＩＣメモリマクロとしても使用出来る様に、
不要な部品を取り除くことが可能な階層を持ったレイア
ウトとして作成し、ＡＳＩＣメモリマクロとして使用す
る場合は処理フローに従い不要部分を取り除く事が出来
るレイアウト構成を有する半導体集積装置と、使用メモ
リマクロ全端子数、バッファ数から、メモリマクロ〜Ｌ
ＯＧＩＣ間自動配線格子数を求め、その配線格子分を空
けてメモリマクロを配置・配線後、配線で使用した格子
数をメモリマクロ左右境界部で求め、多い本数をメモリ
マクロ〜ＬＯＧＩＣ間自動配線格子数と設定、再度配置
・配線することを特徴とする、最適なメモリマクロ〜Ｌ
ＯＧＩＣ間領域を求める汎用メモリマクロ化処理方法で
ある。
汎用メモリマクロ化処理方法は、ＬＯＣ（リードオンチ
ップ）タイプの汎用メモリを、レイアウトデータ作成時
に予めＡＳＩＣメモリマクロとしても使用出来る様に、
不要な部品を取り除くことが可能な階層を持ったレイア
ウトとして作成し、ＡＳＩＣメモリマクロとして使用す
る場合は処理フローに従い不要部分を取り除く事が出来
るレイアウト構成を有する半導体集積装置と、使用メモ
リマクロ全端子数、バッファ数から、メモリマクロ〜Ｌ
ＯＧＩＣ間自動配線格子数を求め、その配線格子分を空
けてメモリマクロを配置・配線後、配線で使用した格子
数をメモリマクロ左右境界部で求め、多い本数をメモリ
マクロ〜ＬＯＧＩＣ間自動配線格子数と設定、再度配置
・配線することを特徴とする、最適なメモリマクロ〜Ｌ
ＯＧＩＣ間領域を求める汎用メモリマクロ化処理方法で
ある。
【００１９】まず初めにレイアウト構成の特徴について
説明する。 図１（ｂ）は、図１（ａ）の８部分を拡大
した、本発明の基本的な実施形態によるレイアウト構成
拡大図である。
説明する。 図１（ｂ）は、図１（ａ）の８部分を拡大
した、本発明の基本的な実施形態によるレイアウト構成
拡大図である。
【００２０】図１（ｂ）において、ＰＡＤ１、ＥＳＤ素
子２、入出力信号配線３、通過信号配線４は一括削除出
来るセルデータ階層としておくことで、セルデータを一
括削除後の入出力信号線３は、図１（ｃ）に示す様に、
ブロック配置領域縁端５にのみ存在するようになる。こ
の図１（ｂ）に示す様に、セルデータを一括削除後、入
出力信号線３は、ブロック配置領域縁端５に存在する。
さらに、ブロック配置領域(1)、(2)間を紙面において上
下に通過する通過信号配線４も上記内容と同様に一括削
除出来るセルデータ構成を形成しており、ブロック配置
領域縁端５で、ブロック配置領域(1)に含まれる信号配
線部分、ブロック配置領域(２)に含まれる信号配線部分
と、それ以外（今回対象としている領域：図１（ｃ）の
ＰＡＤ、ＥＳＤ素子、入出力信号配線、通過信号配線セ
ル配置領域８）の三つに分割して切り離せる。これらの
領域には、上記に示したデータ以外配置されていない。
子２、入出力信号配線３、通過信号配線４は一括削除出
来るセルデータ階層としておくことで、セルデータを一
括削除後の入出力信号線３は、図１（ｃ）に示す様に、
ブロック配置領域縁端５にのみ存在するようになる。こ
の図１（ｂ）に示す様に、セルデータを一括削除後、入
出力信号線３は、ブロック配置領域縁端５に存在する。
さらに、ブロック配置領域(1)、(2)間を紙面において上
下に通過する通過信号配線４も上記内容と同様に一括削
除出来るセルデータ構成を形成しており、ブロック配置
領域縁端５で、ブロック配置領域(1)に含まれる信号配
線部分、ブロック配置領域(２)に含まれる信号配線部分
と、それ以外（今回対象としている領域：図１（ｃ）の
ＰＡＤ、ＥＳＤ素子、入出力信号配線、通過信号配線セ
ル配置領域８）の三つに分割して切り離せる。これらの
領域には、上記に示したデータ以外配置されていない。
【００２１】以上の特徴を持ったレイアウト構成に、図
２に示す処理方法を用いて、最適なメモリマクロ〜ＬＯ
ＧＩＣ間領域を求めマクロ化処理を行うことを特徴とし
ている。
２に示す処理方法を用いて、最適なメモリマクロ〜ＬＯ
ＧＩＣ間領域を求めマクロ化処理を行うことを特徴とし
ている。
【００２２】図２において、あらかじめ上記特徴を持っ
たレイアウト構成で作成された上記マスクパターンデー
タベース（１４）を、汎用メモリで使用するのかメモリ
マクロとして使用するのか判断（１１）し、汎用メモリ
として使用する場合は、そのままレイアウトデータを使
用（１２）し、処理を終了（１３）する。
たレイアウト構成で作成された上記マスクパターンデー
タベース（１４）を、汎用メモリで使用するのかメモリ
マクロとして使用するのか判断（１１）し、汎用メモリ
として使用する場合は、そのままレイアウトデータを使
用（１２）し、処理を終了（１３）する。
【００２３】メモリマクロとして使用する場合は、回路
接続情報（１５）、自動配置配線データベース（１６）
を用いて使用メモリマクロ全端子、バッファ数からメモ
リマクロ〜ＬＯＧＩＣ間自動配線格子数を求める。（１
７）次に、メモリマクロ〜ＬＯＧＩＣ間領域、バッファ
配置総領域を求める（１８）。
接続情報（１５）、自動配置配線データベース（１６）
を用いて使用メモリマクロ全端子、バッファ数からメモ
リマクロ〜ＬＯＧＩＣ間自動配線格子数を求める。（１
７）次に、メモリマクロ〜ＬＯＧＩＣ間領域、バッファ
配置総領域を求める（１８）。
【００２４】次に、メモリマクロ〜ＬＯＧＩＣ間領域と
バッファ配置総領域を比較（１９）し、バッファ配置総
領域が大きい場合は、メモリマクロ〜ＬＯＧＩＣ間領域
がバッファ配置総領域より大きくなるように、メモリマ
クロ〜ＬＯＧＩＣ間領域を配線格子を２本ステップで追
加し（２０）、処理（１９）に戻る。メモリマクロ〜Ｌ
ＯＧＩＣ間領域が大きい場合、自動配置配線データベー
スを作成（２１）に進む。
バッファ配置総領域を比較（１９）し、バッファ配置総
領域が大きい場合は、メモリマクロ〜ＬＯＧＩＣ間領域
がバッファ配置総領域より大きくなるように、メモリマ
クロ〜ＬＯＧＩＣ間領域を配線格子を２本ステップで追
加し（２０）、処理（１９）に戻る。メモリマクロ〜Ｌ
ＯＧＩＣ間領域が大きい場合、自動配置配線データベー
スを作成（２１）に進む。
【００２５】次に、領域が最適化済みか判断（２２）す
る。 判断基準は、（１８）の処理で初めに求めたメモ
リマクロ〜ＬＯＧＩＣ間領域と、（１９）の処理後のメ
モリマクロ〜ＬＯＧＩＣ間領域の比較で行う。 （１
９）の処理後の領域が（１８）の処理で求めた領域より
大きいか、もしくは同じであれは最適化未了。小さけれ
ば最適化完了と判断する。
る。 判断基準は、（１８）の処理で初めに求めたメモ
リマクロ〜ＬＯＧＩＣ間領域と、（１９）の処理後のメ
モリマクロ〜ＬＯＧＩＣ間領域の比較で行う。 （１
９）の処理後の領域が（１８）の処理で求めた領域より
大きいか、もしくは同じであれは最適化未了。小さけれ
ば最適化完了と判断する。
【００２６】（２２）の処理で最適化未了と判断される
と、自動配置配線（２３）後、配線で使用した格子数を
メモリマクロ左右境界部で求め多い本数をメモリマクロ
〜ＬＯＧＩＣ間自動配線格子数と設定（２４）後、先に
説明した（１９）に戻り、処理を続ける。
と、自動配置配線（２３）後、配線で使用した格子数を
メモリマクロ左右境界部で求め多い本数をメモリマクロ
〜ＬＯＧＩＣ間自動配線格子数と設定（２４）後、先に
説明した（１９）に戻り、処理を続ける。
【００２７】領域が最適化完了と判断されると、自動配
置配線（２５）後、マスクパターンをマージ処理（２
６）し、全ての処理が終了（２７）する。以上の特徴を
持った処理方法により、最適なメモリマクロ〜ＬＯＧＩ
Ｃ間信号領域で配置・配線を行う事が出来る。
置配線（２５）後、マスクパターンをマージ処理（２
６）し、全ての処理が終了（２７）する。以上の特徴を
持った処理方法により、最適なメモリマクロ〜ＬＯＧＩ
Ｃ間信号領域で配置・配線を行う事が出来る。
【００２８】この図１（ｂ）に示す様に、セルデータを
一括削除後、入出力信号線３は、ブロック配置領域縁端
５に存在する。さらに、ブロック配置領域(1)、(2)間を
紙面において上下に通過する通過信号配線４も上記内容
と同様に一括削除出来るセルデータ構成を形成してお
り、ブロック配置領域縁端５で、ブロック配置領域(1)
に含まれる信号配線部分、ブロック配置領域(２)に含ま
れる信号配線部分と、それ以外（今回対象としている領
域：図１（ａ）のＰＡＤ、ＥＳＤ素子、入出力信号配
線、通過信号配線セル配置領域８）の三つに分割して切
り離せる。
一括削除後、入出力信号線３は、ブロック配置領域縁端
５に存在する。さらに、ブロック配置領域(1)、(2)間を
紙面において上下に通過する通過信号配線４も上記内容
と同様に一括削除出来るセルデータ構成を形成してお
り、ブロック配置領域縁端５で、ブロック配置領域(1)
に含まれる信号配線部分、ブロック配置領域(２)に含ま
れる信号配線部分と、それ以外（今回対象としている領
域：図１（ａ）のＰＡＤ、ＥＳＤ素子、入出力信号配
線、通過信号配線セル配置領域８）の三つに分割して切
り離せる。
【００２９】ところで、自動配置配線データベース（１
６）にはＡＳＩＣ用の自動配置配線データベースの他に
汎用メモリと同一サイズの配線禁止領域、入出力端子を
持ったデータ、汎用メモリ時のＰＡＤ、ＥＳＤ配置領域
サイズを備えている。自動配線禁止領域は、汎用メモリ
の周辺回路を含むメモリセル部とし、入出力端子は、汎
用メモリ時のＰＡＤ位置近傍に設けるが、その位置は、
図１（ｂ）において、初段ブロックが配置されているブ
ロック配置領域(1)もしくはブロック配置領域(2)のブロ
ック配置領域縁端５とする。
６）にはＡＳＩＣ用の自動配置配線データベースの他に
汎用メモリと同一サイズの配線禁止領域、入出力端子を
持ったデータ、汎用メモリ時のＰＡＤ、ＥＳＤ配置領域
サイズを備えている。自動配線禁止領域は、汎用メモリ
の周辺回路を含むメモリセル部とし、入出力端子は、汎
用メモリ時のＰＡＤ位置近傍に設けるが、その位置は、
図１（ｂ）において、初段ブロックが配置されているブ
ロック配置領域(1)もしくはブロック配置領域(2)のブロ
ック配置領域縁端５とする。
【００３０】次に、本発明の実施例について図面を参照
して詳細に説明する。
して詳細に説明する。
【００３１】図３から図５は、本発明の１実施形態によ
る汎用メモリマクロ化処理方法である。
る汎用メモリマクロ化処理方法である。
【００３２】適用具体例としては、使用ＩＯ数１６（×
１６）、その他の端子数３４、全入出力端子数合計５０
端子の汎用メモリをＡＳＩＣチップに搭載することを考
えるものとする。
１６）、その他の端子数３４、全入出力端子数合計５０
端子の汎用メモリをＡＳＩＣチップに搭載することを考
えるものとする。
【００３３】図３において、予めメモリマクロに変更可
能な構成で作成した汎用メモリのマスクパターンデータ
ベース（１４）を用い、汎用メモリとして使用するの
か、メモリマクロとして使用するのかを判断（１１）す
る。
能な構成で作成した汎用メモリのマスクパターンデータ
ベース（１４）を用い、汎用メモリとして使用するの
か、メモリマクロとして使用するのかを判断（１１）す
る。
【００３４】ここでメモリマクロとして使用することが
判断されると、回路接続情報（１５）、自動配置配線デ
ータベース（１６）を読み込む処理に入る。
判断されると、回路接続情報（１５）、自動配置配線デ
ータベース（１６）を読み込む処理に入る。
【００３５】汎用メモリとして使用すると判断した場合
について説明しておくと、マスクパターンデータベース
をそのまま使用１２することとし、処理を終了１３す
る。
について説明しておくと、マスクパターンデータベース
をそのまま使用１２することとし、処理を終了１３す
る。
【００３６】メモリマクロとして使用することとし説明
を続ける。
を続ける。
【００３７】回路接続情報（１５）、自動配置配線デー
タベース（１６）の読み込み（３７）後、その読み込ん
だ情報からメモリマクロの使用構成、使用ＩＯ数を検索
（３８）する。 使用ＩＯ数は、回路接続情報（１５）
のメモリマクロ部の接続記述に書かれている出力端子数
を検索することにより行われる。今回の例では使用ＩＯ
数は１６端子である。
タベース（１６）の読み込み（３７）後、その読み込ん
だ情報からメモリマクロの使用構成、使用ＩＯ数を検索
（３８）する。 使用ＩＯ数は、回路接続情報（１５）
のメモリマクロ部の接続記述に書かれている出力端子数
を検索することにより行われる。今回の例では使用ＩＯ
数は１６端子である。
【００３８】次に、メモリマクロ〜ＬＯＧＩＣ間の総格
子数を求める（３９）。総格子数は、使用ＩＯ数にその
他のメモリマクロ使用端子数を足すこと求められる。今
回の例では、 １６＋３４＝５０ …（式１） と算出される。次に、メモリマクロ〜ＬＯＧＩＣ間に配
置されるバッファ数とその領域を求める。（４０） バ
ッファ数は、回路接続情報（１５）のメモリマクロ前段
に接続されているバッファ回路から検索する。 領域
は、自動配置配線データベースのセル構成から導き、最
後に全使用バッファ数から使用総領域を算出する。
子数を求める（３９）。総格子数は、使用ＩＯ数にその
他のメモリマクロ使用端子数を足すこと求められる。今
回の例では、 １６＋３４＝５０ …（式１） と算出される。次に、メモリマクロ〜ＬＯＧＩＣ間に配
置されるバッファ数とその領域を求める。（４０） バ
ッファ数は、回路接続情報（１５）のメモリマクロ前段
に接続されているバッファ回路から検索する。 領域
は、自動配置配線データベースのセル構成から導き、最
後に全使用バッファ数から使用総領域を算出する。
【００３９】例えば、１バッファあたりの領域を１０μ
ｍ２、全使用バッファ数を１００個とすると、 １０μｍ２×１００＝１０００μｍ２ …（式２） となる。次に図４に移り、メモリマクロ〜ＬＯＧＩＣ間
領域を求める。（４１） 求める式は、メモリマクロ〜ＬＯＧＩＣ間の短辺＝（メ
モリマクロ〜ＬＯＧＩＣ間信号総本数 ）×（自動配置配線データベース内に記述されている配線ピッチ） …（式３） メモリマクロ〜ＬＯＧＩＣ間の長辺＝メモリマクロ長辺長 …（式４） 故に、 メモリマクロ〜ＬＯＧＩＣ間領域＝メモリマクロ〜ＬＯＧＩＣ間の短辺×メモリ マクロ〜ＬＯＧＩＣ間の長辺 …（式５） となる。
ｍ２、全使用バッファ数を１００個とすると、 １０μｍ２×１００＝１０００μｍ２ …（式２） となる。次に図４に移り、メモリマクロ〜ＬＯＧＩＣ間
領域を求める。（４１） 求める式は、メモリマクロ〜ＬＯＧＩＣ間の短辺＝（メ
モリマクロ〜ＬＯＧＩＣ間信号総本数 ）×（自動配置配線データベース内に記述されている配線ピッチ） …（式３） メモリマクロ〜ＬＯＧＩＣ間の長辺＝メモリマクロ長辺長 …（式４） 故に、 メモリマクロ〜ＬＯＧＩＣ間領域＝メモリマクロ〜ＬＯＧＩＣ間の短辺×メモリ マクロ〜ＬＯＧＩＣ間の長辺 …（式５） となる。
【００４０】今回、自動配置配線データベース内に記述
されている配線格子ピッチを０．５６μｍ、メモリマク
ロ長辺長を１００００μｍ、メモリマクロ短辺長を４０
００μｍ、汎用メモリ時のＰＡＤ、ＥＳＤ配置領域短辺
サイズを２００μｍとすると、 メモリマクロ〜ＬＯＧＩＣ間の短辺＝５０本×０．５６μｍ＝２８μｍ …（式 ６） メモリマクロ〜ＬＯＧＩＣ間の長辺＝１００００μｍ …（式７） メモリマクロ〜ＬＯＧＩＣ間領域＝２８μｍ×１００００μｍ＝２８００００μ ｍ２ …（式８） となる。
されている配線格子ピッチを０．５６μｍ、メモリマク
ロ長辺長を１００００μｍ、メモリマクロ短辺長を４０
００μｍ、汎用メモリ時のＰＡＤ、ＥＳＤ配置領域短辺
サイズを２００μｍとすると、 メモリマクロ〜ＬＯＧＩＣ間の短辺＝５０本×０．５６μｍ＝２８μｍ …（式 ６） メモリマクロ〜ＬＯＧＩＣ間の長辺＝１００００μｍ …（式７） メモリマクロ〜ＬＯＧＩＣ間領域＝２８μｍ×１００００μｍ＝２８００００μ ｍ２ …（式８） となる。
【００４１】求めたメモリマクロ〜ＬＯＧＩＣ間領域
と、先に求めたバッファ配置総領域を比較（１９）し、
メモリマクロ〜ＬＯＧＩＣ間領域の方が大きければ次の
処理（４２）に進み、バッファ配置総領域の方が大きけ
れば、メモリマクロ〜ＬＯＧＩＣ間領域がメモリマクロ
〜ＬＯＧＩＣ間領域より大きくなるように、メモリマク
ロ〜ＬＯＧＩＣ間領域を、配線格子を２本ステップで追
加（２０）し、処理（１９）に戻る。この目的は、バッ
ファブロックを配置する為に必要な領域を確保すること
にある。
と、先に求めたバッファ配置総領域を比較（１９）し、
メモリマクロ〜ＬＯＧＩＣ間領域の方が大きければ次の
処理（４２）に進み、バッファ配置総領域の方が大きけ
れば、メモリマクロ〜ＬＯＧＩＣ間領域がメモリマクロ
〜ＬＯＧＩＣ間領域より大きくなるように、メモリマク
ロ〜ＬＯＧＩＣ間領域を、配線格子を２本ステップで追
加（２０）し、処理（１９）に戻る。この目的は、バッ
ファブロックを配置する為に必要な領域を確保すること
にある。
【００４２】次に、自動配置配線を行うため、求めたメ
モリマクロ〜ＬＯＧＩＣ間領域を反映したメモリマクロ
自動配置配線データベースを作成（４２）する。メモリ
マクロ自動配置配線データベースの内容は先に説明した
通りであり説明を省略する。
モリマクロ〜ＬＯＧＩＣ間領域を反映したメモリマクロ
自動配置配線データベースを作成（４２）する。メモリ
マクロ自動配置配線データベースの内容は先に説明した
通りであり説明を省略する。
【００４３】まず、上記基本メモリマクロ自動配置配線
データの高さ方向（メモリマクロ短辺長）の１／２より
上に存在する基本メモリマクロ自動配置配線データを、
汎用メモリ時のＰＡＤ、ＥＳＤ配置領域短辺サイズか
ら、先に求めたメモリマクロ〜ＬＯＧＩＣ間領域短辺サ
イズを引いた値分移動する。 ここで、メモリマクロ短
辺長を４０００μｍ、汎用メモリ時のＰＡＤ、ＥＳＤ配
置領域短辺サイズは２００μｍであるから、 ４０００μｍ÷２＝２０００μｍ …（式９） ２００μｍ−２８μｍ＝１７２μｍ …（式１０） よって、基本メモリマクロ自動配置配線データの高さ方
向（メモリマクロ短辺長）の１／２より上に存在する基
本メモリマクロ自動配置配線データの中の２０００μｍ
より大きな値を持ったデータを、高さ方向のみ１７２μ
ｍ分減算する。
データの高さ方向（メモリマクロ短辺長）の１／２より
上に存在する基本メモリマクロ自動配置配線データを、
汎用メモリ時のＰＡＤ、ＥＳＤ配置領域短辺サイズか
ら、先に求めたメモリマクロ〜ＬＯＧＩＣ間領域短辺サ
イズを引いた値分移動する。 ここで、メモリマクロ短
辺長を４０００μｍ、汎用メモリ時のＰＡＤ、ＥＳＤ配
置領域短辺サイズは２００μｍであるから、 ４０００μｍ÷２＝２０００μｍ …（式９） ２００μｍ−２８μｍ＝１７２μｍ …（式１０） よって、基本メモリマクロ自動配置配線データの高さ方
向（メモリマクロ短辺長）の１／２より上に存在する基
本メモリマクロ自動配置配線データの中の２０００μｍ
より大きな値を持ったデータを、高さ方向のみ１７２μ
ｍ分減算する。
【００４４】さらに、マスクパターンデータベース１４
中の図１（ｂ）のブロック領域(1)、(2)間を紙面におい
て上下に通過する通過信号配線４も調整する。 調整
は、図１（ｂ）のブロック配置領域縁端５で三つに分割
し切り離された配線セルデータの紙面において縦方向の
長さは、（式６）で求めたメモリマクロ〜ＬＯＧＩＣ間
領域短辺サイズ長、今回の場合２８μｍとなる。
中の図１（ｂ）のブロック領域(1)、(2)間を紙面におい
て上下に通過する通過信号配線４も調整する。 調整
は、図１（ｂ）のブロック配置領域縁端５で三つに分割
し切り離された配線セルデータの紙面において縦方向の
長さは、（式６）で求めたメモリマクロ〜ＬＯＧＩＣ間
領域短辺サイズ長、今回の場合２８μｍとなる。
【００４５】次に、領域が最適化されたか判断（２２）
し、自動配置配線に進む。判断基準は、上述したのでこ
こでは説明を省略する。初めは最適化されていないた
め、最適化を行う自動配置配線処理に進む。処理手順は
フロー通りに、メモリマクロの配置（４３）、メモリマ
クロ〜ＬＯＧＩＣ間領域にバッファ配置（４４）、メモ
リマクロ〜ＬＯＧＩＣ間領域配置禁止定義（４５）後、
その他のＬＯＧＩＣブロックの配置（４６）、メモリマ
クロ〜ＬＯＧＩＣ間優先配線（４７）の順で行う。
し、自動配置配線に進む。判断基準は、上述したのでこ
こでは説明を省略する。初めは最適化されていないた
め、最適化を行う自動配置配線処理に進む。処理手順は
フロー通りに、メモリマクロの配置（４３）、メモリマ
クロ〜ＬＯＧＩＣ間領域にバッファ配置（４４）、メモ
リマクロ〜ＬＯＧＩＣ間領域配置禁止定義（４５）後、
その他のＬＯＧＩＣブロックの配置（４６）、メモリマ
クロ〜ＬＯＧＩＣ間優先配線（４７）の順で行う。
【００４６】メモリマクロ〜ＬＯＧＩＣ間優先配線完了
後、図９に示す、メモリマクロ右辺境界部１１、メモリ
マクロ左辺境界部１２で、この境界部を通る信号配線本
数をカウントし、左右辺で信号配線本数が多い側をメモ
リマクロ〜ＬＯＧＩＣ間自動配置配線格子数と設定（２
４）する。 これが最適化領域となる。
後、図９に示す、メモリマクロ右辺境界部１１、メモリ
マクロ左辺境界部１２で、この境界部を通る信号配線本
数をカウントし、左右辺で信号配線本数が多い側をメモ
リマクロ〜ＬＯＧＩＣ間自動配置配線格子数と設定（２
４）する。 これが最適化領域となる。
【００４７】例えば、メモリマクロ右辺境界部１１を通
る信号配線本数が１０本、メモリマクロ左辺境界部１２
を通る信号配線本数が４０本であれば、メモリマクロ〜
ＬＯＧＩＣ間自動配置配線格子数は４０となる。
る信号配線本数が１０本、メモリマクロ左辺境界部１２
を通る信号配線本数が４０本であれば、メモリマクロ〜
ＬＯＧＩＣ間自動配置配線格子数は４０となる。
【００４８】最適化領域決定後、メモリマクロ〜ＬＯＧ
ＩＣ間領域がバッファ総領域より大きいか比較（１９）
を行い、問題あればメモリマクロ〜ＬＯＧＩＣ間領域が
メモリマクロ〜ＬＯＧＩＣ間領域より大きくなるように
メモリマクロ〜ＬＯＧＩＣ間領域を、配線格子を２本ス
テップで追加（２０）し処理（１９）に戻る。問題なけ
ればメモリマクロ自動配置配線データベースの作成（４
２）を再度行う。 今回の例では、（式８）からメモリ
マクロ〜ＬＯＧＩＣ間領域は２８００００μｍ２ 、
（式２）からバッファ総領域は１０００μｍ２で、配線
格子を追加する処理は行われない。
ＩＣ間領域がバッファ総領域より大きいか比較（１９）
を行い、問題あればメモリマクロ〜ＬＯＧＩＣ間領域が
メモリマクロ〜ＬＯＧＩＣ間領域より大きくなるように
メモリマクロ〜ＬＯＧＩＣ間領域を、配線格子を２本ス
テップで追加（２０）し処理（１９）に戻る。問題なけ
ればメモリマクロ自動配置配線データベースの作成（４
２）を再度行う。 今回の例では、（式８）からメモリ
マクロ〜ＬＯＧＩＣ間領域は２８００００μｍ２ 、
（式２）からバッファ総領域は１０００μｍ２で、配線
格子を追加する処理は行われない。
【００４９】次に、メモリマクロ〜ＬＯＧＩＣ間領域が
最適化されているか判断（２２）、最適化されているの
で、最終配置配線に進む。
最適化されているか判断（２２）、最適化されているの
で、最終配置配線に進む。
【００５０】最初に行った配置配線同様、メモリマクロ
〜ＬＯＧＩＣ間領域が最適化されたメモリマクロの配置
（４８）、メモリマクロ〜ＬＯＧＩＣ間領域にバッファ
を配置（４９）、メモリマクロ〜ＬＯＧＩＣ間領域配置
禁止定義（５０）後、その他のＬＯＧＩＣブロックの配
置（５１）を行い、メモリマクロ〜ＬＯＧＩＣ間優先配
線（５２）、優先配線を固定（５３）後、その他の配線
を行い（５４）、配置配線結果出力（５５）、マスクパ
ターンデータベースをマージ処理（２６）し、処理を終
了（２７）する。
〜ＬＯＧＩＣ間領域が最適化されたメモリマクロの配置
（４８）、メモリマクロ〜ＬＯＧＩＣ間領域にバッファ
を配置（４９）、メモリマクロ〜ＬＯＧＩＣ間領域配置
禁止定義（５０）後、その他のＬＯＧＩＣブロックの配
置（５１）を行い、メモリマクロ〜ＬＯＧＩＣ間優先配
線（５２）、優先配線を固定（５３）後、その他の配線
を行い（５４）、配置配線結果出力（５５）、マスクパ
ターンデータベースをマージ処理（２６）し、処理を終
了（２７）する。
【００５１】本発明では、汎用メモリのレイアウト作成
時に、予めＡＳＩＣメモリマクロとして不要な部品を取
り除くことが可能な階層を持ったレイアウトとして作成
し、ＡＳＩＣメモリマクロとして使用する場合は、処理
フローに従い不要部分を取り除く事が出来る処理方法を
説明したが、逆にＡＳＩＣメモリマクロのレイアウト作
成時に、予め汎用メモリとして必要な部品を取り込むこ
とが可能なレイアウト構成として作成し、汎用メモリと
して使用する場合の処理方法について説明する。
時に、予めＡＳＩＣメモリマクロとして不要な部品を取
り除くことが可能な階層を持ったレイアウトとして作成
し、ＡＳＩＣメモリマクロとして使用する場合は、処理
フローに従い不要部分を取り除く事が出来る処理方法を
説明したが、逆にＡＳＩＣメモリマクロのレイアウト作
成時に、予め汎用メモリとして必要な部品を取り込むこ
とが可能なレイアウト構成として作成し、汎用メモリと
して使用する場合の処理方法について説明する。
【００５２】図１０は、上記内容の処理方法を示すもの
である。 ここで、予め汎用メモリとして必要な部品を
取り込むことが可能なレイアウト構成については、本発
明のレイアウト構成を逆に考えれば良いことなので説明
は省略する。
である。 ここで、予め汎用メモリとして必要な部品を
取り込むことが可能なレイアウト構成については、本発
明のレイアウト構成を逆に考えれば良いことなので説明
は省略する。
【００５３】図１０において、あらかじめ上記特徴を持
ったレイアウト構成で作成された上記マスクパターンデ
ータベース（１４）を、汎用メモリで使用するのかメモ
リマクロとして使用するのか判断（１１）し、メモリマ
クロとして使用する場合は、そのままレイアウトデータ
を使用（１２）し、回路接続情報（１５）、自動配置配
線データベース（１６）を用いて、自動配置配線（２
５）を行い、マージ処理（２６）を経て終了（２７）す
る。
ったレイアウト構成で作成された上記マスクパターンデ
ータベース（１４）を、汎用メモリで使用するのかメモ
リマクロとして使用するのか判断（１１）し、メモリマ
クロとして使用する場合は、そのままレイアウトデータ
を使用（１２）し、回路接続情報（１５）、自動配置配
線データベース（１６）を用いて、自動配置配線（２
５）を行い、マージ処理（２６）を経て終了（２７）す
る。
【００５４】汎用メモリとして使用する場合は、データ
ベース（８１）中に予め記述されているＰＡＤ、ＥＳＤ
素子、入出力信号配線、通過信号配線セル配置領域サイ
ズを読み込み（８２）、読み込んだサイズ分領域を広
げ、ＰＡＤ、ＥＳＤ素子、入出力信号配線、通過信号配
線セルを配置し（８３）、処理が終了（１３）する。
ベース（８１）中に予め記述されているＰＡＤ、ＥＳＤ
素子、入出力信号配線、通過信号配線セル配置領域サイ
ズを読み込み（８２）、読み込んだサイズ分領域を広
げ、ＰＡＤ、ＥＳＤ素子、入出力信号配線、通過信号配
線セルを配置し（８３）、処理が終了（１３）する。
【００５５】
【発明の効果】第１の効果は、汎用メモリのレイアウト
をＡＳＩＣに搭載可能なメモリマクロとして使用する場
合、不要な部品を予め取り除くことが出来るレイアウト
構成になっているおり、またメモリマクロとして使用す
る場合、処理フローに従って自動で作成される為、レイ
アウト変更による開発ＴＡＴは発生しない。
をＡＳＩＣに搭載可能なメモリマクロとして使用する場
合、不要な部品を予め取り除くことが出来るレイアウト
構成になっているおり、またメモリマクロとして使用す
る場合、処理フローに従って自動で作成される為、レイ
アウト変更による開発ＴＡＴは発生しない。
【００５６】第２の効果は、汎用メモリ時と変わらない
位置でＡＳＩＣ側の信号配線と接続されるため、メモリ
側で再度回路シミュレーションは必要無く、汎用メモリ
と同一スペックに出来る。
位置でＡＳＩＣ側の信号配線と接続されるため、メモリ
側で再度回路シミュレーションは必要無く、汎用メモリ
と同一スペックに出来る。
【００５７】第３の効果は、自動配置配線領域をメモリ
構成、使用バッファ数によって可変に出来るため、メモ
リマクロ〜ＬＯＧＩＣ間配置配線領域に無駄が生じるこ
とはなく、使用ＩＯ構成によってはＬＯＧＩＣ配置領域
を従来のマクロより増加させることが出来る。
構成、使用バッファ数によって可変に出来るため、メモ
リマクロ〜ＬＯＧＩＣ間配置配線領域に無駄が生じるこ
とはなく、使用ＩＯ構成によってはＬＯＧＩＣ配置領域
を従来のマクロより増加させることが出来る。
【００５８】第４の効果は、使用ＩＯ構成毎にマスクパ
ターンを作成、登録する必要がないため、データ管理が
容易に出来る。
ターンを作成、登録する必要がないため、データ管理が
容易に出来る。
【図１】本発明の基本的な実施形態による汎用メモリレ
イアウト構成拡大図
イアウト構成拡大図
【図２】本発明の基本的な実施形態による汎用メモリマ
クロ化処理方法のフローを示す図
クロ化処理方法のフローを示す図
【図３】本発明の１実施形態による汎用メモリマクロ化
処理方法のフローを示す図
処理方法のフローを示す図
【図４】本発明の１実施形態による汎用メモリマクロ化
処理方法のフローを示す図
処理方法のフローを示す図
【図５】本発明の１実施形態による汎用メモリマクロ化
処理方法のフローを示す図
処理方法のフローを示す図
【図６】本発明の１実施形態による汎用メモリマクロ化
処理方法のフローを示す図
処理方法のフローを示す図
【図７】従来例による汎用メモリマクロ化処理方法のフ
ローを示す図
ローを示す図
【図８】従来例によるマクロ接続を示す図
【図９】メモリマクロを示す図
【図１０】本発明の他の実施例による処理方法のフロー
を示す図
を示す図
１ ＰＡＤ ２ ＥＳＤ素子 ３ 入出力信号配線 ４ 通過信号配線 ５ ブロック配置領域縁端 ６ メモリセル ９ 入出力端子
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/82 Ｃ Ｆターム(参考） 5B046 AA08 BA05 BA06 KA05 5F064 AA01 BB02 BB12 DD02 DD04 DD05 DD20 DD25 DD32 DD42 EE02 EE13 EE15 HH06 HH12 5F083 AD00 LA06 LA07 LA11 LA25 ZA12 ZA15
Claims (8)
- 【請求項１】 汎用メモリのレイアウトデータであって
メモリマクロとして不要な所定素子及び所定配線部分の
レイアウトデータをも含むレイアウトデータを格納する
データベース手段と、前記データベースデータを汎用メ
モリとして使用するかメモリマクロとして使用するかを
選別する選別手段と、メモリマクロとして使用する際に
メモリマクロとロジック間の領域を設定する設定手段と
を有することを特徴とする汎用メモリマクロ化処理装
置。 - 【請求項２】 前記設定手段は、前記メモリマクロの端
子数及びバッフア数から前記メモリマクロと前記ロジッ
ク間の自動配線格子数を求める手段と、前記格子数分の
領域を空けメモリマクロを配置及び配線し、配線で使用
した格子数を前記メモリマクロ左右境界部で求める手段
と、前記求められた格子数のうち多い本数をメモリマク
ロとロジック間自動配線格子数と設定し配置及び配線す
る手段とを含む請求項１記載の汎用メモリマクロ化処理
装置。 - 【請求項３】 前記選別手段で汎用メモリとして使用す
ると選別された際に前記データベースのデータをそのま
ま汎用メモリのマスクパターンとして使用する手段を有
する請求項１記載の汎用メモリマクロ化処理装置。 - 【請求項４】 汎用メモリのレイアウトデータであって
メモリマクロとして不要な所定素子及び所定配線部分の
レイアウトデータをも含むレイアウトデータを格納する
データベース手段と、前記データベースデータを汎用メ
モリとして使用するかメモリマクロとして使用するかを
選別しメモリマクロとして使用する際には前記不要なレ
イアウトデータを削除した後にロジック部との配線を行
う配線手段を有することを特徴とする汎用メモリマクロ
化処理装置。 - 【請求項５】 汎用メモリのレイアウトデータであって
メモリマクロとして不要な所定素子及び所定配線部分の
レイアウトデータをも含むレイアウトデータを格納する
工程と、前記データベースデータを汎用メモリとして使
用するかメモリマクロとして使用するかを選別する選別
工程と、メモリマクロとして使用する際にメモリマクロ
とロジック間の領域を設定する設定工程とを有すること
を特徴とする汎用メモリマクロ化処理方法。 - 【請求項６】 前記設定工程は、前記メモリマクロの端
子数及びバッフア数から前記メモリマクロと前記ロジッ
ク間の自動配線格子数を求める工程と、前記格子数分の
領域を空けメモリマクロを配置及び配線し、配線で使用
した格子数を前記メモリマクロ左右境界部で求める工程
と、前記求められた格子数のうち多い本数をメモリマク
ロとロジック間自動配線格子数と設定し配置及び配線す
る工程とを含む請求項５記載の汎用メモリマクロ化処理
方法。 - 【請求項７】 前記選別工程で汎用メモリとして使用す
ると選別された際に前記データベースのデータをそのま
ま汎用メモリのマスクパターンとして使用する工程を有
する請求項５記載の汎用メモリマクロ化処理方法。 - 【請求項８】 汎用メモリのレイアウトデータであって
メモリマクロとして不要な所定素子及び所定配線部分の
レイアウトデータをも含むレイアウトデータを格納す工
程と、前記データベースデータを汎用メモリとして使用
するかメモリマクロとして使用するかを選別しメモリマ
クロとして使用する際には前記不要なレイアウトデータ
を削除した後にロジック部との配線を行う配線工程を有
することを特徴とする汎用メモリマクロ化処理方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000227682A JP3398710B2 (ja) | 2000-07-27 | 2000-07-27 | 汎用メモリマクロ化処理装置及び汎用メモリマクロ化処理方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000227682A JP3398710B2 (ja) | 2000-07-27 | 2000-07-27 | 汎用メモリマクロ化処理装置及び汎用メモリマクロ化処理方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002043430A true JP2002043430A (ja) | 2002-02-08 |
| JP3398710B2 JP3398710B2 (ja) | 2003-04-21 |
Family
ID=18721093
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000227682A Expired - Fee Related JP3398710B2 (ja) | 2000-07-27 | 2000-07-27 | 汎用メモリマクロ化処理装置及び汎用メモリマクロ化処理方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3398710B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006049561A (ja) * | 2004-08-04 | 2006-02-16 | Matsushita Electric Ind Co Ltd | 半導体装置 |
-
2000
- 2000-07-27 JP JP2000227682A patent/JP3398710B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006049561A (ja) * | 2004-08-04 | 2006-02-16 | Matsushita Electric Ind Co Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3398710B2 (ja) | 2003-04-21 |
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