JP2766922B2 - メモリ設計装置 - Google Patents
メモリ設計装置Info
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- JP2766922B2 JP2766922B2 JP4287663A JP28766392A JP2766922B2 JP 2766922 B2 JP2766922 B2 JP 2766922B2 JP 4287663 A JP4287663 A JP 4287663A JP 28766392 A JP28766392 A JP 28766392A JP 2766922 B2 JP2766922 B2 JP 2766922B2
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体メモリの設計装置
に関する。
に関する。
【０００２】
【従来の技術】ICの集積度向上及びCAD 装置の発達によ
って大規模なメモリ回路を含むICの設計が可能になっ
た。モジュールジェネレータは主としてこのようなメモ
リ回路の設計に用いられるシステムであり、ビット幅、
ワード数などのパラメータを入力すると、入力パラメー
タに応じた演算を行ってICチップ上のレイアウトパター
ン等の設計データを生成する。
って大規模なメモリ回路を含むICの設計が可能になっ
た。モジュールジェネレータは主としてこのようなメモ
リ回路の設計に用いられるシステムであり、ビット幅、
ワード数などのパラメータを入力すると、入力パラメー
タに応じた演算を行ってICチップ上のレイアウトパター
ン等の設計データを生成する。
【０００３】このようなモジュールジェネレータには大
規模で高速度なメモリを設計することが要求される。即
ちメモリの速度は信号線の寄生容量によって制限される
ので多数のメモリセルを単に並べるだけの設計では信号
線の長大化に伴う寄生容量の増大を招来し、高速のメモ
リは得られない。このため小規模なメモリブロック複数
を生成し、これを自動配線装置によってつなぎ合わせる
ことが行われている。
規模で高速度なメモリを設計することが要求される。即
ちメモリの速度は信号線の寄生容量によって制限される
ので多数のメモリセルを単に並べるだけの設計では信号
線の長大化に伴う寄生容量の増大を招来し、高速のメモ
リは得られない。このため小規模なメモリブロック複数
を生成し、これを自動配線装置によってつなぎ合わせる
ことが行われている。
【０００４】
【発明が解決しようとする課題】このような手法をとる
場合は制御回路を付加する必要がある。１つのメモリに
ついてタイミング値（サイクルタイム、セットアップ時
間等）、消費電力等の特性値を計算する機能をモジュー
ルジェネレータに有せしめることはできるが、しかし上
述のような手法をとった場合のメモリ全体としての特性
値は、自動配線装置で行った配線の長さに左右されるの
で、制御回路等と組合せて配線した後のシミュレーショ
ンによって求まることになる。
場合は制御回路を付加する必要がある。１つのメモリに
ついてタイミング値（サイクルタイム、セットアップ時
間等）、消費電力等の特性値を計算する機能をモジュー
ルジェネレータに有せしめることはできるが、しかし上
述のような手法をとった場合のメモリ全体としての特性
値は、自動配線装置で行った配線の長さに左右されるの
で、制御回路等と組合せて配線した後のシミュレーショ
ンによって求まることになる。
【０００５】従ってシミュレーションの結果、特性値に
不都合があれば配線前の工程に戻る必要があり、多大の
時間、労力の無駄が生じることになる。特にメモリ全体
としてのタイミングを知ることは大変困難であり、これ
にはシミュレーションが不可欠であり、これには配線寄
生容量を抽出し、遅延シミュレーションをするので１サ
イクルに１〜２日を要していた。
不都合があれば配線前の工程に戻る必要があり、多大の
時間、労力の無駄が生じることになる。特にメモリ全体
としてのタイミングを知ることは大変困難であり、これ
にはシミュレーションが不可欠であり、これには配線寄
生容量を抽出し、遅延シミュレーションをするので１サ
イクルに１〜２日を要していた。
【０００６】本発明はこのような問題点を解決するため
になされたものであり、メモリの分割ブロック数を入力
するか、又は所要特性値を入力することで分割ブロック
数を決定させることにより高速で設計ができるメモリ設
計装置を提供することを目的とする。
になされたものであり、メモリの分割ブロック数を入力
するか、又は所要特性値を入力することで分割ブロック
数を決定させることにより高速で設計ができるメモリ設
計装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】第１発明のメモリ設計装
置は、入力データに従って半導体メモリの設計データを
生成するメモリ設計装置において、データとしてメモリ
の分割ブロックの数を受け入れる手段と、入力された分
割ブロックの数に従い複数のメモリブロックを生成する
と共に、その付加回路及び配線を生成する手段と、半導
体メモリの特性値を計算する手段とを具備することを特
徴とする。
置は、入力データに従って半導体メモリの設計データを
生成するメモリ設計装置において、データとしてメモリ
の分割ブロックの数を受け入れる手段と、入力された分
割ブロックの数に従い複数のメモリブロックを生成する
と共に、その付加回路及び配線を生成する手段と、半導
体メモリの特性値を計算する手段とを具備することを特
徴とする。
【０００８】第２発明のメモリ設計装置は、入力データ
に従って半導体メモリの設計データを生成するメモリ設
計装置において、データとして半導体メモリの特性値を
受け入れる手段と、入力された特性値を満たす分割メモ
リブロック数及び付加回路、配線を決定する手段とを具
備することを特徴とする。
に従って半導体メモリの設計データを生成するメモリ設
計装置において、データとして半導体メモリの特性値を
受け入れる手段と、入力された特性値を満たす分割メモ
リブロック数及び付加回路、配線を決定する手段とを具
備することを特徴とする。
【０００９】
【作用】第１発明の装置ではメモリブロックのみならず
付加回路，配線ともに生成するからその機能の一部とし
て特性値の計算が行え、計算した特性値に不具合があれ
ばメモリブロックの大きさを変更して直ちに再計算し、
所期の特性値を有するメモリを得ることができる。第２
発明の装置では特性値を入力することで分割ブロックの
数が定められる。
付加回路，配線ともに生成するからその機能の一部とし
て特性値の計算が行え、計算した特性値に不具合があれ
ばメモリブロックの大きさを変更して直ちに再計算し、
所期の特性値を有するメモリを得ることができる。第２
発明の装置では特性値を入力することで分割ブロックの
数が定められる。
【００１０】
【実施例】以下本発明をその実施例を示す図面に基づい
て詳述する。図１は本発明装置の構成を略示するブロッ
ク図である。図において１はキーボード等の入力装置で
あり、設計すべきメモリ装置のパラメータの入力等に用
いる。入力装置１から入力されたデータはワークステー
ション２へ入力され、外部記憶装置に記憶されている部
分回路ライブラリ３を参照して設計を行い、設計の結果
等を表示部４に表示させる。生成したデータのうちチッ
プ設計に必要な部分は記憶装置に保管し、以後の設計に
おいて随時利用する。
て詳述する。図１は本発明装置の構成を略示するブロッ
ク図である。図において１はキーボード等の入力装置で
あり、設計すべきメモリ装置のパラメータの入力等に用
いる。入力装置１から入力されたデータはワークステー
ション２へ入力され、外部記憶装置に記憶されている部
分回路ライブラリ３を参照して設計を行い、設計の結果
等を表示部４に表示させる。生成したデータのうちチッ
プ設計に必要な部分は記憶装置に保管し、以後の設計に
おいて随時利用する。
【００１１】図２は一連の処理手順を示すフローチャー
トである。まず、設計すべきメモリ全体のビット幅、ワ
ード数及び形状パラメータを入力装置１から入力する(#
1)。ここで、形状パラメータとは、生成するメモリのレ
イアウトの縦横比を調整するために設定する数値であ
り、例えばデータ入力１ビットに対応するメモリセル列
数Columns per Bit 略してCPB を用いている。これに対
してワークステーション上ではソフトウェアのうち特性
値計算部2aが起動され、このメモリを一括生成した場
合、つまりメモリブロックに分割して生成するのではな
く、１メモリとして生成する場合のサイズ、特性値を計
算し、表示部４へ出力して表示させる(#2)。オペレータ
は表示部４の表示を見てこのサイズ、特性値でよければ
(#3)入力装置１で所定の操作を行う。これによりワーク
ステーション２上ではメモリ生成部２ｂが起動され、部
分回路ライブラリ３を参照してその生成が行われる。＃
２で表示されたサイズ、特性値では不都合な場合はオペ
レータは入力装置１にて所定操作を行い、ビット方向分
割数、ワード方向分割数を入力する(#5,#6) 。
トである。まず、設計すべきメモリ全体のビット幅、ワ
ード数及び形状パラメータを入力装置１から入力する(#
1)。ここで、形状パラメータとは、生成するメモリのレ
イアウトの縦横比を調整するために設定する数値であ
り、例えばデータ入力１ビットに対応するメモリセル列
数Columns per Bit 略してCPB を用いている。これに対
してワークステーション上ではソフトウェアのうち特性
値計算部2aが起動され、このメモリを一括生成した場
合、つまりメモリブロックに分割して生成するのではな
く、１メモリとして生成する場合のサイズ、特性値を計
算し、表示部４へ出力して表示させる(#2)。オペレータ
は表示部４の表示を見てこのサイズ、特性値でよければ
(#3)入力装置１で所定の操作を行う。これによりワーク
ステーション２上ではメモリ生成部２ｂが起動され、部
分回路ライブラリ３を参照してその生成が行われる。＃
２で表示されたサイズ、特性値では不都合な場合はオペ
レータは入力装置１にて所定操作を行い、ビット方向分
割数、ワード方向分割数を入力する(#5,#6) 。
【００１２】これに従い形状パラメータを変更する場合
はそれも入力する(#7)。特性値計算部2aはこの入力デー
タに基づきメモリ全体のサイズ、特性値を計算し、出力
する(#8)。オペレータは表示部４でその結果を判断しこ
れでよければ入力装置１によって所定操作をしてそのメ
モリの生成を行わしめる。サイズ、特性値に不都合があ
る場合は分割数を変更して再入力し同様のステップを反
復させる。計算されたサイズ、特性値が満足できる状態
になれば所定の操作を行ってそのメモリを生成させる。
はそれも入力する(#7)。特性値計算部2aはこの入力デー
タに基づきメモリ全体のサイズ、特性値を計算し、出力
する(#8)。オペレータは表示部４でその結果を判断しこ
れでよければ入力装置１によって所定操作をしてそのメ
モリの生成を行わしめる。サイズ、特性値に不都合があ
る場合は分割数を変更して再入力し同様のステップを反
復させる。計算されたサイズ、特性値が満足できる状態
になれば所定の操作を行ってそのメモリを生成させる。
【００１３】図３はビット方向の分割数を２、ワード方
向の分割数を１（つまり分割しない）とした場合のメモ
リブロック10と付加回路及び信号配線領域20との配置を
示している。図４はビット方向分割数を４、ワード方向
分割数を２とした場合の同様の図である。メモリブロッ
ク10はメモリセルの集合とセンスアンプの他に下位デコ
ーダをも含ませるのが配線領域20を小さくする上で便利
である。付加回路は少なくとも上位デコーダを含む。ま
た付加回路には各メモリブロックに共用させ得るATD 回
路、入出力ラッチ等を含めてもよい。
向の分割数を１（つまり分割しない）とした場合のメモ
リブロック10と付加回路及び信号配線領域20との配置を
示している。図４はビット方向分割数を４、ワード方向
分割数を２とした場合の同様の図である。メモリブロッ
ク10はメモリセルの集合とセンスアンプの他に下位デコ
ーダをも含ませるのが配線領域20を小さくする上で便利
である。付加回路は少なくとも上位デコーダを含む。ま
た付加回路には各メモリブロックに共用させ得るATD 回
路、入出力ラッチ等を含めてもよい。
【００１４】本発明装置を簡便に実現するには、メモリ
ブロック10として従来の装置で生成していた、それ自体
で単独動作し得るメモリを充てることとすればよい。分
割数が大となる場合は付加回路のひとつとして入力バッ
ファを設け、容量増加を補償することとする。図２のフ
ローチャートにおけるステップ#8について説明する。ま
ず付加回路の決定についてのべると、ワード方向分割数
によりデコーダを選定する。選定すべきデコーダは予め
数種類のものを設計しておき、部分回路ライブラリ３に
格納しておき、その中のものから選ぶ。
ブロック10として従来の装置で生成していた、それ自体
で単独動作し得るメモリを充てることとすればよい。分
割数が大となる場合は付加回路のひとつとして入力バッ
ファを設け、容量増加を補償することとする。図２のフ
ローチャートにおけるステップ#8について説明する。ま
ず付加回路の決定についてのべると、ワード方向分割数
によりデコーダを選定する。選定すべきデコーダは予め
数種類のものを設計しておき、部分回路ライブラリ３に
格納しておき、その中のものから選ぶ。
【００１５】次に各メモリブロックのサイズを計算す
る。これは使用セルのサイズ及び入力パラメータと縦横
のセル個数との関係等によって計算式を予め作成してお
き、これに基づいて算出する。メモリブロックは分割数
に応じて予め規定されている位置関係に従って並べられ
る。この位置関係と前述のように求めた各メモリブロッ
クのサイズより各配線の長さが算出される。
る。これは使用セルのサイズ及び入力パラメータと縦横
のセル個数との関係等によって計算式を予め作成してお
き、これに基づいて算出する。メモリブロックは分割数
に応じて予め規定されている位置関係に従って並べられ
る。この位置関係と前述のように求めた各メモリブロッ
クのサイズより各配線の長さが算出される。
【００１６】メモリブロック，配線の配置は予め定めて
おく。例えば図３，４に示したようにビット方向の分割
は横にし、ワード方向の分割は縦にし、配線はワード分
割した場合はその中間に設け、ワード分割しない場合は
下部に設ける。付加回路のうちデコーダは配線部内（配
線とは層が異なる）、入力バッファは配線部の一方の端
に配置する。入力バッファは部分回路ライブラリ３に予
め用意しておき、メモリブロック又はデコーダの入力容
量の和と配線容量とによりその要否を調べ、必要な能力
の入力バッファを選択する。
おく。例えば図３，４に示したようにビット方向の分割
は横にし、ワード方向の分割は縦にし、配線はワード分
割した場合はその中間に設け、ワード分割しない場合は
下部に設ける。付加回路のうちデコーダは配線部内（配
線とは層が異なる）、入力バッファは配線部の一方の端
に配置する。入力バッファは部分回路ライブラリ３に予
め用意しておき、メモリブロック又はデコーダの入力容
量の和と配線容量とによりその要否を調べ、必要な能力
の入力バッファを選択する。
【００１７】図５，６は第２発明の装置のフローチャー
トを示している。装置構成は図１に示すものと同様であ
るが、処理手順が異なる。これは目標とする特性値を入
力とし、これが実現されるように分割数を定めるもので
ある。まずビット幅、ワード数を入力し(#1)次いで特性
値の目標を入力する(#2)。即ち特性値の名称と、その最
大値及び／又は最小値を入力する。これに対してワーク
ステーションは、形状パラメータをある値に設定し(#
3)、ワード方向分割数、ビット方向分割数を設定する(#
4,#5) 。初期値は１、つまり「分割しない」に設定す
る。#6ではこれらの数値で生成可能か否かを調べ可能で
あればサイズ、特性値を計算する(#7)。これが#2で入力
した条件を満たしているか否かを調べ(#8)、よければパ
ラメータ、サイズ、特性値を保存する(#9)。ステップ#
6,#8 でNOであった場合はビット方向分割数が最大 (予
め定められている) であるか否かを調べ(#16) 、最大で
ない場合はビット方向分割数を“１”インクリメント
し、ステップ#6へ戻る。
トを示している。装置構成は図１に示すものと同様であ
るが、処理手順が異なる。これは目標とする特性値を入
力とし、これが実現されるように分割数を定めるもので
ある。まずビット幅、ワード数を入力し(#1)次いで特性
値の目標を入力する(#2)。即ち特性値の名称と、その最
大値及び／又は最小値を入力する。これに対してワーク
ステーションは、形状パラメータをある値に設定し(#
3)、ワード方向分割数、ビット方向分割数を設定する(#
4,#5) 。初期値は１、つまり「分割しない」に設定す
る。#6ではこれらの数値で生成可能か否かを調べ可能で
あればサイズ、特性値を計算する(#7)。これが#2で入力
した条件を満たしているか否かを調べ(#8)、よければパ
ラメータ、サイズ、特性値を保存する(#9)。ステップ#
6,#8 でNOであった場合はビット方向分割数が最大 (予
め定められている) であるか否かを調べ(#16) 、最大で
ない場合はビット方向分割数を“１”インクリメント
し、ステップ#6へ戻る。
【００１８】ビット方向の分割数増が許されない場合(#
16＝YES)、ワード方向の分割数が最大 (予め定められて
いる) であるか否かを調べ(#10) 、最大でない場合はワ
ード方向に分割数を“１”インクリメントしステップ#5
へ戻る。ワード方向の分割数も最大となった場合は形状
パラメータが外にあるか否かを調べ(#11) 、これを変更
し(#19) ステップ#4へ戻る。
16＝YES)、ワード方向の分割数が最大 (予め定められて
いる) であるか否かを調べ(#10) 、最大でない場合はワ
ード方向に分割数を“１”インクリメントしステップ#5
へ戻る。ワード方向の分割数も最大となった場合は形状
パラメータが外にあるか否かを調べ(#11) 、これを変更
し(#19) ステップ#4へ戻る。
【００１９】以上のプロセスによりワード方向の分割数
の全てと、形状パラメータの全てとの組み合わせにつき
サイズ、特性値を算出したことになり、目標値を満たす
ものが保存されたことになるが、ステップ#12 ではサイ
ズ最小のものを選択し、これを表示部４に出力せしめる
(#13) 。オペレータがそれを確認して許可を与えれば(#
14) 、そのメモリ生成が行われる(#15) 。なお、ビット
方向の分割数は最小の場合しか調べていないが、これは
分割数が少ない方がサイズが小さくなるので、ステップ
#12 でサイズ最小を選ぶことを前提とすれば、分割数の
大きい場合を調べる必要が無いからである。
の全てと、形状パラメータの全てとの組み合わせにつき
サイズ、特性値を算出したことになり、目標値を満たす
ものが保存されたことになるが、ステップ#12 ではサイ
ズ最小のものを選択し、これを表示部４に出力せしめる
(#13) 。オペレータがそれを確認して許可を与えれば(#
14) 、そのメモリ生成が行われる(#15) 。なお、ビット
方向の分割数は最小の場合しか調べていないが、これは
分割数が少ない方がサイズが小さくなるので、ステップ
#12 でサイズ最小を選ぶことを前提とすれば、分割数の
大きい場合を調べる必要が無いからである。
【００２０】なおステップ#12 で最小サイズを選択する
こととしたが、動作速度最高速, 消費電力最小等、他の
特性値に基づいて選択することとしてもよい。この場合
には#9の出力を#16 に入力し、ビット方向の全分割数に
ついて調べるようにフローチャートを変更する。
こととしたが、動作速度最高速, 消費電力最小等、他の
特性値に基づいて選択することとしてもよい。この場合
には#9の出力を#16 に入力し、ビット方向の全分割数に
ついて調べるようにフローチャートを変更する。
【００２１】
【発明の効果】以上の如き本発明による場合は、自動配
線装置によって配線をしてから特性値の良否が判定さ
れ、場合によっては再度の設計が必要となるという不具
合がない。ちなみにビット方向、ワード方向分割数組合
せ１つにつき要する計算時間は１０秒程度であり、大幅
な時間短縮が可能である。
線装置によって配線をしてから特性値の良否が判定さ
れ、場合によっては再度の設計が必要となるという不具
合がない。ちなみにビット方向、ワード方向分割数組合
せ１つにつき要する計算時間は１０秒程度であり、大幅
な時間短縮が可能である。
【図１】本発明装置の構成を示すブロック図である。
【図２】第１発明の装置のフローチャートである。
【図３】生成されたメモリのレイアウトパターン図であ
る。
る。
【図４】生成されたメモリのレイアウトパターン図であ
る。
る。
【図５】第２発明の装置のフローチャートである。
【図６】第２発明の装置のフローチャートである。
１ 入力装置 ２ ワークステーション 2a 特性値計算部 2b メモリ生成部 2c 付加回路生成部 2d 配線生成部 ３ 部分回路ライブラリ ４ 表示部
Claims (2)
- 【請求項１】 入力データに従って半導体メモリの設計
データを生成するメモリ設計装置において、データとし
てメモリの分割ブロックの数を受け入れる手段と、入力
された分割ブロックの数に従い複数のメモリブロックを
生成すると共に、その付加回路及び配線を生成する手段
と、半導体メモリの特性値を計算する手段とを具備する
ことを特徴とするメモリ設計装置。 - 【請求項２】 入力データに従って半導体メモリの設計
データを生成するメモリ設計装置において、データとし
て半導体メモリの特性値を受け入れる手段と、入力され
た特性値を満たす分割メモリブロック数及び付加回路、
配線を決定する手段とを具備することを特徴とするメモ
リ設計装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4287663A JP2766922B2 (ja) | 1992-10-26 | 1992-10-26 | メモリ設計装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4287663A JP2766922B2 (ja) | 1992-10-26 | 1992-10-26 | メモリ設計装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06139298A JPH06139298A (ja) | 1994-05-20 |
| JP2766922B2 true JP2766922B2 (ja) | 1998-06-18 |
Family
ID=17720121
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4287663A Expired - Lifetime JP2766922B2 (ja) | 1992-10-26 | 1992-10-26 | メモリ設計装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2766922B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008029439A1 (fr) * | 2006-09-04 | 2008-03-13 | Renesas Technology Corp. | Dispositif informatique de support à la conception et compilateur de mémoire |
-
1992
- 1992-10-26 JP JP4287663A patent/JP2766922B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06139298A (ja) | 1994-05-20 |
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