JPH02164051A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関し、特にシングルチップマイク
ロプロセッサのいわゆるＡＳＩＣ化、すなわち、特定用
途向けＩＣ化に対応した論理ＬＳＩの構成に好適な半導
体装置に関する。

〔従来の技術〕

従来、この種の半導体装置としては、例えば。

特公昭６２−６２４７１号公報に開示された装置が知ら
れている。この装置は、セル配列マスタースライス方式
ＬＳＩに、基本ゲートセルの他にコンピュータセルを含
むことを特徴としたものである。この装置においては、
マスタースライス方式の特徴による開発工数短縮と多機
能化とが可能になる。

一方、コンピュータセル（マクロセル）とチャネルレス
型ゲートアレイとを組合せた半導体装置としては、特開
昭６２−２７６８６６号公報に開示された装置がある。

この装置は、前述のマスタースライス方式の特徴の他に
、チャネルレス型ゲートアレイの利点である高集積化が
可能になる。なお、チャネルレス型（もしくは、全面素
子形成型）ゲートアレイに関しては、アイ・イー・イー
・イー、インターナシ目ナル・ソリッド・ステート・サ
ーキット・カンファレンス（１９８５年）１２２〜１２
５頁（Ｉ　Ｅ　Ｅ　Ｅ　　Ｉｎｔｅｒｎａｔｉｏｎａｌ
　５ｏｌｉｄ−８ｔａｔｅ　Ｃ１ｒｃｕｉｔ　Ｃｏｎｆ
ｅｒｅｎｃｅ。

１９８５、ｐｐ、１２２−１２５）等において論じられ
ている。

〔発明が解決しようとする課題〕

上記従来技術は、ＬＳＩ出荷検査で使用するテストパタ
ーンの生成工数およびＬＳＩ内に予め用意しておくテス
ト用回路の規模（コスト）についての配慮がなされてお
らず、テストパターン生成工数を下げようとするとテス
ト用回路の規模が増加し、テスト用回路の規模を下げよ
うとするとテストパターン生成コストが増大するという
問題があった。つまり、上記従来技術においては、設計
の三要素である、論理設計、レイアウト設計、テスト設
計のうち、前二者については考慮されているものの、最
後のテスト設計は不充分であり、実質的に量産が不可能
であった。

本発明は上記事情に鑑みてなされたもので、その目的゛
とするところは、従来の技術における上述の如き問題を
解消し、ライブラリ化されたテストパターンを用いて最
小規模のテスト回路で出荷検査が行えるとともに、ＣＰ
Ｕを含む主要論理回路部分の設計をすることなしに、容
易に任意の周辺回路を追加することが可能なシングルチ
ップマイクロプロセッサを実現できる半導体装置を提供
することにある。

〔課題を解決するための手段〕

本発明の上述の目的は、他素子との接続を考慮しつつ所
定の機能を有する如くレイアウトされたＣＰＵを含む論
理回路、ボンディングパッドおよびこれらの間の配線を
有するレイアウト固定領域と、金属配線を行うのみで論
理回路が作成可能に構成された領域および未接続のボン
ディングパッドを有する可変論理領域とから構成したこ
とを特徴とする半導体装置によって達成される。

〔作用〕

本発明に係る半導体装置においては、集積回路の一部に
、マクロセル、すなわち、他素子との接続を考慮しつつ
所定の機能を有するレイアウトブロックを用いた、ＣＰ
Ｕを含む主要論理回路、ボンディングパッドおよびこれ
らの間の配線をレイアウトパターンで準備しておき、任
意設計を行う周辺回路との接続を行うインタフェース部
分が設定されている。更に、残りの部分には、ユーザが
任意に設計し得るゲートアレイと未接続のボンディング
パッドが配置されている。なお、上記ＣＰＵを含む主要
論理回路部分に対するＬＳＩ出荷検査用テストパターン
は、予めう゛イブラリ化されている。

上述の如く構成したので、本発明に係る半導体装置にお
いては、任意の論理回路を１通常のマスタースライス方
式のＬＳＩよりも高密度に実装することができる。更に
、ＣＰＵを含む主要論理回路、ボンディングパッドおよ
びこれらの間の配線が予め設定されているので、チャネ
ルレス型ゲートアレイの如き金属配線を行うのみで論理
回路が作成可能に構成された領域上に構築される周辺回
路とは独立させ、この部分のＬＳＩ出荷検査用テストパ
ターンを、予めライブラリ化する等して準備することが
可能となるものである。

なお、上記主要論理回路部分の金属配線と、チャネルレ
ス型ゲートアレイの如き領域の金属配線とは、レイアウ
ト設計上でマージするため、半導体装置の製造工程中で
は、同じ金属配線工程で作られ、ＬＳＩ製造工程を複雑
化あるいは長時間化させる原因とはならない。

〔実施例〕

以下、本発明の実施例を図面に基づいて詳細に説明する
。

第１図は、本発明の一実施例を示すＬＳＩチップのブロ
ック図である。本実施例に示すＬＳＩチップは、ＣＰＵ
３および内部アドレスバス８．データバス９等で該ＣＰ
Ｕ３に接続された内蔵メモリ４．Ａ／Ｄ変換器５．更に
これらの論理回路へのチップ外部からの入出力経路とな
るアドレスバッフ７６、データバッファ７、ボンディン
グパッド１０およびこれらの間の配線をレイアウト配置
したレイアウト固定領域１と、チャネルレス型ゲートア
レイ１１および未接続のボンディングパッド１２をレイ
アウト記聞した可変論理領域２から構成されている。

上記ＣＰＵ３は、内蔵メモリ４あるいは図示されていな
い本ＬＳＩチップ外のメモリ上に格納された命令を実行
する。内蔵メモリ４は、ＣＰＵ３の実行する命令だけで
なく、各種データも格納する。内蔵メモリ４は、スタテ
ィック型ＲＡＭ、ダイナミック型ＲＡＭ、マスクＲＯＭ
、ＥＰＲＯＭ。

Ｅ”ＦＲＯＭ等で構成することができる。Ａ／Ｄ変換器
５は、ボンディングパッド１０を通してＬＳＩチップ外
部から入力される各種のアナログ信号のＡ／Ｄ変換を行
う。ＣＰＵ３に対してＡ／Ｄ変換の終了を割込み処理要
求の形で伝え、ＣＰＵ３は、Ａ／Ｄ変換結果を内部アド
レスバス８およびデータバス９を通して読出すことがで
きる。

上記レイアウト固定領域１に配置されたＣＰＵ３を含む
主要論理回路は、ＬＳＩチップ外部からボンディングパ
ッド１０を通して入出力される信号経路の配線を予め設
定しているため、可変論理領域２に構築される論理回路
とは全く独立して動作可能であり、また、このため、上
記主要論理回路部分に対するＬＳＩ出荷検査用テストパ
ターンを予め生成しておき、それをライブラリ化してお
くことも可能になる。

第２図は、シングルチップマイクロプロセッサの一般的
な構成例を示す図である０図中、ＣＰＵ３、内蔵メモリ
４．Ａ／Ｄ変換器５から構成される部分は、第１図のＬ
ＳＩチップのレイアウト固定領域１上に配置された論理
回路と等価なものである０本図に示したシングルチップ
マイクロプロセッサには、システムの監視を行うウオッ
チドックタイマ（ＶＤＴ）１３．任意のデユーティ比の
パルスを生成するパルス幅モジュレーション（ｐｗＭ）
１４、任意の波形のパルス出力等を行うタイマ１５゜外
部デバイスとのシリアルデータ通信を行うシリアルコミ
ュニケーションインタフェース（ＳＣＩ）１６の周辺回
路およびそれらの周辺回路とＬＳＩチップ外部との接続
を制御するボート論理１８．１９等が配置されている。

上記周辺回路とＣＰＵ３との接続は、チップ内部のアド
レスバス８および該バス８上の信号を入力としデコード
を行うモジュール選択回路１７の出力信号、データバス
９２割込み信号２０等により行われている。このような
構成を有するシングルチップマイクロプロセッサにおい
て、ユーザが仕様を変更したいと考えるのは、通常１周
辺回路の構成である。

上記周辺回路１３〜１９は、すべてディジタル回路であ
るため、先に示した第１図の可変論理領域２上に配置し
たチャネルレス型ゲートアレイ１１で横築可能であり、
ＬＳＩチップ外部との接続も、未接続のボンディングパ
ッド１２までの配線レイアウトにより可能である。第１
図に示したレイアウト固定領域１上に、可変論理領域２
上に構築される周辺回路との接続用インタフェースの部
分を設定しておき、可変論理領域２上に構築される周辺
回路から接続用の配線をレイアウトすれば、第１図に示
した構成のＬＳＩチップで、第２図に示した従来の一般
的なシングルチップマイクロプロセッサと全く等価なも
のを実現することができる。

第１図に示したＬＳＩチップにおいて、可変論理領域２
上のチャネルレス型ゲートアレイ１１を用いた論理回路
の構築、また、内蔵メモリ４としてマスクＲＯＭを用い
た場合のビット情報の格納等は、すべて配線レイアウト
のみで対応することができ、これらの配線は、半導体装
置の製造工程では同じ金属配線工程で作られる。このた
め、予めこの金属配線工程直前までの製造工程を処理し
たウェハを準備しておき、可変論理領域２に構築する論
理回路やマスクＲＯＭで作る内蔵メモリ４内に格納する
ビット情報が決まってから、金属配線工程以降の製造プ
ロセスを行うこともできる。これにより、ＬＳＩの製造
期間を見かけ上短縮することが可能である。

第３図は、本発明の他の実施例を示すＬＳＩチップのブ
ロック図である。本実施例に示すＬＳＩチップにおいて
は、可変論理領域２の構成は、先の実施例に示したＬＳ
Ｉチップの場合と全く同じである。また、レイアウト固
定領域１には、先の実施例と同様に、ＣＰＵ３．内蔵メ
モリ４をレイアウト配置し、更に、プログラマブル論理
デバイス（Ｐ　Ｌ　Ｄ）２１を付加させている。上記プ
ログラマブル論理デバイス２１の論理構成は、ＡＮＤ〜
ＯＲの二段論理であるプログラマブルロジックアレイ（
ＰＬＡ）と等価であり、プログラマブルロジックアレイ
のＡＮＤ面ＯＲ面の目のパターンを、半導体装置の製造
工程を用いずに、電気的操作により形成することができ
る。

上記プログラマブル論理デバイス２１は、入出力端子を
、内部アドレスバス８．データバス９にも接続させてお
くため、ＬＳＩ出荷時の検査では、この経路でテストパ
ターンを印加させることができ、これにより、第１図に
示した実施例のＬＳＩチップと同様に、レイアウト固定
領域部分１の出荷検査用テストパターンを予め準備して
おくことができる。本実施例に示す構成を有するＬＳＩ
チップにおいては、製造されたＬＳＩに対して更に機能
変更を加えることができるため、この機能変更で実現で
きるＬＳＩは同一種のものとすることができ、ＬＳＩｒ
Ａ発コストの低減、量産化にょる製造コストの低減等に
大きな効果がある。

上記各実施例にも示した如く１本発明に係る半導体装置
においては、ＣＰＵ３を含む主要論理回路部分の仕様は
、予めＬＳＩ仕様（ピン仕様）として規定される。この
ため、ソフトウェア開発ツールの主要部分も、可変論理
領域部分２にもが築される論理回路とは無関係に準備す
ることが可能である。また、このため、開発ツールを共
通化することも可能になる。

可変論理領域２のチャネルレス型ゲートアレイ１１を用
いて構築するタイマ等の周辺回路は、論理情報だけのソ
フトマクロ、あるいは、レイアウトパターン情報までを
持ったハードマクロとして、各機能回路ごとにライブラ
リ化しておくことができる。これらのライブラリを活用
すれば１周辺回路の論理レイアウト設計が容易になり、
ＬＳＩ開発コストを低減させることができる。

上記実施例においては、レイアウト固定領域１にアナロ
グ回路であるＡ／Ｄ変換器５を含む構成。

プログラマブル論理デバイス２１を含む構成を示したが
、これらの回路は、チャネルレス型ゲートアレイ１１を
用いて構築することが困難であるため。

固定論理回路として扱っているものである。これらを同
時にレイアウト固定領域１にレイアウト配置する構成も
考えられる。また、この両者を全く使用せず、ＣＰＵ３
だけをレイアウト配にする構成も考えられる。これらの
構成においても、ＬＳＩ出荷検査用のテストパターン生
成およびテスト回路に関する利点は、そのまま生がされ
る。

Ｃ発明の効果〕 以上述べた如く１本発明によれば、ライブラリ化された
テストパターンを用いて最小規模のテスト回路で出荷検
査が行えるとともに、ｃＰＵを含む主要論理回路部分の
設計をすることなしに、容易に任意の周辺回路を追加す
ることができるシングルチップマイクロプロセッサを実
現可能な半導体装置を提供できるという顕著な効果を奏
するものである。

より詳細に説明すれば、以下の通りである。

（１）ＣＩ’Ｕを含む主要論理回路を、予め、小面積化
したマクロセルで構成しておくため、シングルチップマ
イクロプロセッサの周辺回路を設計するだけで、新機能
を有するシングルチップマイクロプロセッサを構築する
ことができる。

（２）Ｌ　Ｓ　Ｉ出荷検査に際して最も工数およびコス
トを要するｃｐｕ部分を、予め最適設計し、かつ、テス
トパターンをライブラリ化しておくことができるので、
上述の如き新機能を有するシングルチップマイクロプロ
セッサを構築した場合にも、追加機能分の論理回路に対
するテストのみを考えれば良い。

（３）上記追加機能分の論理回路は、いわゆるチャネル
レス型ゲートアレイで構築するため、従来のセル配列マ
スタースライス方式ＬＳＩよりも小面積化が可能であり
、また、レイアラ１−１２計が容易になる。

（４）上述の追加設計する新機能回路は、半導体装の製
造工程中で同じ金属配線工程で形成されので、予めこの
直前までの工程の処理を行ったウェハを用液ニジておけ
ば、ｒ、ｓｒの！！２造期開期間かけ上短縮することが
できる。

（５）ＣＰＵを含む主要論理回路の構成が予め規定され
ているため、同一のソフトウェア開発ツールを用いて、
上述の追加機能を有するシングルチップマイクロプロセ
ッサの開発を行うことができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すＬＳＩチップのブロッ
ク図、第２図はシングルチップマイクロプロセッサの一
般的な構成例を示す図、第３図は本発明の他の実施例を
示すＬＳＩチップのブロック図である。 １ニレイアウド固定領域、２：可変論理領域、３　：　
ＣＰＵ、４：内蔵メモリ、５　：　Ａ／Ｄ変換器。 １０：ボンディングパッド、１１：チャネルレス型ゲー
トアレイ、１２：未接続のボンディングパッド、２１：
プログラマブル論理デバイス。

Claims (1)

1. 【特許請求の範囲】 １、他素子との接続を考慮しつつ所定の機能を有する如
   くレイアウトされたＣＰＵを含む論理回路、ボンディン
   グパッドおよびこれらの間の配線を有するレイアウト固
   定領域と、金属配線を行うのみで論理回路が作成可能に
   構成された領域および未接続のボンディングパッドを有
   する可変論理領域とから構成したことを特徴とする半導
   体装置。 ２、前記レイアウト固定領域内にアナログ回路を含むこ
   とを特徴とする請求項１記載の半導体装置。 ３、前記レイアウト固定領域内に電気的にプログラム可
   能な論理アレイを含むことを特徴とする請求項１または
   ２記載の半導体装置。