JPH08316328A - 半導体装置の設計方法及び設計装置 - Google Patents
半導体装置の設計方法及び設計装置Info
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- JPH08316328A JPH08316328A JP7121758A JP12175895A JPH08316328A JP H08316328 A JPH08316328 A JP H08316328A JP 7121758 A JP7121758 A JP 7121758A JP 12175895 A JP12175895 A JP 12175895A JP H08316328 A JPH08316328 A JP H08316328A
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Abstract
(57)【要約】
【目的】配線長の短縮化及び最適化を図るとともに、未
結線を防止して集積回路の性能を向上できる半導体装置
の設計方法及び設計装置を提供する。 【構成】設計装置は、配置処理部１と、マスター作成部
２とを備える。配置処理部１は、種々のセル、特定セ
ル、セル及び特定セルを接続するネットのデータを含む
論理回路データと、半導体チップの形状データとに基づ
いて、半導体チップにおける種々のセル及び特定セルの
配置位置を決定する。マスター作成部２は、配置処理部
１によって決定された種々のセルの配置位置のデータ及
び特定セルの配置位置のデータに、セル用バルクのデー
タ及び特定セル用バルクのデータをそれぞれ付加するこ
とによって、半導体装置を製造するために使用されるチ
ップマスターデータを作成する。
結線を防止して集積回路の性能を向上できる半導体装置
の設計方法及び設計装置を提供する。 【構成】設計装置は、配置処理部１と、マスター作成部
２とを備える。配置処理部１は、種々のセル、特定セ
ル、セル及び特定セルを接続するネットのデータを含む
論理回路データと、半導体チップの形状データとに基づ
いて、半導体チップにおける種々のセル及び特定セルの
配置位置を決定する。マスター作成部２は、配置処理部
１によって決定された種々のセルの配置位置のデータ及
び特定セルの配置位置のデータに、セル用バルクのデー
タ及び特定セル用バルクのデータをそれぞれ付加するこ
とによって、半導体装置を製造するために使用されるチ
ップマスターデータを作成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の設計方法及
び設計装置に係り、詳しくは所定の機能、例えばＲＡＭ
（ランダムアクセスメモリ）セル、ＲＯＭ（リードオン
リメモリ）セル等のマクロセル（特定セル）を搭載した
エンベデッドアレイの設計に関する。
び設計装置に係り、詳しくは所定の機能、例えばＲＡＭ
（ランダムアクセスメモリ）セル、ＲＯＭ（リードオン
リメモリ）セル等のマクロセル（特定セル）を搭載した
エンベデッドアレイの設計に関する。
【０００２】近年、半導体集積回路の大規模化、高集積
化が進められている。これに伴い、配置配線処理の性能
向上が強く求められている。このため、配線処理におい
て大きな障害となるＲＡＭセル、ＲＯＭセル等のマクロ
セルを備えたエンベデッドアレイに関しても、セル及び
マクロセルを効率よく配置して配線率を向上させる必要
がある。
化が進められている。これに伴い、配置配線処理の性能
向上が強く求められている。このため、配線処理におい
て大きな障害となるＲＡＭセル、ＲＯＭセル等のマクロ
セルを備えたエンベデッドアレイに関しても、セル及び
マクロセルを効率よく配置して配線率を向上させる必要
がある。
【０００３】
【従来の技術】エンベデッドアレイはスタンダードセル
とゲートアレイとの中間に位置する特定用途向けの半導
体装置である。エンベデッドアレイはユーザーが所望す
る機能のマクロセルを構成するためのマクロセル用バル
ク（特定セル用バルク）と、通常のセルを構成するため
のベーシックセル（セル用バルク）とを備える。
とゲートアレイとの中間に位置する特定用途向けの半導
体装置である。エンベデッドアレイはユーザーが所望す
る機能のマクロセルを構成するためのマクロセル用バル
ク（特定セル用バルク）と、通常のセルを構成するため
のベーシックセル（セル用バルク）とを備える。
【０００４】従来、図７に示すエンベデッドアレイ６０
を製造するには、集積回路の設計が不完全である早い時
期に、エンベデッドアレイ６０に搭載すべきＲＡＭセ
ル、ＲＯＭセル等のマクロセルの情報がユーザーから知
らされる。その情報に基づいて、ＣＡＤ装置等の設計装
置を用いて、半導体チップ６１にＲＡＭセルを構成する
ためのマクロセル用バルク６２及びＲＯＭセルを構成す
るためのマクロセル用バルク６３の配置が行われるとと
もに、通常のセルを構成するための多数のベーシックセ
ル６４の配置が行われる。なお、入出力セルを構成する
ための多数のセル用バルク６５は同一形状・同一構成で
あり、これらのセル用バルクの配置位置は半導体チップ
６１の周縁寄りに決められている。半導体チップ６１に
は各セル用バルク６５に対応してパッド６６が形成され
ている。
を製造するには、集積回路の設計が不完全である早い時
期に、エンベデッドアレイ６０に搭載すべきＲＡＭセ
ル、ＲＯＭセル等のマクロセルの情報がユーザーから知
らされる。その情報に基づいて、ＣＡＤ装置等の設計装
置を用いて、半導体チップ６１にＲＡＭセルを構成する
ためのマクロセル用バルク６２及びＲＯＭセルを構成す
るためのマクロセル用バルク６３の配置が行われるとと
もに、通常のセルを構成するための多数のベーシックセ
ル６４の配置が行われる。なお、入出力セルを構成する
ための多数のセル用バルク６５は同一形状・同一構成で
あり、これらのセル用バルクの配置位置は半導体チップ
６１の周縁寄りに決められている。半導体チップ６１に
は各セル用バルク６５に対応してパッド６６が形成され
ている。
【０００５】そして、半導体チップ６１へのマクロセル
用バルク６２，６３及びベーシックセル６４の配置結果
に基づいてチップマスターデータが作成される。チップ
マスターデータに基づいてウェハプロセスが行われ、エ
ンベデッドアレイ６０が製造される。
用バルク６２，６３及びベーシックセル６４の配置結果
に基づいてチップマスターデータが作成される。チップ
マスターデータに基づいてウェハプロセスが行われ、エ
ンベデッドアレイ６０が製造される。
【０００６】また、チップマスターデータを使用して半
導体チップ６１へのセルの配置処理が行われ、半導体チ
ップ６１におけるマクロセル及びセルの配置位置が決定
される。この後に、マクロセル及びセルを接続する配線
のレイアウトが行われる。
導体チップ６１へのセルの配置処理が行われ、半導体チ
ップ６１におけるマクロセル及びセルの配置位置が決定
される。この後に、マクロセル及びセルを接続する配線
のレイアウトが行われる。
【０００７】
【発明が解決しようとする課題】ところが、従来のチッ
プマスターデータを作成するには、エンベデッドアレイ
６０に搭載されるＲＡＭセル、ＲＯＭセル及びセルの配
置が行われる以前に、マクロセル用バルク６２，６３及
びベーシックセル６４の配置が行われる。エンベデッド
アレイ６０には多数のベーシックセル６４が配置されて
いるので、種々のセルの配置の自由度は高い。ところ
が、マクロセル用バルクの数は少ないため、マクロセル
の配置の自由度は非常に低い。従って、従来のエンベデ
ッドアレイはマクロセル用バルクを最適な位置に配置す
ることはむずかしい。特に、図７に示すようにエンベデ
ッドアレイ６０にＲＡＭセル及びＲＯＭセルが１つずつ
搭載されるとすると、ＲＡＭセル及びＲＯＭセルにそれ
ぞれ対応したマクロセル用バルク６２，６３が１つずつ
配置される。従って、ＲＡＭセル及びＲＯＭセルは対応
するマクロセル用バルク６２，６３にのみ配置でき、配
置の自由度はない。仮に、エンベデッドアレイに同一容
量の複数のＲＡＭセルが搭載されるとすると、半導体チ
ップには同一構成の複数のマクロセル用バルクが配置さ
れる。そのため、各ＲＡＭセルの配置の自由度はある
が、その自由度は低い。従って、マクロセルを配置した
後の配線処理において、配線長が長くなったり、未結線
が生じたりして集積回路の性能が大きく左右されてしま
うという問題がある。
プマスターデータを作成するには、エンベデッドアレイ
６０に搭載されるＲＡＭセル、ＲＯＭセル及びセルの配
置が行われる以前に、マクロセル用バルク６２，６３及
びベーシックセル６４の配置が行われる。エンベデッド
アレイ６０には多数のベーシックセル６４が配置されて
いるので、種々のセルの配置の自由度は高い。ところ
が、マクロセル用バルクの数は少ないため、マクロセル
の配置の自由度は非常に低い。従って、従来のエンベデ
ッドアレイはマクロセル用バルクを最適な位置に配置す
ることはむずかしい。特に、図７に示すようにエンベデ
ッドアレイ６０にＲＡＭセル及びＲＯＭセルが１つずつ
搭載されるとすると、ＲＡＭセル及びＲＯＭセルにそれ
ぞれ対応したマクロセル用バルク６２，６３が１つずつ
配置される。従って、ＲＡＭセル及びＲＯＭセルは対応
するマクロセル用バルク６２，６３にのみ配置でき、配
置の自由度はない。仮に、エンベデッドアレイに同一容
量の複数のＲＡＭセルが搭載されるとすると、半導体チ
ップには同一構成の複数のマクロセル用バルクが配置さ
れる。そのため、各ＲＡＭセルの配置の自由度はある
が、その自由度は低い。従って、マクロセルを配置した
後の配線処理において、配線長が長くなったり、未結線
が生じたりして集積回路の性能が大きく左右されてしま
うという問題がある。
【０００８】また、従来のエンベデッドアレイ６０では
入出力セルを構成するためのセル用バルク６４は同一形
状・同一構成であるので、１つのセル用バルク６４を使
用して構成される入出力セルの標準の能力（入出力電
流）を越える大きな能力の入出力セルは、隣接する２つ
のセル用バルク６４を使用して構成される。この場合、
２つのセル用バルク６４に対応する２つのパッド６６の
うち１つのみ使用でき、使用できるパッド数が減少す
る。従って、必要な数のパッドを確保するためには、半
導体チップ６１のサイズを大きくしてパッド数を増加さ
せるか、大きな能力の入出力セルを標準能力の入出力セ
ルに変更しなければならなかった。
入出力セルを構成するためのセル用バルク６４は同一形
状・同一構成であるので、１つのセル用バルク６４を使
用して構成される入出力セルの標準の能力（入出力電
流）を越える大きな能力の入出力セルは、隣接する２つ
のセル用バルク６４を使用して構成される。この場合、
２つのセル用バルク６４に対応する２つのパッド６６の
うち１つのみ使用でき、使用できるパッド数が減少す
る。従って、必要な数のパッドを確保するためには、半
導体チップ６１のサイズを大きくしてパッド数を増加さ
せるか、大きな能力の入出力セルを標準能力の入出力セ
ルに変更しなければならなかった。
【０００９】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、配線長の短縮化及び最
適化を図るとともに、未結線を防止して集積回路の性能
を向上できる半導体装置の設計方法及び設計装置を提供
することにある。
れたものであって、その目的は、配線長の短縮化及び最
適化を図るとともに、未結線を防止して集積回路の性能
を向上できる半導体装置の設計方法及び設計装置を提供
することにある。
【００１０】
【課題を解決するための手段】図１は本発明の原理説明
図である。半導体装置の設計装置は、配置処理部１と、
マスター作成部２とを備える。配置処理部１は、種々の
セル、特定セル、セル及び特定セルを接続するネットの
データを含む論理回路データと、半導体チップの形状デ
ータとに基づいて、半導体チップにおける種々のセル及
び特定セルの配置位置を決定する。
図である。半導体装置の設計装置は、配置処理部１と、
マスター作成部２とを備える。配置処理部１は、種々の
セル、特定セル、セル及び特定セルを接続するネットの
データを含む論理回路データと、半導体チップの形状デ
ータとに基づいて、半導体チップにおける種々のセル及
び特定セルの配置位置を決定する。
【００１１】マスター作成部２は、配置処理部１によっ
て決定された種々のセルの配置位置のデータ及び特定セ
ルの配置位置のデータに、セル用バルクのデータ及び特
定セル用バルクのデータをそれぞれ付加することによっ
て、半導体装置を製造するために使用されるチップマス
ターデータを作成する。
て決定された種々のセルの配置位置のデータ及び特定セ
ルの配置位置のデータに、セル用バルクのデータ及び特
定セル用バルクのデータをそれぞれ付加することによっ
て、半導体装置を製造するために使用されるチップマス
ターデータを作成する。
【００１２】
【作用】本発明では、半導体チップにおける種々のセル
及び特定セルの配置位置が、バルクの確定していない半
導体チップの形状データに基づいて行われるため、セル
及び特定セルは半導体チップにおける最適な位置に配置
される。そして、セルの配置位置のデータ及び特定セル
の配置位置のデータにセル用バルクのデータ及び特定セ
ル用バルクのデータをそれぞれ付加することによって、
最適なセル用バルク及び特定セル用バルクの配置が得ら
れる。
及び特定セルの配置位置が、バルクの確定していない半
導体チップの形状データに基づいて行われるため、セル
及び特定セルは半導体チップにおける最適な位置に配置
される。そして、セルの配置位置のデータ及び特定セル
の配置位置のデータにセル用バルクのデータ及び特定セ
ル用バルクのデータをそれぞれ付加することによって、
最適なセル用バルク及び特定セル用バルクの配置が得ら
れる。
【００１３】
【実施例】以下、本発明を具体化した一実施例を図２〜
６に従って説明する。図２は本実施例における半導体装
置の設計装置１０を示す。この設計装置１０は、半導体
装置としてのエンベデッドアレイを製造するために使用
されるチップマスターデータの作成を行うとともに、エ
ンベデッドアレイを使用して構成される集積回路の設計
を行う。
６に従って説明する。図２は本実施例における半導体装
置の設計装置１０を示す。この設計装置１０は、半導体
装置としてのエンベデッドアレイを製造するために使用
されるチップマスターデータの作成を行うとともに、エ
ンベデッドアレイを使用して構成される集積回路の設計
を行う。
【００１４】設計装置１０はＣＡＤ装置からなり、プロ
セッシングユニットとしての中央処理装置（以下、ＣＰ
Ｕという）１１、主記憶としての半導体メモリ１２、磁
気ディスク装置１３、マウス１５を接続したキーボード
１４、及びディスプレイ１６を備える。ＣＰＵ１１、半
導体メモリ１２、磁気ディスク装置１３、キーボード１
４、ディスプレイ１６はシステムバス１７によって互い
に接続されている。
セッシングユニットとしての中央処理装置（以下、ＣＰ
Ｕという）１１、主記憶としての半導体メモリ１２、磁
気ディスク装置１３、マウス１５を接続したキーボード
１４、及びディスプレイ１６を備える。ＣＰＵ１１、半
導体メモリ１２、磁気ディスク装置１３、キーボード１
４、ディスプレイ１６はシステムバス１７によって互い
に接続されている。
【００１５】半導体メモリ１２にはＣＰＵ１１が実行す
るプログラムとその実行に必要な各種データが予め記憶
されるとともに、当該プログラムデータに基づくＣＰＵ
１１の処理結果等が一時記憶される。キーボード１４及
びマウス１５は、半導体メモリ１２に記憶されているプ
ログラムの実行時に必要なデータを入力したり、磁気デ
ィスク装置１３やディスプレイ１６に処理結果等の出力
命令を入力するために用いられる。
るプログラムとその実行に必要な各種データが予め記憶
されるとともに、当該プログラムデータに基づくＣＰＵ
１１の処理結果等が一時記憶される。キーボード１４及
びマウス１５は、半導体メモリ１２に記憶されているプ
ログラムの実行時に必要なデータを入力したり、磁気デ
ィスク装置１３やディスプレイ１６に処理結果等の出力
命令を入力するために用いられる。
【００１６】磁気ディスク装置１３は、図３に示すよう
に、論理データファイル２７、回路データファイル２
８、ライブラリファイル２９、マスターデータファイル
３０及び製造データファイル３１を備える。論理データ
ファイル２７には製造すべき集積回路の完全な論理デー
タがテキスト形式で記憶されている。この論理データ
は、エンベデッドアレイに搭載する特定セルとしてのマ
クロセル、特定セルとしての特定入出力セル（後述）、
種々のセル、及びセル及び特定セルを接続するネットの
データを含む。
に、論理データファイル２７、回路データファイル２
８、ライブラリファイル２９、マスターデータファイル
３０及び製造データファイル３１を備える。論理データ
ファイル２７には製造すべき集積回路の完全な論理デー
タがテキスト形式で記憶されている。この論理データ
は、エンベデッドアレイに搭載する特定セルとしてのマ
クロセル、特定セルとしての特定入出力セル（後述）、
種々のセル、及びセル及び特定セルを接続するネットの
データを含む。
【００１７】ライブラリファイル２９には、製造すべき
エンベデッドアレイのモデルとしてのゲートアレイ４０
（図４参照）に対応する仮マスターデータが記憶されて
いる。また、ライブラリファイル２９には、エンベデッ
ドアレイに搭載する種々のマクロセルを構成するための
特定セル用バルクとしてのマクロセル用バルクのデータ
が記憶されている。
エンベデッドアレイのモデルとしてのゲートアレイ４０
（図４参照）に対応する仮マスターデータが記憶されて
いる。また、ライブラリファイル２９には、エンベデッ
ドアレイに搭載する種々のマクロセルを構成するための
特定セル用バルクとしてのマクロセル用バルクのデータ
が記憶されている。
【００１８】図４に示すように、半導体チップ４１の中
央部には、ＮＡＮＤ回路、ＮＯＲ回路、フリップフロッ
プ等の種々のセルを構成するためのセル用バルクとして
の多数のベーシックセル４２が配置されている。半導体
チップ４１の周縁寄りには入出力セルを構成するための
多数の入出力セル用バルク４３が配置されている。すべ
ての入出力セル用バルク４３は、図６（ａ）に示す形状
をなし、入出力セル用バルク４３内には、ほぼ同一の形
状をなすＰＭＯＳトランジスタ４５及びＮＭＯＳトラン
ジスタ４６と、入出力信号のレベルをＬに固定するため
のプルダウン用のＮＭＯＳトランジスタ４７と、入出力
信号のレベルをＨに固定するためのプルアップ用のＰＭ
ＯＳトランジスタ４８とが設けられている。ＰＭＯＳト
ランジスタ４５及びＮＭＯＳトランジスタ４６を使用し
て標準の能力（入出力電流）を持つ入出力セルを構成で
きる。半導体チップ４１には各入出力セル用バルク４３
に対応してパッド４４が配置されている。
央部には、ＮＡＮＤ回路、ＮＯＲ回路、フリップフロッ
プ等の種々のセルを構成するためのセル用バルクとして
の多数のベーシックセル４２が配置されている。半導体
チップ４１の周縁寄りには入出力セルを構成するための
多数の入出力セル用バルク４３が配置されている。すべ
ての入出力セル用バルク４３は、図６（ａ）に示す形状
をなし、入出力セル用バルク４３内には、ほぼ同一の形
状をなすＰＭＯＳトランジスタ４５及びＮＭＯＳトラン
ジスタ４６と、入出力信号のレベルをＬに固定するため
のプルダウン用のＮＭＯＳトランジスタ４７と、入出力
信号のレベルをＨに固定するためのプルアップ用のＰＭ
ＯＳトランジスタ４８とが設けられている。ＰＭＯＳト
ランジスタ４５及びＮＭＯＳトランジスタ４６を使用し
て標準の能力（入出力電流）を持つ入出力セルを構成で
きる。半導体チップ４１には各入出力セル用バルク４３
に対応してパッド４４が配置されている。
【００１９】従って、ライブラリファイル２９の仮マス
ターデータは、半導体チップ４１の形状データ及び寸法
データと、ベーシックセル４２のレイアウトデータを含
む。また、仮マスターデータは、入出力セル用バルク４
３のレイアウトデータと、パッド４４のレイアウトデー
タとを含む。
ターデータは、半導体チップ４１の形状データ及び寸法
データと、ベーシックセル４２のレイアウトデータを含
む。また、仮マスターデータは、入出力セル用バルク４
３のレイアウトデータと、パッド４４のレイアウトデー
タとを含む。
【００２０】ライブラリファイル２９のマクロセル用バ
ルクのデータは、図５に示すＲＡＭセル及びＲＯＭセル
をそれぞれ構成するためのマクロセル用バルク５１，５
２のレイアウトデータを含む。また、マクロセル用バル
クのデータは、図５に示す特定セル用バルクとしての特
定入出力セル用バルク５３のレイアウトデータを含む。
図６（ｂ）に示すように、特定入出力セル用バルク５３
は前記入出力セル用バルク４３（図６（ａ）参照）と同
一形状・同一寸法に形成されている。バルク５３内に
は、ほぼ同一の形状をなすＰＭＯＳトランジスタ５４及
びＮＭＯＳトランジスタ５５のみが設けられている。そ
のため、ＰＭＯＳトランジスタ５４のサイズは前記ＰＭ
ＯＳトランジスタ４５のサイズよりも大きく、ＮＭＯＳ
トランジスタ５５のサイズは前記ＮＭＯＳトランジスタ
４６のサイズよりも大きい。従って、ＰＭＯＳトランジ
スタ５４及びＮＭＯＳトランジスタ５５を使用して特定
セルとしての特定入出力セルを構成でき、この特定入出
力セルの能力は、前記ＰＭＯＳトランジスタ４５及びＮ
ＭＯＳトランジスタ４６を使用して構成できる入出力セ
ルの標準能力より大きくなる。
ルクのデータは、図５に示すＲＡＭセル及びＲＯＭセル
をそれぞれ構成するためのマクロセル用バルク５１，５
２のレイアウトデータを含む。また、マクロセル用バル
クのデータは、図５に示す特定セル用バルクとしての特
定入出力セル用バルク５３のレイアウトデータを含む。
図６（ｂ）に示すように、特定入出力セル用バルク５３
は前記入出力セル用バルク４３（図６（ａ）参照）と同
一形状・同一寸法に形成されている。バルク５３内に
は、ほぼ同一の形状をなすＰＭＯＳトランジスタ５４及
びＮＭＯＳトランジスタ５５のみが設けられている。そ
のため、ＰＭＯＳトランジスタ５４のサイズは前記ＰＭ
ＯＳトランジスタ４５のサイズよりも大きく、ＮＭＯＳ
トランジスタ５５のサイズは前記ＮＭＯＳトランジスタ
４６のサイズよりも大きい。従って、ＰＭＯＳトランジ
スタ５４及びＮＭＯＳトランジスタ５５を使用して特定
セルとしての特定入出力セルを構成でき、この特定入出
力セルの能力は、前記ＰＭＯＳトランジスタ４５及びＮ
ＭＯＳトランジスタ４６を使用して構成できる入出力セ
ルの標準能力より大きくなる。
【００２１】ＣＰＵ１１は半導体メモリ１２に記憶され
た所定のプログラムデータに基づいて動作し、図３に示
すように、論理入力部２１、配置処理部２２、マスター
作成部２３、配線処理部２４、配置配線チェック部２５
及び製造データ作成部２６として動作する。
た所定のプログラムデータに基づいて動作し、図３に示
すように、論理入力部２１、配置処理部２２、マスター
作成部２３、配線処理部２４、配置配線チェック部２５
及び製造データ作成部２６として動作する。
【００２２】論理入力部２１は、論理データファイル２
７からテキスト形式の集積回路の情報を取り込む。論理
入力部２１はその取り込んだ情報を設計装置１０の扱い
易い形式のデータに変換し、変換後のデータを回路デー
タファイル２８に格納する。
７からテキスト形式の集積回路の情報を取り込む。論理
入力部２１はその取り込んだ情報を設計装置１０の扱い
易い形式のデータに変換し、変換後のデータを回路デー
タファイル２８に格納する。
【００２３】配置処理部２２は、回路データファイル２
８から種々のセル、ＲＡＭセル、ＲＯＭセル、特定入出
力セル、ネットのデータを含む論理回路データを取り込
むとともに、ライブラリファイル２９から半導体チップ
４１の形状データを取り込む。配置処理部２２は配線経
路を考慮しながら種々のセル、マクロセル、入出力セル
及び特定入出力セルの自動配置を行って半導体チップ４
１における種々のセル、ＲＡＭセル、ＲＯＭセル、入出
力セル及び特定入出力セルの配置位置を決定し、それら
の配置位置のデータを対応するセルのデータに付加する
ことによって回路データファイル２８に格納する。
８から種々のセル、ＲＡＭセル、ＲＯＭセル、特定入出
力セル、ネットのデータを含む論理回路データを取り込
むとともに、ライブラリファイル２９から半導体チップ
４１の形状データを取り込む。配置処理部２２は配線経
路を考慮しながら種々のセル、マクロセル、入出力セル
及び特定入出力セルの自動配置を行って半導体チップ４
１における種々のセル、ＲＡＭセル、ＲＯＭセル、入出
力セル及び特定入出力セルの配置位置を決定し、それら
の配置位置のデータを対応するセルのデータに付加する
ことによって回路データファイル２８に格納する。
【００２４】マスター作成部２３は、回路データファイ
ル２８から種々のセル、ＲＡＭセル、ＲＯＭセル、入出
力セル及び特定入出力セルの配置位置のデータをそれぞ
れ取り込むとともに、ライブラリファイル２９からセル
用バルク４２、マクロセル用バルク５１，５２、入出力
セル用バルク４３及び特定入出力セル用バルク５３のレ
イアウトデータをそれぞれ取り込む。マスター作成部２
３は、種々のセル、ＲＡＭセル、ＲＯＭセル、入出力セ
ル及び特定入出力セルの配置位置のデータに、セル用バ
ルク４２、マクロセル用バルク５１，５２、入出力セル
用バルク４３及び特定入出力セル用バルク５３のレイア
ウトデータをそれぞれ付加することによって、図５に示
すエンベデッドアレイ５０を製造するために使用される
チップマスターデータを作成し、作成したチップマスタ
ーデータをマスターデータファイル３０に格納する。
ル２８から種々のセル、ＲＡＭセル、ＲＯＭセル、入出
力セル及び特定入出力セルの配置位置のデータをそれぞ
れ取り込むとともに、ライブラリファイル２９からセル
用バルク４２、マクロセル用バルク５１，５２、入出力
セル用バルク４３及び特定入出力セル用バルク５３のレ
イアウトデータをそれぞれ取り込む。マスター作成部２
３は、種々のセル、ＲＡＭセル、ＲＯＭセル、入出力セ
ル及び特定入出力セルの配置位置のデータに、セル用バ
ルク４２、マクロセル用バルク５１，５２、入出力セル
用バルク４３及び特定入出力セル用バルク５３のレイア
ウトデータをそれぞれ付加することによって、図５に示
すエンベデッドアレイ５０を製造するために使用される
チップマスターデータを作成し、作成したチップマスタ
ーデータをマスターデータファイル３０に格納する。
【００２５】配線処理部２４は、回路データファイル２
８から論理回路データと、種々のセル、ＲＡＭセル、Ｒ
ＯＭセル、入出力セル及び特定入出力セルの配置位置の
データとを取り込むとともに、マスターデータファイル
３０から図５に示すエンベデッドアレイ５０のチップマ
スターデータを取り込む。配線処理部２４は、取り込ん
だ各データに基づいてセル、ＲＡＭセル、ＲＯＭセル、
入出力セル及び特定入出力セルを接続する配線の経路を
決定し、配線経路のデータを回路データファイル２８に
格納する。
８から論理回路データと、種々のセル、ＲＡＭセル、Ｒ
ＯＭセル、入出力セル及び特定入出力セルの配置位置の
データとを取り込むとともに、マスターデータファイル
３０から図５に示すエンベデッドアレイ５０のチップマ
スターデータを取り込む。配線処理部２４は、取り込ん
だ各データに基づいてセル、ＲＡＭセル、ＲＯＭセル、
入出力セル及び特定入出力セルを接続する配線の経路を
決定し、配線経路のデータを回路データファイル２８に
格納する。
【００２６】配置配線チェック部２５は、回路データフ
ァイル２８のデータと、マスターデータファイル３０の
データとに基づいて、種々のセル、ＲＡＭセル、ＲＯＭ
セル、入出力セル及び特定入出力セルの配置及び配線経
路が正しいかどうかをチェックする。
ァイル２８のデータと、マスターデータファイル３０の
データとに基づいて、種々のセル、ＲＡＭセル、ＲＯＭ
セル、入出力セル及び特定入出力セルの配置及び配線経
路が正しいかどうかをチェックする。
【００２７】製造データ作成部２６は、マスターデータ
ファイル３０からチップマスターデータを取り込んで、
ウェハプロセスに使用するための製造データ（露光デー
タ）を作成し、作成した製造データを製造データファイ
ル３１に格納する。このデータに基づいて図５に示すエ
ンベデッドアレイ５０が製造される。また、製造データ
作成部２６は、配置配線チェック部２５によって配置及
び配線経路が正しいと判定されると、回路データファイ
ル２８のデータを取り込んでウェハプロセスに使用する
ための製造データを作成し、作成した製造データを製造
データファイル３１に格納する。この製造データに基づ
いてエンベデッドアレイ５０を用いた集積回路が製造さ
れる。
ファイル３０からチップマスターデータを取り込んで、
ウェハプロセスに使用するための製造データ（露光デー
タ）を作成し、作成した製造データを製造データファイ
ル３１に格納する。このデータに基づいて図５に示すエ
ンベデッドアレイ５０が製造される。また、製造データ
作成部２６は、配置配線チェック部２５によって配置及
び配線経路が正しいと判定されると、回路データファイ
ル２８のデータを取り込んでウェハプロセスに使用する
ための製造データを作成し、作成した製造データを製造
データファイル３１に格納する。この製造データに基づ
いてエンベデッドアレイ５０を用いた集積回路が製造さ
れる。
【００２８】このように、本実施例では、配線経路を考
慮しながら、集積回路を構成する種々のセル、ＲＡＭセ
ル、ＲＯＭセル、入出力セル及び特定入出力セルが半導
体チップ４１に配置される。この後、これらの配置位置
にセルを構成するためのベーシックセル４２、ＲＡＭセ
ルを構成するためのマクロセル用バルク５１、ＲＯＭセ
ルを構成するためのマクロセル用バルク５２、入出力セ
ルを構成するための入出力セル用バルク４３及び特定入
出力セルを構成するための特定入出力セル用バルク５３
が配置されることにより、エンベデッドアレイ５０が設
計される。そのため、配線処理において、配線長の短縮
化及び最適化を図ることができるとともに、未結線の発
生を防止でき、集積回路の性能を向上することができ
る。
慮しながら、集積回路を構成する種々のセル、ＲＡＭセ
ル、ＲＯＭセル、入出力セル及び特定入出力セルが半導
体チップ４１に配置される。この後、これらの配置位置
にセルを構成するためのベーシックセル４２、ＲＡＭセ
ルを構成するためのマクロセル用バルク５１、ＲＯＭセ
ルを構成するためのマクロセル用バルク５２、入出力セ
ルを構成するための入出力セル用バルク４３及び特定入
出力セルを構成するための特定入出力セル用バルク５３
が配置されることにより、エンベデッドアレイ５０が設
計される。そのため、配線処理において、配線長の短縮
化及び最適化を図ることができるとともに、未結線の発
生を防止でき、集積回路の性能を向上することができ
る。
【００２９】また、本実施例では、エンベデッドアレイ
５０を製造するためのチップマスターデータの作成時
に、入出力セル用バルク４３と同一形状・同一寸法であ
り、かつ、入出力セル用バルク４３にて構成できる入出
力セルの標準能力よりも大きい能力の特定入出力セルを
構成できる特定入出力セル用バルク５３を配置するよう
にした。そのため、エンベデッドアレイ５０は使用でき
なくなるパッドをなくして必要な数のパッドを確保で
き、半導体チップ４１のサイズの大型化を防止すること
ができる。
５０を製造するためのチップマスターデータの作成時
に、入出力セル用バルク４３と同一形状・同一寸法であ
り、かつ、入出力セル用バルク４３にて構成できる入出
力セルの標準能力よりも大きい能力の特定入出力セルを
構成できる特定入出力セル用バルク５３を配置するよう
にした。そのため、エンベデッドアレイ５０は使用でき
なくなるパッドをなくして必要な数のパッドを確保で
き、半導体チップ４１のサイズの大型化を防止すること
ができる。
【００３０】また、本実施例においては、エンベデッド
アレイ５０用のチップマスタデータの作成後の軽微な論
理変更であれば、チップマスタデータを使用して論理変
更を行うことができる。
アレイ５０用のチップマスタデータの作成後の軽微な論
理変更であれば、チップマスタデータを使用して論理変
更を行うことができる。
【００３１】なお、本発明は次のように任意に変更して
具体化することも可能である。 （１）前記実施例における特定入出力セル用バルク５３
内には、入出力セル用バルク４３のトランジスタのサイ
ズよりもサイズの小さいトランジスタを複数形成し、こ
れらのトランジスタを用いて論理回路を構成するように
してもよい。この場合にも、使用できなくなるパッドを
なくして必要な数のパッドを確保でき、半導体チップの
サイズの大型化を防止できる。
具体化することも可能である。 （１）前記実施例における特定入出力セル用バルク５３
内には、入出力セル用バルク４３のトランジスタのサイ
ズよりもサイズの小さいトランジスタを複数形成し、こ
れらのトランジスタを用いて論理回路を構成するように
してもよい。この場合にも、使用できなくなるパッドを
なくして必要な数のパッドを確保でき、半導体チップの
サイズの大型化を防止できる。
【００３２】（２）種々のセルのうち、フリップフロッ
プを構成するには複数のベーシックセルが必要となる。
そのため、ベーシックセルのトランジスタのサイズ（ゲ
ートアレイのルール）よりもサイズの小さいトランジス
タ（マクロのルール）でフリップフロップ用のマクロセ
ルを作成し、このフリップフロップセルを用いてチップ
マスターデータの作成を行うようにする。この場合に
は、半導体チップにおけるフリップフロップの占有面積
を縮小できる。この面積縮小によって空いた領域は、新
たなベーシックセルに使用して集積度を上げたり、配線
領域として使用することによって配線効率を上げたりす
ることができる。
プを構成するには複数のベーシックセルが必要となる。
そのため、ベーシックセルのトランジスタのサイズ（ゲ
ートアレイのルール）よりもサイズの小さいトランジス
タ（マクロのルール）でフリップフロップ用のマクロセ
ルを作成し、このフリップフロップセルを用いてチップ
マスターデータの作成を行うようにする。この場合に
は、半導体チップにおけるフリップフロップの占有面積
を縮小できる。この面積縮小によって空いた領域は、新
たなベーシックセルに使用して集積度を上げたり、配線
領域として使用することによって配線効率を上げたりす
ることができる。
【００３３】
【発明の効果】以上詳述したように、請求項１及び３の
発明によれば、配線長の短縮化及び最適化を図るととも
に、未結線を防止して集積回路の性能を向上できる。
発明によれば、配線長の短縮化及び最適化を図るととも
に、未結線を防止して集積回路の性能を向上できる。
【００３４】請求項２の発明によれば、使用できなくな
るパッドがなくなり、半導体チップのサイズの大型化を
防止できる。
るパッドがなくなり、半導体チップのサイズの大型化を
防止できる。
【図１】本発明の原理説明図
【図２】一実施例の半導体装置の設計装置を示すブロッ
ク図
ク図
【図３】図２のＣＰＵを種々の動作に基づいて示す概念
図
図
【図４】ゲートアレイを示すレイアウト図
【図５】エンベデッドアレイを示すレイアウト図
【図６】（ａ）入出力セル用バルクを示すレイアウト
図、（ｂ）特定入出力セル用バルクを示すレイアウト図
図、（ｂ）特定入出力セル用バルクを示すレイアウト図
【図７】従来の方法で作成されたエンベデッドアレイを
示すレイアウト図
示すレイアウト図
１ 配置処理部 ２ マスター作成部 ４３ セル用バルクとしてのベーシックセル ４１ 半導体チップ ４４ セル用バルクとしての入出力セル用バルク ５１，５２ 特定セル用バルクとしてのマクロセル用バ
ルク ５３ 特定セル用バルクとしての特定入出力セル用バル
ク
ルク ５３ 特定セル用バルクとしての特定入出力セル用バル
ク
Claims (3)
- 【請求項１】 種々のセルを構成するためのセル用バル
クと、所定の機能が定義された特定セルを構成するため
の特定セル用バルクとを半導体チップ内に備える半導体
装置を製造するために使用されるチップマスターデータ
を作成する半導体装置の設計方法であって、 前記半導体チップにおける種々のセル及び特定セルの配
置位置を決定した後、前記種々のセルの配置位置のデー
タ及び特定セルの配置位置のデータに、前記セル用バル
クのデータ及び特定セル用バルクのデータをそれぞれ付
加することによって前記チップマスターデータを作成す
る半導体装置の設計方法。 - 【請求項２】 前記種々のセルは通常の入出力セルを含
み、前記特定セルは前記通常の入出力セルとは異なる特
定の入出力セルを含み、 前記セル用バルクは前記通常入出力セルを構成するため
の入出力セル用バルクを含み、前記特定セル用バルクは
前記特定入出力セルを構成するための特定入出力セル用
バルクを含む請求項１に記載の半導体装置の設計方法。 - 【請求項３】 種々のセルを構成するためのセル用バル
クと、所定の機能で定義された特定セルを構成するため
の特定セル用バルクとを半導体チップ内に備える半導体
装置を製造するために使用されるチップマスターデータ
を作成するようにした半導体装置の設計装置であって、 種々のセル、特定セル、セル及び特定セルを接続するネ
ットのデータを含む論理回路データと、半導体チップの
形状データとに基づいて、前記半導体チップにおける種
々のセル及び特定セルの配置位置を決定する配置処理部
と、 前記配置処理部によって決定された種々のセルの配置位
置のデータ及び特定セルの配置位置のデータに、前記セ
ル用バルクのデータ及び特定セル用バルクのデータをそ
れぞれ付加することによって前記チップマスターデータ
を作成するマスター作成部とを備える半導体装置の設計
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7121758A JPH08316328A (ja) | 1995-05-19 | 1995-05-19 | 半導体装置の設計方法及び設計装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7121758A JPH08316328A (ja) | 1995-05-19 | 1995-05-19 | 半導体装置の設計方法及び設計装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08316328A true JPH08316328A (ja) | 1996-11-29 |
Family
ID=14819166
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7121758A Withdrawn JPH08316328A (ja) | 1995-05-19 | 1995-05-19 | 半導体装置の設計方法及び設計装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08316328A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11250108A (ja) * | 1998-02-26 | 1999-09-17 | Mitsubishi Electric Corp | 配置設計支援装置及び配置設計支援方法 |
-
1995
- 1995-05-19 JP JP7121758A patent/JPH08316328A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11250108A (ja) * | 1998-02-26 | 1999-09-17 | Mitsubishi Electric Corp | 配置設計支援装置及び配置設計支援方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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