JPS6182444A - モノリシツクセミカスタムシステムlsi - Google Patents
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- JPS6182444A JPS6182444A JP59204456A JP20445684A JPS6182444A JP S6182444 A JPS6182444 A JP S6182444A JP 59204456 A JP59204456 A JP 59204456A JP 20445684 A JP20445684 A JP 20445684A JP S6182444 A JPS6182444 A JP S6182444A
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- 230000002093 peripheral effect Effects 0.000 claims abstract description 16
- 238000000034 method Methods 0.000 claims description 8
- 238000003491 array Methods 0.000 claims description 7
- 239000003292 glue Substances 0.000 abstract description 4
- 238000004519 manufacturing process Methods 0.000 abstract description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract 3
- 229910052782 aluminium Inorganic materials 0.000 abstract 3
- 239000000470 constituent Substances 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 8
- 239000004065 semiconductor Substances 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 101100170601 Drosophila melanogaster Tet gene Proteins 0.000 description 1
- 230000006978 adaptation Effects 0.000 description 1
- 230000002457 bidirectional effect Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- VHILMKFSCRWWIJ-UHFFFAOYSA-N dimethyl acetylenedicarboxylate Chemical compound COC(=O)C#CC(=O)OC VHILMKFSCRWWIJ-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
- G06F15/7867—Architectures of general purpose stored program computers comprising a single central processing unit with reconfigurable architecture
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の技術分野]
本発明は、単品LSIとして機能する既に完成された論
理構成並びに配線パターンをもつ複数種の標準LSIロ
ジック部と、これら標準LSIロジック部の周辺回路を
構成するゲートアレイとを有してなるモノリシックセミ
カスタムシステムLSIに関する。
理構成並びに配線パターンをもつ複数種の標準LSIロ
ジック部と、これら標準LSIロジック部の周辺回路を
構成するゲートアレイとを有してなるモノリシックセミ
カスタムシステムLSIに関する。
[発明の技術的背景とその問題点]
近年、LSI設計技術は、ゲートアレイ((latea
rray)を頂点として簡易化が進んでいる。この技法
を用いることによって、従来、半導体技術者だけが行な
っていたLSI設計をシステム技術者が比較的容易に行
なえるようになった。その結果、システムのLSI化が
進み、所謂、機器の軽薄短小化に役立ってきた。
rray)を頂点として簡易化が進んでいる。この技法
を用いることによって、従来、半導体技術者だけが行な
っていたLSI設計をシステム技術者が比較的容易に行
なえるようになった。その結果、システムのLSI化が
進み、所謂、機器の軽薄短小化に役立ってきた。
今日、マイクロコンピュータや、その周辺LSIフ?ミ
リの使用が盛んになり、このとき、13■化の対象とな
る部分は、マイクロコンピュータや周辺LSI77ミリ
の外に取り残された、Glue回路と呼ばれる雑回路で
ある。何故なら、ゲートアレイやスタンダードセルでは
、マイクロコンピュータや周辺LSIファミリ回路のよ
うな大規模回路は収容しきれないからである。従って、
現在、ρもコンパクトな形でハードウェア論理回路を構
成する場合、[マイクロコンピュータ十周辺)7ミリチ
ツプ+ゲートアレイ又はスタンダードセル]止りであり
、より以上の小形化、高集積化を図ることが困難であっ
た。
リの使用が盛んになり、このとき、13■化の対象とな
る部分は、マイクロコンピュータや周辺LSI77ミリ
の外に取り残された、Glue回路と呼ばれる雑回路で
ある。何故なら、ゲートアレイやスタンダードセルでは
、マイクロコンピュータや周辺LSIファミリ回路のよ
うな大規模回路は収容しきれないからである。従って、
現在、ρもコンパクトな形でハードウェア論理回路を構
成する場合、[マイクロコンピュータ十周辺)7ミリチ
ツプ+ゲートアレイ又はスタンダードセル]止りであり
、より以上の小形化、高集積化を図ることが困難であっ
た。
第3図は、従来のLSI技法によるシステム構成例を示
すブロック因であり、30乃至69の各機能ブロックが
それぞれ独立した論理回路素子(半導体チップ)により
構成されていた。図中、30はCPU、 31A、 5
0Aは発振器(○SC)、31Bはクロック発生器(C
−G)、32はバスコントローラ(Bus−CONT)
、33.34はDMADントローラ(DMA−CON
T> 、35.40.47.48.54はラッチ回路(
LATCH)、36はタイマ回路(TMR)、37は割
込み制御回路(P I C) 、38゜45はvスクR
OM (MROM) 、39はRAM、41゜46はダ
イナミックRAM (D−RAM) 、42はD−RA
Mコントローラ(DRAM−CONT)である。43.
49はそれぞれゲートアレイ(GA)により構成された
Glue回路であり、43はCRT雑回路(GA−CR
T) 、49はCPU雑回路(GA−cpu>である。
すブロック因であり、30乃至69の各機能ブロックが
それぞれ独立した論理回路素子(半導体チップ)により
構成されていた。図中、30はCPU、 31A、 5
0Aは発振器(○SC)、31Bはクロック発生器(C
−G)、32はバスコントローラ(Bus−CONT)
、33.34はDMADントローラ(DMA−CON
T> 、35.40.47.48.54はラッチ回路(
LATCH)、36はタイマ回路(TMR)、37は割
込み制御回路(P I C) 、38゜45はvスクR
OM (MROM) 、39はRAM、41゜46はダ
イナミックRAM (D−RAM) 、42はD−RA
Mコントローラ(DRAM−CONT)である。43.
49はそれぞれゲートアレイ(GA)により構成された
Glue回路であり、43はCRT雑回路(GA−CR
T) 、49はCPU雑回路(GA−cpu>である。
44はCRTコントローラ(CRTC)、503はPL
L回路(PLL)、51はフロッピィディスクコントロ
ーラ(FDC)、52はフロッピィディスクインターフ
ェイス回路(FDD−111,53はレジスタ(REG
>、55はビデtドライt< (V I DEO−OL
ITPLIT) 、56゜57、58.59.60.6
3はドライバ(DRV)、61はパリティジェネレータ
(PAR−G) 、62.64゜65、66、67はド
ライバ/レシーバ(D/R)、68はキーボード・スピ
ーカインターフェイス回路(KB−8PK−8W) 、
69は数値データプロセッサ、PJl 、PJ2 、P
J4〜PJ11はコネクタのピンジャンクションである
。尚、括弧内の複数桁の記号は代表的な素子の形式例を
示す。
L回路(PLL)、51はフロッピィディスクコントロ
ーラ(FDC)、52はフロッピィディスクインターフ
ェイス回路(FDD−111,53はレジスタ(REG
>、55はビデtドライt< (V I DEO−OL
ITPLIT) 、56゜57、58.59.60.6
3はドライバ(DRV)、61はパリティジェネレータ
(PAR−G) 、62.64゜65、66、67はド
ライバ/レシーバ(D/R)、68はキーボード・スピ
ーカインターフェイス回路(KB−8PK−8W) 、
69は数値データプロセッサ、PJl 、PJ2 、P
J4〜PJ11はコネクタのピンジャンクションである
。尚、括弧内の複数桁の記号は代表的な素子の形式例を
示す。
このように、従来では、上記各閤能回路(30〜69)
がそれぞれ独立した論理回路素子(半導体チップ)によ
り構成されていることから、回路設計上に於いては成る
程度の自由度をもつ反面、システムハードウェアの小形
化、簡素化は難しいという欠点があった。
がそれぞれ独立した論理回路素子(半導体チップ)によ
り構成されていることから、回路設計上に於いては成る
程度の自由度をもつ反面、システムハードウェアの小形
化、簡素化は難しいという欠点があった。
[発明の目的]
本発明は上記実情に鑑みなされたもので、マイクロコン
ピュータ及びその周辺の回路をより高集積化して、シス
テム構成の簡素化、小形化、更には低価格化を図るとと
もに、システム技術者による回路設計技術を十分に発揮
でき、任意の機能回路構成を容易に実現可能にしたモノ
リシックセミカスタムシステムLSIを提供することを
目的とする。
ピュータ及びその周辺の回路をより高集積化して、シス
テム構成の簡素化、小形化、更には低価格化を図るとと
もに、システム技術者による回路設計技術を十分に発揮
でき、任意の機能回路構成を容易に実現可能にしたモノ
リシックセミカスタムシステムLSIを提供することを
目的とする。
[発明の概要]
本発明は、単品LSIとして機能する既に完成された論
理構成並びに配線パターンをもつ複数種の標準LSIロ
ジック部と、これら標準LSIロジック部と同一のプロ
セス条件に適応した設計基準をもち、前記標準LSIロ
ジック部の周辺回路を構成するための少なくとも1ブロ
ックのゲートアレイと、前記各標準LSIロジック部の
各端子及びゲートアレイの各端子相互間を任意に接続す
るための配線領域をもつマスクパターン部とをチップサ
イズが最小になるようにそれぞれ配置するとともに、前
記各標準LSIロジック部、及びゲートアレイを囲繞す
るように外部接続インターフェイスのための入出カバソ
ファ用ゲートアレイを設け、更にこの入出カバソファ用
ゲートアレイを囲繞するようにリード端子接続用のボン
ディングパッド部を設けて、これらの各構成要素がマス
クとして共通のハードウェアをなす構成とし、前記各構
成要素間を1層乃至多層のパターン配線により相互接続
することによって、高集積度のモノリシックセミカスタ
ムシステムLSIを実現したものである。
理構成並びに配線パターンをもつ複数種の標準LSIロ
ジック部と、これら標準LSIロジック部と同一のプロ
セス条件に適応した設計基準をもち、前記標準LSIロ
ジック部の周辺回路を構成するための少なくとも1ブロ
ックのゲートアレイと、前記各標準LSIロジック部の
各端子及びゲートアレイの各端子相互間を任意に接続す
るための配線領域をもつマスクパターン部とをチップサ
イズが最小になるようにそれぞれ配置するとともに、前
記各標準LSIロジック部、及びゲートアレイを囲繞す
るように外部接続インターフェイスのための入出カバソ
ファ用ゲートアレイを設け、更にこの入出カバソファ用
ゲートアレイを囲繞するようにリード端子接続用のボン
ディングパッド部を設けて、これらの各構成要素がマス
クとして共通のハードウェアをなす構成とし、前記各構
成要素間を1層乃至多層のパターン配線により相互接続
することによって、高集積度のモノリシックセミカスタ
ムシステムLSIを実現したものである。
このような構成のセミカスタムシステムLSIを用いて
システムを構成することにより、システム構成を簡素化
、小形化、更には低価格化できるとともに、システム技
術者による回路設計技術を十分に活かして、任意の機能
回路構成を持つシステムを容易に構築できる。
システムを構成することにより、システム構成を簡素化
、小形化、更には低価格化できるとともに、システム技
術者による回路設計技術を十分に活かして、任意の機能
回路構成を持つシステムを容易に構築できる。
[発明の実施例]
以下図面を参照して本発明の一実施例を説明する。
第3図及び第2図はそれぞれ本発明の一実施例を説明す
るためのもので、第1図は回路ブロック図、第2図は回
路配置図(フロア図)である。
るためのもので、第1図は回路ブロック図、第2図は回
路配置図(フロア図)である。
第1図に於いて、破線で囲んだ部分が本発明に於いてL
SI化の対象となる内部ハードウェアロジックであり、
マイクロコンピュータ周辺LSIと、バス制御ロジック
、インターフェイスロジック、アドレスラッチ、データ
ドライバ/レシーバ等から構成される。マイクロコンピ
ュータ周辺LSIとしては、クロックジェネレータ<C
−a :8284相当)1、ハスコントローラ(BUs
cON T : 8288相当)2、DMAコントロー
ラ(DMA : 8237相当)3、タイマ回路(TM
R:8253相当〉4、割込み制御回路(P I C:
8259相当)5、CRTコントローラ(CRTC:
46505s相当)6、双方向インターフェイス回路(
PPI:8255相当)7、フロッピィディスクコント
ローラ(FDCニア65A相当)8等が設けられ、更に
その周辺回路として、アドレスラッチ回路(LAT、C
H)9、アドレスバッファ(ADR8BUF)、データ
バスドライバ/レシーバ(DATA BUF)11゜
11・・・、DMAバス/CPUバスタイミング制御部
(DMA READY−CPtJ WAIT)12
、周辺LSI・メモリチップセレクトロジック(CHI
P 5EL)13、DMAインターフェイス部(DM
A PAGE REG、GATE、LATCH)1
4、FDCインターフェイス部(FDCCOM RE
G、FDCINTERFACE)15、パリティ発生検
査回路(PG&PC)16、キーボード・スピーカイン
ターフェイス回路(KB・SPK DSW)17等が
設けられる。
SI化の対象となる内部ハードウェアロジックであり、
マイクロコンピュータ周辺LSIと、バス制御ロジック
、インターフェイスロジック、アドレスラッチ、データ
ドライバ/レシーバ等から構成される。マイクロコンピ
ュータ周辺LSIとしては、クロックジェネレータ<C
−a :8284相当)1、ハスコントローラ(BUs
cON T : 8288相当)2、DMAコントロー
ラ(DMA : 8237相当)3、タイマ回路(TM
R:8253相当〉4、割込み制御回路(P I C:
8259相当)5、CRTコントローラ(CRTC:
46505s相当)6、双方向インターフェイス回路(
PPI:8255相当)7、フロッピィディスクコント
ローラ(FDCニア65A相当)8等が設けられ、更に
その周辺回路として、アドレスラッチ回路(LAT、C
H)9、アドレスバッファ(ADR8BUF)、データ
バスドライバ/レシーバ(DATA BUF)11゜
11・・・、DMAバス/CPUバスタイミング制御部
(DMA READY−CPtJ WAIT)12
、周辺LSI・メモリチップセレクトロジック(CHI
P 5EL)13、DMAインターフェイス部(DM
A PAGE REG、GATE、LATCH)1
4、FDCインターフェイス部(FDCCOM RE
G、FDCINTERFACE)15、パリティ発生検
査回路(PG&PC)16、キーボード・スピーカイン
ターフェイス回路(KB・SPK DSW)17等が
設けられる。
第2図は上記第1図に示すLSI化対象部分に対する実
際のLSIフロア図であり、1′乃至8′は上記第1図
に示すブロック1乃至8に対応する、単品LSIとして
機能する既に完成された論理構成並びに配線パターンを
もつ標準LSIロジック部である。A、B、C,D、は
それぞれゲートアレイ(GA)であり、Aは上記第1図
に於けるキーボード・スピーカインターフェイス回路1
7、及びクロック分周回路が組込まれるゲートアレイブ
ロック、Bは上記第1図に於けるアドレスラッチ回路9
、アドレスバッフ?10、データバスドライバ/レシー
バ11.11.・・・、DMAバス/CPUバスタイミ
ング制御部12、周辺LSI・メモリチップセレクトロ
ジック13、及びパリティ発生検査回路16等が組込ま
れるゲートアレイブロック、Cは上記第1図に於けるD
MAインターフェイス部14、及びFDCインターフェ
イス部15が組込まれるゲートアレイブロック、Dは外
部インターフェイスのためのI10バッフ1エリアとな
るゲートアレイブロックである。Eは外部接続のための
パッド(PAD)エリアである。
際のLSIフロア図であり、1′乃至8′は上記第1図
に示すブロック1乃至8に対応する、単品LSIとして
機能する既に完成された論理構成並びに配線パターンを
もつ標準LSIロジック部である。A、B、C,D、は
それぞれゲートアレイ(GA)であり、Aは上記第1図
に於けるキーボード・スピーカインターフェイス回路1
7、及びクロック分周回路が組込まれるゲートアレイブ
ロック、Bは上記第1図に於けるアドレスラッチ回路9
、アドレスバッフ?10、データバスドライバ/レシー
バ11.11.・・・、DMAバス/CPUバスタイミ
ング制御部12、周辺LSI・メモリチップセレクトロ
ジック13、及びパリティ発生検査回路16等が組込ま
れるゲートアレイブロック、Cは上記第1図に於けるD
MAインターフェイス部14、及びFDCインターフェ
イス部15が組込まれるゲートアレイブロック、Dは外
部インターフェイスのためのI10バッフ1エリアとな
るゲートアレイブロックである。Eは外部接続のための
パッド(PAD)エリアである。
ここで、上記第2図に於ける標準1810279部1′
乃至8′は、既に単品LSIとして使用されていたもの
と全く同一のパターンと論理機能をもち、性能も変らな
い。又、これらの各LSIロジック部1′〜8′はそれ
ぞれ同一の設計基準により規格化される。即ち、ゲート
長、線幅、ゲート酸化膜の厚さ等がそれぞれ同一のプロ
セスパラメータに適合できるものである。又、従来の個
々のLSIのパッドに相当する部分、及び外部端子に相
当する部分は、ここでは配線が引出せる程度に小さくさ
れている。又、上記各LSIロジック部1′乃至8′の
既配線層の数は同一であり、八2の一層が使われている
。
乃至8′は、既に単品LSIとして使用されていたもの
と全く同一のパターンと論理機能をもち、性能も変らな
い。又、これらの各LSIロジック部1′〜8′はそれ
ぞれ同一の設計基準により規格化される。即ち、ゲート
長、線幅、ゲート酸化膜の厚さ等がそれぞれ同一のプロ
セスパラメータに適合できるものである。又、従来の個
々のLSIのパッドに相当する部分、及び外部端子に相
当する部分は、ここでは配線が引出せる程度に小さくさ
れている。又、上記各LSIロジック部1′乃至8′の
既配線層の数は同一であり、八2の一層が使われている
。
又、ゲートアレイブロックA、B、Cはそれぞれに規模
を異にし、上記LSIロジック部1′〜8′と同一の設
計基準をもつもので、パッドは無い。このゲートアレイ
ブロックA、B、Cは、ゲートやフリップフロップを構
成して回路を実現する配線層として、一層、二層の八2
が使用できる。
を異にし、上記LSIロジック部1′〜8′と同一の設
計基準をもつもので、パッドは無い。このゲートアレイ
ブロックA、B、Cは、ゲートやフリップフロップを構
成して回路を実現する配線層として、一層、二層の八2
が使用できる。
又、ゲートアレイブロックDは、上記ゲートアレイブロ
ックA、B、Cと、LSIロジック部1′〜8′や本L
SI外部とのインターフェイス用のI10バッファ部と
なるゲートアレイである。
ックA、B、Cと、LSIロジック部1′〜8′や本L
SI外部とのインターフェイス用のI10バッファ部と
なるゲートアレイである。
又、パッドエリアEには外部接続用のパッド群が設けら
れる。
れる。
以上の各機能ブロック(1′〜8′、A〜E)をチップ
サイズが最小になるように、第2図に示す如(配置し、
共通マスクとして、一枚のウェファ上に構成しておく。
サイズが最小になるように、第2図に示す如(配置し、
共通マスクとして、一枚のウェファ上に構成しておく。
上記LSIを使用するシステム技術者は、所望のシステ
ムに応じて、即ちここでは第1図のLSI対象部分(破
線内)に相応してG lue回路部を上記各ゲートアレ
イ(ゲートアレイブロックA〜D)の部分で実現し、又
、LSIロジック部1′〜8′との相互接続を一層目の
へ2配線領域(各LSIロジック部間、ゲートアレイブ
ロックの一層目の配線領域)と、二層目のA2配線領域
(チップ全域)とを用いて行なうことにより、従来のプ
リント基板設計と同一レベルで任意システム構成のモノ
リシックLSIを実現できる。
ムに応じて、即ちここでは第1図のLSI対象部分(破
線内)に相応してG lue回路部を上記各ゲートアレ
イ(ゲートアレイブロックA〜D)の部分で実現し、又
、LSIロジック部1′〜8′との相互接続を一層目の
へ2配線領域(各LSIロジック部間、ゲートアレイブ
ロックの一層目の配線領域)と、二層目のA2配線領域
(チップ全域)とを用いて行なうことにより、従来のプ
リント基板設計と同一レベルで任意システム構成のモノ
リシックLSIを実現できる。
上述した如く、既に性能の確認がなされていて同−設計
基準化されている複数のLSIブロックと、ゲートアレ
イ(GA)を一枚のウェファ上に最適配置して、これら
の部分をマスクとして共通ハードウェア化しておき、一
層、二層のへβ配線層を設計者に自由化することにより
、チップサイズを最小にして、各種システムの相違に対
応できるセミカスタムLSIを提供できる。又、プロセ
スで新たに発生する工程は、A2の配線だけなので、製
造期間が大幅に短縮化される。又、LSI周辺の回路を
ゲートアレイで実現しているので、システム対応が容易
にできる。
基準化されている複数のLSIブロックと、ゲートアレ
イ(GA)を一枚のウェファ上に最適配置して、これら
の部分をマスクとして共通ハードウェア化しておき、一
層、二層のへβ配線層を設計者に自由化することにより
、チップサイズを最小にして、各種システムの相違に対
応できるセミカスタムLSIを提供できる。又、プロセ
スで新たに発生する工程は、A2の配線だけなので、製
造期間が大幅に短縮化される。又、LSI周辺の回路を
ゲートアレイで実現しているので、システム対応が容易
にできる。
尚、上記した実施例に於いては、標準LSIロジック以
外にゲートアレイのみを搭載対象としたが、ゲートアレ
イと例えば抵抗モジュール等の他の素子とを組合わせた
構成とすることも可能である。
外にゲートアレイのみを搭載対象としたが、ゲートアレ
イと例えば抵抗モジュール等の他の素子とを組合わせた
構成とすることも可能である。
[発明の効果コ
以上詳記したように本発明によれば、単品LSIとして
機能する既に完成された論理構成並びに配線パターンを
もつ複数種の標準LSIロジック部と、これら標準LS
Iロジック部と同一のプロ・ セス条件に適応した設
計基準をもち、前記標準LSIロジック部の周辺回路を
構成するための少なくとも1ブロックのゲートアレイと
、前記各標準LSIロジック部の各端子及びゲートアレ
イの各端子相互間を任意に接続するための配線領域をも
つマスクパターン部とをチップサイズが最小になるよう
にそれぞれ配置するとともに、前記各標準LSIロジッ
ク部、及びゲートアレイを囲繞するように外部接続イン
ターフェイスのための入出カバソファ用ゲートアレイを
設け、更にこの人出力バッフ?用ゲートアレイを囲繞す
るようにリード端子接続用のボンディングパッド部を設
けて、これら各構成要素をマスクとして共通ハードウェ
ア化し、前記各構成要素間を1層乃至多層のパターン配
線により相互接続する構成としたことにより、マイクロ
コンピュータ及びその周辺の回路をより高集積化して、
システム構成の簡素化、小形化、更には低価格化を実現
でき、かつシステム技術者による回路設計技術を十分に
活かして、任意の機能回路構成を容易に実現可能にした
モノリシックセミカスタムシステムLSIが提供できる
。
機能する既に完成された論理構成並びに配線パターンを
もつ複数種の標準LSIロジック部と、これら標準LS
Iロジック部と同一のプロ・ セス条件に適応した設
計基準をもち、前記標準LSIロジック部の周辺回路を
構成するための少なくとも1ブロックのゲートアレイと
、前記各標準LSIロジック部の各端子及びゲートアレ
イの各端子相互間を任意に接続するための配線領域をも
つマスクパターン部とをチップサイズが最小になるよう
にそれぞれ配置するとともに、前記各標準LSIロジッ
ク部、及びゲートアレイを囲繞するように外部接続イン
ターフェイスのための入出カバソファ用ゲートアレイを
設け、更にこの人出力バッフ?用ゲートアレイを囲繞す
るようにリード端子接続用のボンディングパッド部を設
けて、これら各構成要素をマスクとして共通ハードウェ
ア化し、前記各構成要素間を1層乃至多層のパターン配
線により相互接続する構成としたことにより、マイクロ
コンピュータ及びその周辺の回路をより高集積化して、
システム構成の簡素化、小形化、更には低価格化を実現
でき、かつシステム技術者による回路設計技術を十分に
活かして、任意の機能回路構成を容易に実現可能にした
モノリシックセミカスタムシステムLSIが提供できる
。
第1図は本発明の一実施例に於ける回路構成を示すブロ
ック図、第2図は上記実施例に於ける配置構成を示すフ
ロア図、第3図は従来の回路構成を示すブロック図であ
る。 1′〜8′・・・標準LSIロジック部、A−D・・・
ゲートアレイ(ゲートアレイブロック)、E・・・パッ
ドエリア。
ック図、第2図は上記実施例に於ける配置構成を示すフ
ロア図、第3図は従来の回路構成を示すブロック図であ
る。 1′〜8′・・・標準LSIロジック部、A−D・・・
ゲートアレイ(ゲートアレイブロック)、E・・・パッ
ドエリア。
Claims (1)
- 既に完成された論理構成並びに配線パターンをもつ複
数種の標準LSIロジック部と、これら標準LSIロジ
ック部と同一のプロセス条件に適応した設計基準をもち
、前記標準LSIロジック部の周辺回路を構成するため
の少なくとも1ブロックのゲートアレイと、前記各標準
LSIロジック部の各端子及びゲートアレイの各端子相
互間を任意に接続するための配線領域をもつマスクパタ
ーン部と、前記各標準LSIロジック部、及びゲートア
レイを囲繞するように設けられた外部接続インターフェ
イスのための入出力バッファ用ゲートアレイと、この入
出力バッファ用ゲートアレイを囲繞するように設けられ
たリード端子接続用のボンディングパッド部とを有し、
これらの各構成要素がマスタとして共通のハードウェア
構成をなし、前記各構成要素間を少なくとも1層のパタ
ーン配線により相互接続してなることを特徴とするモノ
リシックセミカスタムシステムLSI。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59204456A JPH06101550B2 (ja) | 1984-09-29 | 1984-09-29 | モノリシックセミカスタムシステムlsiの製造方法 |
KR1019850006492A KR900008795B1 (ko) | 1984-09-29 | 1985-09-05 | 반주문형 시스템 lsi |
US06/780,795 US4858175A (en) | 1984-09-29 | 1985-09-27 | Monolithic semi-custom IC having standard LSI sections and coupling gate array sections |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59204456A JPH06101550B2 (ja) | 1984-09-29 | 1984-09-29 | モノリシックセミカスタムシステムlsiの製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6182444A true JPS6182444A (ja) | 1986-04-26 |
JPH06101550B2 JPH06101550B2 (ja) | 1994-12-12 |
Family
ID=16490831
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59204456A Expired - Lifetime JPH06101550B2 (ja) | 1984-09-29 | 1984-09-29 | モノリシックセミカスタムシステムlsiの製造方法 |
Country Status (2)
Country | Link |
---|---|
JP (1) | JPH06101550B2 (ja) |
KR (1) | KR900008795B1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01184845A (ja) * | 1988-01-13 | 1989-07-24 | Fujitsu Ltd | 複合化集積回路 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57100758A (en) * | 1980-12-16 | 1982-06-23 | Nec Corp | Semiconductor device |
-
1984
- 1984-09-29 JP JP59204456A patent/JPH06101550B2/ja not_active Expired - Lifetime
-
1985
- 1985-09-05 KR KR1019850006492A patent/KR900008795B1/ko not_active IP Right Cessation
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57100758A (en) * | 1980-12-16 | 1982-06-23 | Nec Corp | Semiconductor device |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01184845A (ja) * | 1988-01-13 | 1989-07-24 | Fujitsu Ltd | 複合化集積回路 |
Also Published As
Publication number | Publication date |
---|---|
KR900008795B1 (ko) | 1990-11-29 |
JPH06101550B2 (ja) | 1994-12-12 |
KR860002873A (ko) | 1986-04-30 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
EXPY | Cancellation because of completion of term |