JPS6182444A - モノリシツクセミカスタムシステムｌｓｉ - Google Patents
モノリシツクセミカスタムシステムｌｓｉInfo
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- JPS6182444A JPS6182444A JP59204456A JP20445684A JPS6182444A JP S6182444 A JPS6182444 A JP S6182444A JP 59204456 A JP59204456 A JP 59204456A JP 20445684 A JP20445684 A JP 20445684A JP S6182444 A JPS6182444 A JP S6182444A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
- G06F15/7867—Architectures of general purpose stored program computers comprising a single central processing unit with reconfigurable architecture
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- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
本発明は、単品ＬＳＩとして機能する既に完成された論
理構成並びに配線パターンをもつ複数種の標準ＬＳＩロ
ジック部と、これら標準ＬＳＩロジック部の周辺回路を
構成するゲートアレイとを有してなるモノリシックセミ
カスタムシステムＬＳＩに関する。
理構成並びに配線パターンをもつ複数種の標準ＬＳＩロ
ジック部と、これら標準ＬＳＩロジック部の周辺回路を
構成するゲートアレイとを有してなるモノリシックセミ
カスタムシステムＬＳＩに関する。
［発明の技術的背景とその問題点］
近年、ＬＳＩ設計技術は、ゲートアレイ（（ｌａｔｅａ
ｒｒａｙ）を頂点として簡易化が進んでいる。この技法
を用いることによって、従来、半導体技術者だけが行な
っていたＬＳＩ設計をシステム技術者が比較的容易に行
なえるようになった。その結果、システムのＬＳＩ化が
進み、所謂、機器の軽薄短小化に役立ってきた。
ｒｒａｙ）を頂点として簡易化が進んでいる。この技法
を用いることによって、従来、半導体技術者だけが行な
っていたＬＳＩ設計をシステム技術者が比較的容易に行
なえるようになった。その結果、システムのＬＳＩ化が
進み、所謂、機器の軽薄短小化に役立ってきた。
今日、マイクロコンピュータや、その周辺ＬＳＩフ？ミ
リの使用が盛んになり、このとき、１３■化の対象とな
る部分は、マイクロコンピュータや周辺ＬＳＩ７７ミリ
の外に取り残された、Ｇｌｕｅ回路と呼ばれる雑回路で
ある。何故なら、ゲートアレイやスタンダードセルでは
、マイクロコンピュータや周辺ＬＳＩファミリ回路のよ
うな大規模回路は収容しきれないからである。従って、
現在、ρもコンパクトな形でハードウェア論理回路を構
成する場合、［マイクロコンピュータ十周辺）７ミリチ
ツプ＋ゲートアレイ又はスタンダードセル］止りであり
、より以上の小形化、高集積化を図ることが困難であっ
た。
リの使用が盛んになり、このとき、１３■化の対象とな
る部分は、マイクロコンピュータや周辺ＬＳＩ７７ミリ
の外に取り残された、Ｇｌｕｅ回路と呼ばれる雑回路で
ある。何故なら、ゲートアレイやスタンダードセルでは
、マイクロコンピュータや周辺ＬＳＩファミリ回路のよ
うな大規模回路は収容しきれないからである。従って、
現在、ρもコンパクトな形でハードウェア論理回路を構
成する場合、［マイクロコンピュータ十周辺）７ミリチ
ツプ＋ゲートアレイ又はスタンダードセル］止りであり
、より以上の小形化、高集積化を図ることが困難であっ
た。
第３図は、従来のＬＳＩ技法によるシステム構成例を示
すブロック因であり、３０乃至６９の各機能ブロックが
それぞれ独立した論理回路素子（半導体チップ）により
構成されていた。図中、３０はＣＰＵ、 ３１Ａ、 ５
０Ａは発振器（○ＳＣ）、３１Ｂはクロック発生器（Ｃ
−Ｇ）、３２はバスコントローラ（Ｂｕｓ−ＣＯＮＴ）
、３３．３４はＤＭＡＤントローラ（ＤＭＡ−ＣＯＮ
Ｔ＞ 、３５．４０．４７．４８．５４はラッチ回路（
ＬＡＴＣＨ）、３６はタイマ回路（ＴＭＲ）、３７は割
込み制御回路（Ｐ Ｉ Ｃ） 、３８゜４５はｖスクＲ
ＯＭ （ＭＲＯＭ） 、３９はＲＡＭ、４１゜４６はダ
イナミックＲＡＭ （Ｄ−ＲＡＭ） 、４２はＤ−ＲＡ
Ｍコントローラ（ＤＲＡＭ−ＣＯＮＴ）である。４３．
４９はそれぞれゲートアレイ（ＧＡ）により構成された
Ｇｌｕｅ回路であり、４３はＣＲＴ雑回路（ＧＡ−ＣＲ
Ｔ） 、４９はＣＰＵ雑回路（ＧＡ−ｃｐｕ＞である。
すブロック因であり、３０乃至６９の各機能ブロックが
それぞれ独立した論理回路素子（半導体チップ）により
構成されていた。図中、３０はＣＰＵ、 ３１Ａ、 ５
０Ａは発振器（○ＳＣ）、３１Ｂはクロック発生器（Ｃ
−Ｇ）、３２はバスコントローラ（Ｂｕｓ−ＣＯＮＴ）
、３３．３４はＤＭＡＤントローラ（ＤＭＡ−ＣＯＮ
Ｔ＞ 、３５．４０．４７．４８．５４はラッチ回路（
ＬＡＴＣＨ）、３６はタイマ回路（ＴＭＲ）、３７は割
込み制御回路（Ｐ Ｉ Ｃ） 、３８゜４５はｖスクＲ
ＯＭ （ＭＲＯＭ） 、３９はＲＡＭ、４１゜４６はダ
イナミックＲＡＭ （Ｄ−ＲＡＭ） 、４２はＤ−ＲＡ
Ｍコントローラ（ＤＲＡＭ−ＣＯＮＴ）である。４３．
４９はそれぞれゲートアレイ（ＧＡ）により構成された
Ｇｌｕｅ回路であり、４３はＣＲＴ雑回路（ＧＡ−ＣＲ
Ｔ） 、４９はＣＰＵ雑回路（ＧＡ−ｃｐｕ＞である。
４４はＣＲＴコントローラ（ＣＲＴＣ）、５０３はＰＬ
Ｌ回路（ＰＬＬ）、５１はフロッピィディスクコントロ
ーラ（ＦＤＣ）、５２はフロッピィディスクインターフ
ェイス回路（ＦＤＤ−１１１，５３はレジスタ（ＲＥＧ
＞、５５はビデｔドライｔ＜ （Ｖ Ｉ ＤＥＯ−ＯＬ
ＩＴＰＬＩＴ） 、５６゜５７、５８．５９．６０．６
３はドライバ（ＤＲＶ）、６１はパリティジェネレータ
（ＰＡＲ−Ｇ） 、６２．６４゜６５、６６、６７はド
ライバ／レシーバ（Ｄ／Ｒ）、６８はキーボード・スピ
ーカインターフェイス回路（ＫＢ−８ＰＫ−８Ｗ） 、
６９は数値データプロセッサ、ＰＪｌ 、ＰＪ２ 、Ｐ
Ｊ４〜ＰＪ１１はコネクタのピンジャンクションである
。尚、括弧内の複数桁の記号は代表的な素子の形式例を
示す。
Ｌ回路（ＰＬＬ）、５１はフロッピィディスクコントロ
ーラ（ＦＤＣ）、５２はフロッピィディスクインターフ
ェイス回路（ＦＤＤ−１１１，５３はレジスタ（ＲＥＧ
＞、５５はビデｔドライｔ＜ （Ｖ Ｉ ＤＥＯ−ＯＬ
ＩＴＰＬＩＴ） 、５６゜５７、５８．５９．６０．６
３はドライバ（ＤＲＶ）、６１はパリティジェネレータ
（ＰＡＲ−Ｇ） 、６２．６４゜６５、６６、６７はド
ライバ／レシーバ（Ｄ／Ｒ）、６８はキーボード・スピ
ーカインターフェイス回路（ＫＢ−８ＰＫ−８Ｗ） 、
６９は数値データプロセッサ、ＰＪｌ 、ＰＪ２ 、Ｐ
Ｊ４〜ＰＪ１１はコネクタのピンジャンクションである
。尚、括弧内の複数桁の記号は代表的な素子の形式例を
示す。
このように、従来では、上記各閤能回路（３０〜６９）
がそれぞれ独立した論理回路素子（半導体チップ）によ
り構成されていることから、回路設計上に於いては成る
程度の自由度をもつ反面、システムハードウェアの小形
化、簡素化は難しいという欠点があった。
がそれぞれ独立した論理回路素子（半導体チップ）によ
り構成されていることから、回路設計上に於いては成る
程度の自由度をもつ反面、システムハードウェアの小形
化、簡素化は難しいという欠点があった。
［発明の目的］
本発明は上記実情に鑑みなされたもので、マイクロコン
ピュータ及びその周辺の回路をより高集積化して、シス
テム構成の簡素化、小形化、更には低価格化を図るとと
もに、システム技術者による回路設計技術を十分に発揮
でき、任意の機能回路構成を容易に実現可能にしたモノ
リシックセミカスタムシステムＬＳＩを提供することを
目的とする。
ピュータ及びその周辺の回路をより高集積化して、シス
テム構成の簡素化、小形化、更には低価格化を図るとと
もに、システム技術者による回路設計技術を十分に発揮
でき、任意の機能回路構成を容易に実現可能にしたモノ
リシックセミカスタムシステムＬＳＩを提供することを
目的とする。
［発明の概要］
本発明は、単品ＬＳＩとして機能する既に完成された論
理構成並びに配線パターンをもつ複数種の標準ＬＳＩロ
ジック部と、これら標準ＬＳＩロジック部と同一のプロ
セス条件に適応した設計基準をもち、前記標準ＬＳＩロ
ジック部の周辺回路を構成するための少なくとも１ブロ
ックのゲートアレイと、前記各標準ＬＳＩロジック部の
各端子及びゲートアレイの各端子相互間を任意に接続す
るための配線領域をもつマスクパターン部とをチップサ
イズが最小になるようにそれぞれ配置するとともに、前
記各標準ＬＳＩロジック部、及びゲートアレイを囲繞す
るように外部接続インターフェイスのための入出カバソ
ファ用ゲートアレイを設け、更にこの入出カバソファ用
ゲートアレイを囲繞するようにリード端子接続用のボン
ディングパッド部を設けて、これらの各構成要素がマス
クとして共通のハードウェアをなす構成とし、前記各構
成要素間を１層乃至多層のパターン配線により相互接続
することによって、高集積度のモノリシックセミカスタ
ムシステムＬＳＩを実現したものである。
理構成並びに配線パターンをもつ複数種の標準ＬＳＩロ
ジック部と、これら標準ＬＳＩロジック部と同一のプロ
セス条件に適応した設計基準をもち、前記標準ＬＳＩロ
ジック部の周辺回路を構成するための少なくとも１ブロ
ックのゲートアレイと、前記各標準ＬＳＩロジック部の
各端子及びゲートアレイの各端子相互間を任意に接続す
るための配線領域をもつマスクパターン部とをチップサ
イズが最小になるようにそれぞれ配置するとともに、前
記各標準ＬＳＩロジック部、及びゲートアレイを囲繞す
るように外部接続インターフェイスのための入出カバソ
ファ用ゲートアレイを設け、更にこの入出カバソファ用
ゲートアレイを囲繞するようにリード端子接続用のボン
ディングパッド部を設けて、これらの各構成要素がマス
クとして共通のハードウェアをなす構成とし、前記各構
成要素間を１層乃至多層のパターン配線により相互接続
することによって、高集積度のモノリシックセミカスタ
ムシステムＬＳＩを実現したものである。
このような構成のセミカスタムシステムＬＳＩを用いて
システムを構成することにより、システム構成を簡素化
、小形化、更には低価格化できるとともに、システム技
術者による回路設計技術を十分に活かして、任意の機能
回路構成を持つシステムを容易に構築できる。
システムを構成することにより、システム構成を簡素化
、小形化、更には低価格化できるとともに、システム技
術者による回路設計技術を十分に活かして、任意の機能
回路構成を持つシステムを容易に構築できる。
［発明の実施例］
以下図面を参照して本発明の一実施例を説明する。
第３図及び第２図はそれぞれ本発明の一実施例を説明す
るためのもので、第１図は回路ブロック図、第２図は回
路配置図（フロア図）である。
るためのもので、第１図は回路ブロック図、第２図は回
路配置図（フロア図）である。
第１図に於いて、破線で囲んだ部分が本発明に於いてＬ
ＳＩ化の対象となる内部ハードウェアロジックであり、
マイクロコンピュータ周辺ＬＳＩと、バス制御ロジック
、インターフェイスロジック、アドレスラッチ、データ
ドライバ／レシーバ等から構成される。マイクロコンピ
ュータ周辺ＬＳＩとしては、クロックジェネレータ＜Ｃ
−ａ ：８２８４相当）１、ハスコントローラ（ＢＵｓ
ｃＯＮ Ｔ ： ８２８８相当）２、ＤＭＡコントロー
ラ（ＤＭＡ ： ８２３７相当）３、タイマ回路（ＴＭ
Ｒ：８２５３相当〉４、割込み制御回路（Ｐ Ｉ Ｃ：
８２５９相当）５、ＣＲＴコントローラ（ＣＲＴＣ：
４６５０５ｓ相当）６、双方向インターフェイス回路（
ＰＰＩ：８２５５相当）７、フロッピィディスクコント
ローラ（ＦＤＣニア６５Ａ相当）８等が設けられ、更に
その周辺回路として、アドレスラッチ回路（ＬＡＴ、Ｃ
Ｈ）９、アドレスバッファ（ＡＤＲ８ＢＵＦ）、データ
バスドライバ／レシーバ（ＤＡＴＡ ＢＵＦ）１１゜
１１・・・、ＤＭＡバス／ＣＰＵバスタイミング制御部
（ＤＭＡ ＲＥＡＤＹ−ＣＰｔＪ ＷＡＩＴ）１２
、周辺ＬＳＩ・メモリチップセレクトロジック（ＣＨＩ
Ｐ ５ＥＬ）１３、ＤＭＡインターフェイス部（ＤＭ
Ａ ＰＡＧＥ ＲＥＧ、ＧＡＴＥ、ＬＡＴＣＨ）１
４、ＦＤＣインターフェイス部（ＦＤＣＣＯＭ ＲＥ
Ｇ、ＦＤＣＩＮＴＥＲＦＡＣＥ）１５、パリティ発生検
査回路（ＰＧ＆ＰＣ）１６、キーボード・スピーカイン
ターフェイス回路（ＫＢ・ＳＰＫ ＤＳＷ）１７等が
設けられる。
ＳＩ化の対象となる内部ハードウェアロジックであり、
マイクロコンピュータ周辺ＬＳＩと、バス制御ロジック
、インターフェイスロジック、アドレスラッチ、データ
ドライバ／レシーバ等から構成される。マイクロコンピ
ュータ周辺ＬＳＩとしては、クロックジェネレータ＜Ｃ
−ａ ：８２８４相当）１、ハスコントローラ（ＢＵｓ
ｃＯＮ Ｔ ： ８２８８相当）２、ＤＭＡコントロー
ラ（ＤＭＡ ： ８２３７相当）３、タイマ回路（ＴＭ
Ｒ：８２５３相当〉４、割込み制御回路（Ｐ Ｉ Ｃ：
８２５９相当）５、ＣＲＴコントローラ（ＣＲＴＣ：
４６５０５ｓ相当）６、双方向インターフェイス回路（
ＰＰＩ：８２５５相当）７、フロッピィディスクコント
ローラ（ＦＤＣニア６５Ａ相当）８等が設けられ、更に
その周辺回路として、アドレスラッチ回路（ＬＡＴ、Ｃ
Ｈ）９、アドレスバッファ（ＡＤＲ８ＢＵＦ）、データ
バスドライバ／レシーバ（ＤＡＴＡ ＢＵＦ）１１゜
１１・・・、ＤＭＡバス／ＣＰＵバスタイミング制御部
（ＤＭＡ ＲＥＡＤＹ−ＣＰｔＪ ＷＡＩＴ）１２
、周辺ＬＳＩ・メモリチップセレクトロジック（ＣＨＩ
Ｐ ５ＥＬ）１３、ＤＭＡインターフェイス部（ＤＭ
Ａ ＰＡＧＥ ＲＥＧ、ＧＡＴＥ、ＬＡＴＣＨ）１
４、ＦＤＣインターフェイス部（ＦＤＣＣＯＭ ＲＥ
Ｇ、ＦＤＣＩＮＴＥＲＦＡＣＥ）１５、パリティ発生検
査回路（ＰＧ＆ＰＣ）１６、キーボード・スピーカイン
ターフェイス回路（ＫＢ・ＳＰＫ ＤＳＷ）１７等が
設けられる。
第２図は上記第１図に示すＬＳＩ化対象部分に対する実
際のＬＳＩフロア図であり、１′乃至８′は上記第１図
に示すブロック１乃至８に対応する、単品ＬＳＩとして
機能する既に完成された論理構成並びに配線パターンを
もつ標準ＬＳＩロジック部である。Ａ、Ｂ、Ｃ，Ｄ、は
それぞれゲートアレイ（ＧＡ）であり、Ａは上記第１図
に於けるキーボード・スピーカインターフェイス回路１
７、及びクロック分周回路が組込まれるゲートアレイブ
ロック、Ｂは上記第１図に於けるアドレスラッチ回路９
、アドレスバッフ？１０、データバスドライバ／レシー
バ１１．１１．・・・、ＤＭＡバス／ＣＰＵバスタイミ
ング制御部１２、周辺ＬＳＩ・メモリチップセレクトロ
ジック１３、及びパリティ発生検査回路１６等が組込ま
れるゲートアレイブロック、Ｃは上記第１図に於けるＤ
ＭＡインターフェイス部１４、及びＦＤＣインターフェ
イス部１５が組込まれるゲートアレイブロック、Ｄは外
部インターフェイスのためのＩ１０バッフ１エリアとな
るゲートアレイブロックである。Ｅは外部接続のための
パッド（ＰＡＤ）エリアである。
際のＬＳＩフロア図であり、１′乃至８′は上記第１図
に示すブロック１乃至８に対応する、単品ＬＳＩとして
機能する既に完成された論理構成並びに配線パターンを
もつ標準ＬＳＩロジック部である。Ａ、Ｂ、Ｃ，Ｄ、は
それぞれゲートアレイ（ＧＡ）であり、Ａは上記第１図
に於けるキーボード・スピーカインターフェイス回路１
７、及びクロック分周回路が組込まれるゲートアレイブ
ロック、Ｂは上記第１図に於けるアドレスラッチ回路９
、アドレスバッフ？１０、データバスドライバ／レシー
バ１１．１１．・・・、ＤＭＡバス／ＣＰＵバスタイミ
ング制御部１２、周辺ＬＳＩ・メモリチップセレクトロ
ジック１３、及びパリティ発生検査回路１６等が組込ま
れるゲートアレイブロック、Ｃは上記第１図に於けるＤ
ＭＡインターフェイス部１４、及びＦＤＣインターフェ
イス部１５が組込まれるゲートアレイブロック、Ｄは外
部インターフェイスのためのＩ１０バッフ１エリアとな
るゲートアレイブロックである。Ｅは外部接続のための
パッド（ＰＡＤ）エリアである。
ここで、上記第２図に於ける標準１８１０２７９部１′
乃至８′は、既に単品ＬＳＩとして使用されていたもの
と全く同一のパターンと論理機能をもち、性能も変らな
い。又、これらの各ＬＳＩロジック部１′〜８′はそれ
ぞれ同一の設計基準により規格化される。即ち、ゲート
長、線幅、ゲート酸化膜の厚さ等がそれぞれ同一のプロ
セスパラメータに適合できるものである。又、従来の個
々のＬＳＩのパッドに相当する部分、及び外部端子に相
当する部分は、ここでは配線が引出せる程度に小さくさ
れている。又、上記各ＬＳＩロジック部１′乃至８′の
既配線層の数は同一であり、八２の一層が使われている
。
乃至８′は、既に単品ＬＳＩとして使用されていたもの
と全く同一のパターンと論理機能をもち、性能も変らな
い。又、これらの各ＬＳＩロジック部１′〜８′はそれ
ぞれ同一の設計基準により規格化される。即ち、ゲート
長、線幅、ゲート酸化膜の厚さ等がそれぞれ同一のプロ
セスパラメータに適合できるものである。又、従来の個
々のＬＳＩのパッドに相当する部分、及び外部端子に相
当する部分は、ここでは配線が引出せる程度に小さくさ
れている。又、上記各ＬＳＩロジック部１′乃至８′の
既配線層の数は同一であり、八２の一層が使われている
。
又、ゲートアレイブロックＡ、Ｂ、Ｃはそれぞれに規模
を異にし、上記ＬＳＩロジック部１′〜８′と同一の設
計基準をもつもので、パッドは無い。このゲートアレイ
ブロックＡ、Ｂ、Ｃは、ゲートやフリップフロップを構
成して回路を実現する配線層として、一層、二層の八２
が使用できる。
を異にし、上記ＬＳＩロジック部１′〜８′と同一の設
計基準をもつもので、パッドは無い。このゲートアレイ
ブロックＡ、Ｂ、Ｃは、ゲートやフリップフロップを構
成して回路を実現する配線層として、一層、二層の八２
が使用できる。
又、ゲートアレイブロックＤは、上記ゲートアレイブロ
ックＡ、Ｂ、Ｃと、ＬＳＩロジック部１′〜８′や本Ｌ
ＳＩ外部とのインターフェイス用のＩ１０バッファ部と
なるゲートアレイである。
ックＡ、Ｂ、Ｃと、ＬＳＩロジック部１′〜８′や本Ｌ
ＳＩ外部とのインターフェイス用のＩ１０バッファ部と
なるゲートアレイである。
又、パッドエリアＥには外部接続用のパッド群が設けら
れる。
れる。
以上の各機能ブロック（１′〜８′、Ａ〜Ｅ）をチップ
サイズが最小になるように、第２図に示す如（配置し、
共通マスクとして、一枚のウェファ上に構成しておく。
サイズが最小になるように、第２図に示す如（配置し、
共通マスクとして、一枚のウェファ上に構成しておく。
上記ＬＳＩを使用するシステム技術者は、所望のシステ
ムに応じて、即ちここでは第１図のＬＳＩ対象部分（破
線内）に相応してＧ ｌｕｅ回路部を上記各ゲートアレ
イ（ゲートアレイブロックＡ〜Ｄ）の部分で実現し、又
、ＬＳＩロジック部１′〜８′との相互接続を一層目の
へ２配線領域（各ＬＳＩロジック部間、ゲートアレイブ
ロックの一層目の配線領域）と、二層目のＡ２配線領域
（チップ全域）とを用いて行なうことにより、従来のプ
リント基板設計と同一レベルで任意システム構成のモノ
リシックＬＳＩを実現できる。
ムに応じて、即ちここでは第１図のＬＳＩ対象部分（破
線内）に相応してＧ ｌｕｅ回路部を上記各ゲートアレ
イ（ゲートアレイブロックＡ〜Ｄ）の部分で実現し、又
、ＬＳＩロジック部１′〜８′との相互接続を一層目の
へ２配線領域（各ＬＳＩロジック部間、ゲートアレイブ
ロックの一層目の配線領域）と、二層目のＡ２配線領域
（チップ全域）とを用いて行なうことにより、従来のプ
リント基板設計と同一レベルで任意システム構成のモノ
リシックＬＳＩを実現できる。
上述した如く、既に性能の確認がなされていて同−設計
基準化されている複数のＬＳＩブロックと、ゲートアレ
イ（ＧＡ）を一枚のウェファ上に最適配置して、これら
の部分をマスクとして共通ハードウェア化しておき、一
層、二層のへβ配線層を設計者に自由化することにより
、チップサイズを最小にして、各種システムの相違に対
応できるセミカスタムＬＳＩを提供できる。又、プロセ
スで新たに発生する工程は、Ａ２の配線だけなので、製
造期間が大幅に短縮化される。又、ＬＳＩ周辺の回路を
ゲートアレイで実現しているので、システム対応が容易
にできる。
基準化されている複数のＬＳＩブロックと、ゲートアレ
イ（ＧＡ）を一枚のウェファ上に最適配置して、これら
の部分をマスクとして共通ハードウェア化しておき、一
層、二層のへβ配線層を設計者に自由化することにより
、チップサイズを最小にして、各種システムの相違に対
応できるセミカスタムＬＳＩを提供できる。又、プロセ
スで新たに発生する工程は、Ａ２の配線だけなので、製
造期間が大幅に短縮化される。又、ＬＳＩ周辺の回路を
ゲートアレイで実現しているので、システム対応が容易
にできる。
尚、上記した実施例に於いては、標準ＬＳＩロジック以
外にゲートアレイのみを搭載対象としたが、ゲートアレ
イと例えば抵抗モジュール等の他の素子とを組合わせた
構成とすることも可能である。
外にゲートアレイのみを搭載対象としたが、ゲートアレ
イと例えば抵抗モジュール等の他の素子とを組合わせた
構成とすることも可能である。
［発明の効果コ
以上詳記したように本発明によれば、単品ＬＳＩとして
機能する既に完成された論理構成並びに配線パターンを
もつ複数種の標準ＬＳＩロジック部と、これら標準ＬＳ
Ｉロジック部と同一のプロ・ セス条件に適応した設
計基準をもち、前記標準ＬＳＩロジック部の周辺回路を
構成するための少なくとも１ブロックのゲートアレイと
、前記各標準ＬＳＩロジック部の各端子及びゲートアレ
イの各端子相互間を任意に接続するための配線領域をも
つマスクパターン部とをチップサイズが最小になるよう
にそれぞれ配置するとともに、前記各標準ＬＳＩロジッ
ク部、及びゲートアレイを囲繞するように外部接続イン
ターフェイスのための入出カバソファ用ゲートアレイを
設け、更にこの人出力バッフ？用ゲートアレイを囲繞す
るようにリード端子接続用のボンディングパッド部を設
けて、これら各構成要素をマスクとして共通ハードウェ
ア化し、前記各構成要素間を１層乃至多層のパターン配
線により相互接続する構成としたことにより、マイクロ
コンピュータ及びその周辺の回路をより高集積化して、
システム構成の簡素化、小形化、更には低価格化を実現
でき、かつシステム技術者による回路設計技術を十分に
活かして、任意の機能回路構成を容易に実現可能にした
モノリシックセミカスタムシステムＬＳＩが提供できる
。
機能する既に完成された論理構成並びに配線パターンを
もつ複数種の標準ＬＳＩロジック部と、これら標準ＬＳ
Ｉロジック部と同一のプロ・ セス条件に適応した設
計基準をもち、前記標準ＬＳＩロジック部の周辺回路を
構成するための少なくとも１ブロックのゲートアレイと
、前記各標準ＬＳＩロジック部の各端子及びゲートアレ
イの各端子相互間を任意に接続するための配線領域をも
つマスクパターン部とをチップサイズが最小になるよう
にそれぞれ配置するとともに、前記各標準ＬＳＩロジッ
ク部、及びゲートアレイを囲繞するように外部接続イン
ターフェイスのための入出カバソファ用ゲートアレイを
設け、更にこの人出力バッフ？用ゲートアレイを囲繞す
るようにリード端子接続用のボンディングパッド部を設
けて、これら各構成要素をマスクとして共通ハードウェ
ア化し、前記各構成要素間を１層乃至多層のパターン配
線により相互接続する構成としたことにより、マイクロ
コンピュータ及びその周辺の回路をより高集積化して、
システム構成の簡素化、小形化、更には低価格化を実現
でき、かつシステム技術者による回路設計技術を十分に
活かして、任意の機能回路構成を容易に実現可能にした
モノリシックセミカスタムシステムＬＳＩが提供できる
。
第１図は本発明の一実施例に於ける回路構成を示すブロ
ック図、第２図は上記実施例に於ける配置構成を示すフ
ロア図、第３図は従来の回路構成を示すブロック図であ
る。 １′〜８′・・・標準ＬＳＩロジック部、Ａ−Ｄ・・・
ゲートアレイ（ゲートアレイブロック）、Ｅ・・・パッ
ドエリア。
ック図、第２図は上記実施例に於ける配置構成を示すフ
ロア図、第３図は従来の回路構成を示すブロック図であ
る。 １′〜８′・・・標準ＬＳＩロジック部、Ａ−Ｄ・・・
ゲートアレイ（ゲートアレイブロック）、Ｅ・・・パッ
ドエリア。
Claims (1)
- 既に完成された論理構成並びに配線パターンをもつ複
数種の標準ＬＳＩロジック部と、これら標準ＬＳＩロジ
ック部と同一のプロセス条件に適応した設計基準をもち
、前記標準ＬＳＩロジック部の周辺回路を構成するため
の少なくとも１ブロックのゲートアレイと、前記各標準
ＬＳＩロジック部の各端子及びゲートアレイの各端子相
互間を任意に接続するための配線領域をもつマスクパタ
ーン部と、前記各標準ＬＳＩロジック部、及びゲートア
レイを囲繞するように設けられた外部接続インターフェ
イスのための入出力バッファ用ゲートアレイと、この入
出力バッファ用ゲートアレイを囲繞するように設けられ
たリード端子接続用のボンディングパッド部とを有し、
これらの各構成要素がマスタとして共通のハードウェア
構成をなし、前記各構成要素間を少なくとも１層のパタ
ーン配線により相互接続してなることを特徴とするモノ
リシックセミカスタムシステムＬＳＩ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59204456A JPH06101550B2 (ja) | 1984-09-29 | 1984-09-29 | モノリシックセミカスタムシステムｌｓｉの製造方法 |
| KR1019850006492A KR900008795B1 (ko) | 1984-09-29 | 1985-09-05 | 반주문형 시스템 lsi |
| US06/780,795 US4858175A (en) | 1984-09-29 | 1985-09-27 | Monolithic semi-custom IC having standard LSI sections and coupling gate array sections |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59204456A JPH06101550B2 (ja) | 1984-09-29 | 1984-09-29 | モノリシックセミカスタムシステムｌｓｉの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6182444A true JPS6182444A (ja) | 1986-04-26 |
| JPH06101550B2 JPH06101550B2 (ja) | 1994-12-12 |
Family
ID=16490831
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59204456A Expired - Lifetime JPH06101550B2 (ja) | 1984-09-29 | 1984-09-29 | モノリシックセミカスタムシステムｌｓｉの製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH06101550B2 (ja) |
| KR (1) | KR900008795B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01184845A (ja) * | 1988-01-13 | 1989-07-24 | Fujitsu Ltd | 複合化集積回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57100758A (en) * | 1980-12-16 | 1982-06-23 | Nec Corp | Semiconductor device |
-
1984
- 1984-09-29 JP JP59204456A patent/JPH06101550B2/ja not_active Expired - Lifetime
-
1985
- 1985-09-05 KR KR1019850006492A patent/KR900008795B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57100758A (en) * | 1980-12-16 | 1982-06-23 | Nec Corp | Semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01184845A (ja) * | 1988-01-13 | 1989-07-24 | Fujitsu Ltd | 複合化集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06101550B2 (ja) | 1994-12-12 |
| KR860002873A (ko) | 1986-04-30 |
| KR900008795B1 (ko) | 1990-11-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |