JPH01184845A - 複合化集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 複合化集積回路に関し、 機能設計の柔軟性を高めることを目的とし、複数個の既
存の集積回路が同一チップ内に配設され、該集積回路を
除くチップ上に所定面積のあきスペースを有する複合化
集積回路において、前記あきスペースにトランジスタア
レイ゛を形成し、該トランジスタアレイの配線を変更し
て前記集積回路間の接続に必要な各種回路の構成を可能
にしている。

〔産業上の利用分野〕

本発明は複合化集積回路に関し、特に、チップ内のあき
スペースを有効に活用した複合化集積回路に関する。

近時、半導体技術の進歩に伴って集積回路はＬＳ　Ｉ　
　（Ｌａｒｇｅ　５ｃａｌｅ　Ｉｎｔｅｇｒａｔｉｏｎ
）からＶＬＳ　１（Ｖｅｒｙ　　ＬＳＩ）へと大幅にそ
の集積度を高めてきた。このため、ユーザー側の要求も
汎用の集積回路を数チップ組み合わせて機能を実現する
方向から、１つのチップで全ての機能を実現する方向へ
と変化してきている。

〔従来の技術〕

そこで、集積回路製造で蓄積された各種のレイアウトデ
ータを、要求する機能に合わせて結合し、１つのマスク
パターンデータに変換してｌチップ化することが行われ
る。このような１つのチップ上に各種の集積回路を複合
化したいわゆる複合化集積回路は、ユーザーからの多様
な機能要求に応えるととも、既存の設計データ等を最大
限に活用して開発期間の短縮やコストの削減を図ってい
る。

〔発明が解決しようとする問題点〕

しかしながら、このような従来の複合化集積回路にあっ
ては、単に既存の集積回路の設計データを結合して１チ
ツプ化する構成となっていたため、例えば、集積回路間
の接続に何からの論理変換等を必要とした場合、チップ
外部に別途ランダムロジック回路を設けなければならず
、ユーザー要求によっては全ての機能を１つのチップに
集約できなくなるといった機能設計の柔軟性の面で問題
点があった。

本発明は、このような問題点に鑑みてなされたもので、
集積回路間に生じるあきスペースを利用し、このあきス
ペースにトランジスタアレイを形成することにより、例
えば何らかの論理変換等を必要とした場合、該トランジ
スタアレイを用いて所望のランダムロジックをチップ内
部で構成し、機能設計の柔軟性を高めた複合化集積回路
を提供することを目的としている。

〔問題点を解決するための手段〕

本発明では、上記目的を達成するために、複数個の既存
の集積回路が同一チップ内に配設され、該集積回路を除
くチップ上に所定面積のあきスペースを有する複合化集
積回路において、前記あきスペースにトランジスタアレ
イを形成し、該トランジスタアレイの配線を変更して前
記集積回路間の接続に必要な各種回路の構成を可能にし
ている。

〔作　用〕

本発明では、複合化された集積回路間の接続に、例えば
、何らかの論理変換等を必要とした場合、集積回路を除
くチップ上のあきスペースに形成されたトランジスタア
レイを用いて所望の回路が形成され、例えば必要な論理
変換等が行われる。

したがって、ユーザー要求に対して柔軟性に冨んだ機能
設計をすることができる。

〔実施例〕

以下、本発明の実施例を図面に基づいて説明する。

第１〜３図は本発明に係る複合化集積回路の一実施例を
示す図である。

第１図は複合化集積回路１のチップレイアウトを示し、
チップ上には、複数個（本実施例では５個）の集積回路
ＩＣ，〜ＩＣｓが配設されている。

これらの集積回路ＩＣ＋〜ＩＣｓは、ユーザやメーカ等
によって既に開発された汎用あるいは専用の集積回路で
あり、例えば、ＣＰｔＪＳＲＯＭ、、ＲＡＭ、Ｉ１０ボ
ート、タイマ、ＤＭＡコントローラ、割込コントローラ
、クロックＧＥＮ、バスコントローラ・・・・・・など
の汎用のものや、ＰＷＭ、パルスＧＥＮ、ボーレートＧ
ＥＮ、プロトコルコントローラ、セントロニクスインタ
ーフェース、ダーリントンポート・・・・！・などの専
用のものが用いられる。これらの集積回路は、その特性
やレイアウト情報等が設計データとしてコンピュータに
登録されており、ユーザからの仕様に応じた設計データ
が取り出され、結合されて１チツプのマスクパターンデ
ータに変換される。

ところで、集積回路の形状は一般に正方形や長方形であ
るが、その面積は集積回路の規模によって異なり一定で
はない。したがって、チップ上の組み合わされた集積回
路を除く部分には少なからずあきスペースを生じること
が避けられない。従来まではこのようなあきスペースの
生じることを止むを得ないことと考えられていたが、本
発明は、これを無駄にせず、有効に活用することを試み
たものである。

一般に、集積回路間を直接に接続するためには、例えば
論理レベルの一致等を図る必要があり、これが満たされ
ない場合、何らかの論理回路（以下、ランダムロジック
という）を介して接続しなければならない。特に、専用
の集積回路にあっては、その傾向が強く、また、ユーザ
ー要求によっても直接に接続することができない場合が
起こり得る。

そこで、本実施例ではこのような場合に必要なランダム
ロジックをチップ内部で構成することが可能なトランジ
スタアレイ２を、上述のあきスペース（第１図中Ｓで示
すあきスペース）に作り込んでいる。

第２図はトランジスタアレイ２のパターン図である。ト
ランジスタアレイ２は多数のＣＭＯＳインバータＩ　Ｎ
Ｖ、〜ＩＮＶ、からなり、これらのＣＭＯＳインバータ
ＩＮＶ＋　ＮＩＮＶ１％（９個数はあきスペースＳの大
きさに応じて適宜増減される。

なお、ＣＭＯＳインバータＩ　Ｎ　Ｖ＋　〜Ｉ　Ｎ　Ｖ
、は同一の構成なので、以下ＩＮＶ、を例にして説明す
る。ＣＭＯＳインバータＩＮＶＩ　は基板上にＰ０拡散
３、Ｎゝ拡散４が形成され、その上にＳｉＯ□酸化膜（
図示せず）に被包されたポリシリコンゲート５が配置さ
れている。これらＰ”拡散３、Ｎ。

拡散４およびポリシリコンゲート５はコンタクトホール
６〜１０を介してメタルＮ１１〜１４に被着され、上記
Ｐ＋拡散３、メタル層１１およびポリシリコンゲート５
の図中上半分でＰチャネルＭＯ３）ランジスタＴＰＰＭ
０３を構成し、Ｎ＋拡散４、メタル層１３およびポリシ
リコンゲート５の図中下半分でＮチャネルＭＯ３）ラン
ジスタＴ　ＲＭＭ。、を構成している。

なお、上記ポリシリコンゲート５は屈曲部５ａ、５ｂを
有しており、この屈曲部５ａ、５ｂを設けたことによっ
てＴＲ工。３、ＴＲＮＭ。、のチャネル幅Ｗを変えるこ
となく、Ｉ　ＮＶ、〜ＩＮＶ、の全長ｌを短縮化してい
る。このため、トランジスタアレイ２の全幅が短縮され
、限られたあきスペースＳ内に容易に配設することが可
能となった。すなわち、上記屈曲部５ａ、５ｂの形状を
適当に変えたり、ＣＭＯＳインバータＩＮＶＩ　〜ＩＮ
Ｖ１１（７）個数を変えたりしてトランジスタアレイ２
外形の長短辺比を変更することにより、あきスペースＳ
の形状に適合する大きさのトランジスタアレイ２を必要
に応じて得ることができる。

第３図はトランジスタアレイ２の回路図を示し、全ての
ＴＲＰＭＯ３、ＴＲ□。、のゲートがメタル層１２を介
してグランド（すなわち、メタル層１３）に接続されて
いる。そして、これらのＣＭＯＳインバータＩ　ＮＶＩ
〜ＩＮＶｆｉが必要に応じて反転回路やＡＮＤ回路、あ
るいはＯＲ回路等に用いられるとき、該当するトランジ
スタのメタル層１２が切断されるとともに、それぞれの
Ｔ　ＲＰＨ０３、ＴＲＩＭ。。

間の配線がマスクスライス等によって変更され、あるい
は追加され、必要な回路が構成される。なお、ＴＲｐＭ
ｏｓ、ＴＲＮＭ。３のゲートをグランドに接続している
理由は、これらのトランジスタが未使用状態に置かれる
とき、入力のフローティングを回避して不要な電力消費
を防止するためであり、グランドに代えて定電源Ｖｃｃ
が接続されるメタル層１１に接続するようにしてもよい
し、あるいは、未使用のインバータには定電源Ｖｃｃを
供給しないようにしてもよいし、グランドを接続しない
ようにしでもよい。

このように本実施例では、複数個の既存の集積回路を複
合化して１チツプの複合化集積回路１を製造するに際し
、必然的に生じる集積回路を除くチップ上のあきスペー
スＳにトランジスタアレイ２を形成している。

したがって、組み合わされた集積回路間で、例えば何ら
かの論理変換等を必要とした場合、トランジスタアレイ
２の各ＩＮＶ、〜■Ｎｖ１．を基本セルとしてこれらの
配線を変更し、必要なランダムロジックをチップ内部で
構成することができ、ユーザーからの多様な機能要求に
対し柔軟性に富んだ対応ができる。また、上記必要なラ
ンダムロジックの構成は集積回路の組み合わせと並行し
て行うことができるので、開発期間を大幅に短縮するこ
とができ、さらに、複数の集積回路や上記ランダムロジ
ックは同一のバルクに存在することとなるので、特性が
揃えられて信顛性の高い複合化集積回路を供給すること
ができる。

なお、トランジスタアレイ２を作り込むあきスペースＳ
の位置は、第１図に示した位置に限らず、他のあきスペ
ースであってもよいことは勿論である。

〔発明の効果〕

本発明では、集積回路を除くチップ上に生じるあきスペ
ースを利用し、このあきスペースにトランジスタアレイ
を形成しているので、集積回路相互の接続に際し、例え
ば、何からの論理変換等を必要とした場合、上記トラン
ジスタアレイを用いて所望のランダムロジックを構成す
ることができ、ユーザーの多様な要求に対して柔軟性の
高い機能設計を行うことができる。

【図面の簡単な説明】

第１〜３図は本発明に係る複合化集積回路の一実施例を
示す図であり、 第１図はそのチップレイアウト図、 第２図はそのトランジスタアレイのパターン図、第３図
はそのトランジスタアレイの回路図である。 １・・・・・・複合化集積回路、 ２・・・・・・トランジスタアレイ、 ＩＣｔ〜ｔＣＳ・・・・・・集積回路、Ｓ・・・・・・
あきスペース。

Claims (1)

1. 【特許請求の範囲】 　複数個の既存の集積回路が同一チップ内に配設され、 該集積回路を除くチップ上に所定面積のあきスペースを
   有する複合化集積回路において、 前記あきスペースにトランジスタアレイを形成し、 該トランジスタアレイの配線を変更して前記集積回路間
   の接続に必要な各種回路の構成を可能にしたことを特徴
   とする複合化集積回路。