JPS59215744A - 大規模集積回路装置 - Google Patents
大規模集積回路装置Info
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- JPS59215744A JPS59215744A JP9100383A JP9100383A JPS59215744A JP S59215744 A JPS59215744 A JP S59215744A JP 9100383 A JP9100383 A JP 9100383A JP 9100383 A JP9100383 A JP 9100383A JP S59215744 A JPS59215744 A JP S59215744A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はデータ処理装置等のシステム構成の簡単化をは
かった大規模集権回路装置に関する。
かった大規模集権回路装置に関する。
ハーソナルコンビ二一メ等のシステム構成するには、通
常複数個のＬＳＩ（大規模集積回路）を組み合わせて使
う。これらはＣ，ＰＵ（中央処理装置）ｂ ＲＯＭ（リ
ード・オンリ・メモＩＪ）、ＲＡＭ（ランダム・アクセ
ス・メモリ）、キー人力制御部、シリアル入出力部、パ
ラレル入出力部、カウンタタイミング制御部、表示駆動
部等多くのテップになり、各チップ間の相互配線はプリ
ン、ト基板によりなされる。ところがこの方法は、プリ
ント基板上の相互配線が複雑で製作に手間がかかり、コ
ストアップの原因となる。またシリンド配線の静電容量
が大きいため、各テップのスピードが早くなっても、シ
ステム全体のスピードアンプにつながらない。また故障
率が高い等の理由から、ユーザとしての要求は”システ
ムに使用される複数個のＬＳＩを１チツプ化出来ないか
”という要求が大変強い。
常複数個のＬＳＩ（大規模集積回路）を組み合わせて使
う。これらはＣ，ＰＵ（中央処理装置）ｂ ＲＯＭ（リ
ード・オンリ・メモＩＪ）、ＲＡＭ（ランダム・アクセ
ス・メモリ）、キー人力制御部、シリアル入出力部、パ
ラレル入出力部、カウンタタイミング制御部、表示駆動
部等多くのテップになり、各チップ間の相互配線はプリ
ン、ト基板によりなされる。ところがこの方法は、プリ
ント基板上の相互配線が複雑で製作に手間がかかり、コ
ストアップの原因となる。またシリンド配線の静電容量
が大きいため、各テップのスピードが早くなっても、シ
ステム全体のスピードアンプにつながらない。また故障
率が高い等の理由から、ユーザとしての要求は”システ
ムに使用される複数個のＬＳＩを１チツプ化出来ないか
”という要求が大変強い。
上記ｌテンプ化の要求に応える方法としては、（イＪ全
システムを再度設計してカ丁たなｌチップＬ８Ｉをつく
る、（口Ｊ複数個のテップを１つの〕ｆツケージの中に
封入していわゆるハイブリッドＩＣ（集積回路）とする
１等が考えられる。上記（イ）項の全システムを再設計
する方法の場合、現在ある設計手法としては、■全て手
設計による方法、■電算機を導入したビルディングブロ
ック方式の自動設計による方法、■ｒ−ｈアレイ等によ
る自動設計、等がある。これら■〜■ともいずれも利点
／欠点があるが、再設計の最大の欠点は、「各テップは
すでに開発されて。
システムを再度設計してカ丁たなｌチップＬ８Ｉをつく
る、（口Ｊ複数個のテップを１つの〕ｆツケージの中に
封入していわゆるハイブリッドＩＣ（集積回路）とする
１等が考えられる。上記（イ）項の全システムを再設計
する方法の場合、現在ある設計手法としては、■全て手
設計による方法、■電算機を導入したビルディングブロ
ック方式の自動設計による方法、■ｒ−ｈアレイ等によ
る自動設計、等がある。これら■〜■ともいずれも利点
／欠点があるが、再設計の最大の欠点は、「各テップは
すでに開発されて。
機能、特性とも充分評価され可となっているのに、また
同様のものを再度設計するため、設計。
同様のものを再度設計するため、設計。
評価の手順をもう一度踏まねばならぬ」ことである。従
って設計ミスのおそれがあったり、開発時間がかかる管
種々の問題がおり、能がない方法と云わざるを得ない。
って設計ミスのおそれがあったり、開発時間がかかる管
種々の問題がおり、能がない方法と云わざるを得ない。
上記（口３項のハイグリッドＩＣの方法は、これは外部
から見ると１個の部品として見えるだけで、上記グリン
ト基板に複数個のチップを実装し、能線する方法を単に
小さくしただけにすぎない。勿論小さくしただけのメリ
ットはそれなりＫあるが、寅際の実装技術として、どれ
だけの個数のチップがハイブリッド化できるか疑問が残
るところであり、実現出来たとしても相当のコストアン
プとなるであろう。
から見ると１個の部品として見えるだけで、上記グリン
ト基板に複数個のチップを実装し、能線する方法を単に
小さくしただけにすぎない。勿論小さくしただけのメリ
ットはそれなりＫあるが、寅際の実装技術として、どれ
だけの個数のチップがハイブリッド化できるか疑問が残
るところであり、実現出来たとしても相当のコストアン
プとなるであろう。
本発明は上記実情に鑑みてなされたもので。
再設計、ハイブリッド化いずわとも異なる新たなシステ
ムの１テング化を可能とする大規模集積回路装置を提供
しようとするものである。
ムの１テング化を可能とする大規模集積回路装置を提供
しようとするものである。
本発明は所望の装置を実現するのに、既に設計評価され
ている各チップ・のノ９ターンヲソのまま使用して１チ
ツプ化するようにしたものである。
ている各チップ・のノ９ターンヲソのまま使用して１チ
ツプ化するようにしたものである。
以下図面を参照して本発明の詳細な説明する。第１図中
１は半導体テンプ、Ａ、Ｂはテンプ１内で同一工程でい
っしょに形成されたチップ相当領域で、これらｔｈｉ域
はそれぞれ以前にチップＡ、テン７’Ｂとして評価ずみ
のものでおる。
１は半導体テンプ、Ａ、Ｂはテンプ１内で同一工程でい
っしょに形成されたチップ相当領域で、これらｔｈｉ域
はそれぞれ以前にチップＡ、テン７’Ｂとして評価ずみ
のものでおる。
２．３はチップ相当領域Ａ、Ｂが以前テンプＡ、Ｂ″′
Ｃあった時のビンディングパッド（これを仮にインナー
ビンディングバンドという）、４はテップ１のビンディ
ングパッド（これを仮にアラｌ−メンディングパッドと
いう）である。
Ｃあった時のビンディングパッド（これを仮にインナー
ビンディングバンドという）、４はテップ１のビンディ
ングパッド（これを仮にアラｌ−メンディングパッドと
いう）である。
このように既に評価確認ずみのチップ相当領域ＡとＢを
適当なスペース６を置いてテンｆｌ内に配置形成する。
適当なスペース６を置いてテンｆｌ内に配置形成する。
このスペース５はテッグ相当領域Ａ、Ｂ間の相互配線６
の配線領域であり、またチップ周縁付近には、ｌナツプ
化した後にＬＳＩからのリード端子として外部と接続す
るためのボンディングバンドとの配線（これを仮に外部
配線という）７に使用される配線領域も設けられる。即
ちチップ相当領域Ａと８間の相互配線６を、領域Ａ、Ｂ
各々が有している該当ポンディングパッド間で上記配線
領域５を利用して領域Ａ、Ｈのプロセスによる配線層（
ポリシリコン、アルミニウム等）でつくる。更に外部配
線７に相当するビンディングパッド４をチップ周辺に必
要個数レイアウトし、外部配線７を、該当する領域Ａ、
Ｈのポンプイングツやラド２．３とアワターダンディン
グパント′４の間テ。
の配線領域であり、またチップ周縁付近には、ｌナツプ
化した後にＬＳＩからのリード端子として外部と接続す
るためのボンディングバンドとの配線（これを仮に外部
配線という）７に使用される配線領域も設けられる。即
ちチップ相当領域Ａと８間の相互配線６を、領域Ａ、Ｂ
各々が有している該当ポンディングパッド間で上記配線
領域５を利用して領域Ａ、Ｈのプロセスによる配線層（
ポリシリコン、アルミニウム等）でつくる。更に外部配
線７に相当するビンディングパッド４をチップ周辺に必
要個数レイアウトし、外部配線７を、該当する領域Ａ、
Ｈのポンプイングツやラド２．３とアワターダンディン
グパント′４の間テ。
やはりポリシリコン、アルミニウム等でつくる。
第２図は第１図の一部断面を示すもの雪。
１ノはチップ相当領域ＡまたはＢのトランソスメ領域、
１２はＮ型基板、Ｊ 、？ 、 １４はＰ４型ソース、
ドレイン領域、１５は絶縁膜、１６はポリシリコンダー
ト電極、１７はアルミニウム配線、１８は配線領域５で
の配線交差領域で。
１２はＮ型基板、Ｊ 、？ 、 １４はＰ４型ソース、
ドレイン領域、１５は絶縁膜、１６はポリシリコンダー
ト電極、１７はアルミニウム配線、１８は配線領域５で
の配線交差領域で。
１７、．１７．は第１図の配線６に対応するアルミニウ
ム配線層、１９はポリシリコン配線層である。
ム配線層、１９はポリシリコン配線層である。
第１図、第２図に示され名木集積回路装置は。
１枚の半導体基体１２上につくられるが、このような装
置をつくるためのガラスマスクパターンを設計すること
は非常に容易であり、ミスを犯すことも殆んどない。更
にテップ相当領域人、Ｂは従来のチップ構成にほとんど
手を加えないので、機能、特性ともに評価確認ずみのも
のがそのまま１チツプ化される。また本装置を得るのに
従来の製造プロセスがそのまま適用できるものである。
置をつくるためのガラスマスクパターンを設計すること
は非常に容易であり、ミスを犯すことも殆んどない。更
にテップ相当領域人、Ｂは従来のチップ構成にほとんど
手を加えないので、機能、特性ともに評価確認ずみのも
のがそのまま１チツプ化される。また本装置を得るのに
従来の製造プロセスがそのまま適用できるものである。
なお本発明は実施例のみに限られることなく種々の応用
が可能である。例えば実施例では。
が可能である。例えば実施例では。
チップ相当領域Ａ、Ｂ等の構造がシリコンゲート型の場
合を説明したが、アルミニウムダート型、タングステン
ゲート型、モリブデンダート型管種々の場合に適用でき
る。また配線のメタル材料としては、アルミニウムのみ
に限られずメンゲステン、モリブデン管種々の材料が使
用できる。
合を説明したが、アルミニウムダート型、タングステン
ゲート型、モリブデンダート型管種々の場合に適用でき
る。また配線のメタル材料としては、アルミニウムのみ
に限られずメンゲステン、モリブデン管種々の材料が使
用できる。
以上説明した如く本発明によれは、テン１相当領域は従
来のチップ構成にほとんど手を加えないあて１機能、特
性共に評価ずみのものがそのまま１チツプ化できる。ま
た１テツグ化できるため、従来のプリント基板を用いる
ものと比べ信頼性が向上する。また本装置を得るのに従
来のワエへグロセスをそのまま利用でキ、製造工程の簡
単化が可能でおる。
来のチップ構成にほとんど手を加えないあて１機能、特
性共に評価ずみのものがそのまま１チツプ化できる。ま
た１テツグ化できるため、従来のプリント基板を用いる
ものと比べ信頼性が向上する。また本装置を得るのに従
来のワエへグロセスをそのまま利用でキ、製造工程の簡
単化が可能でおる。
第１図は本発明の一実施例を示す概略的平面図％第２図
はその一部断面図である。 １・・・半導体チップ、２〜４・・・ざンデイングノ４
ンド、５・・・配線領域、６．７・・・配線、１２・・
・Ｎ型基板、１７・・・配線、Ａ、Ｂ・・・テップ相当
領域。
はその一部断面図である。 １・・・半導体チップ、２〜４・・・ざンデイングノ４
ンド、５・・・配線領域、６．７・・・配線、１２・・
・Ｎ型基板、１７・・・配線、Ａ、Ｂ・・・テップ相当
領域。
Claims (3)
- （１）同−半導体基体内にそれぞれ独立して形成された
複数のチップ相当領域と、前記各チップ相当領域の領域
外構出用電極間を選択的につなぐ配線層と、前記チップ
相当領域相互間にあって前記配線層の設置領域となる配
線領域とを具備したことを特徴とする大規模集権回路装
置。 - （２）前記テップ相当領域は、それぞれ単独で完成され
たＣＰＵ（中央処理装置）またはメモリまたは周辺機器
である特許請求の範囲第１項に記載の大規模集積回路装
置。 - （３）前記テンプ相当領域はシリコンダート構造１４１
前記チップ相当領域はアルミニウムｙ−ト構造で形
成された特許請求の範囲第１項に記
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9100383A JPS59215744A (ja) | 1983-05-24 | 1983-05-24 | 大規模集積回路装置 |
| EP84105778A EP0127100B1 (en) | 1983-05-24 | 1984-05-21 | Semiconductor integrated circuit device |
| DE8484105778T DE3481958D1 (de) | 1983-05-24 | 1984-05-21 | Integrierte halbleiterschaltungsanordnung. |
| US06/613,302 US4688070A (en) | 1983-05-24 | 1984-05-23 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9100383A JPS59215744A (ja) | 1983-05-24 | 1983-05-24 | 大規模集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59215744A true JPS59215744A (ja) | 1984-12-05 |
Family
ID=14014326
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9100383A Pending JPS59215744A (ja) | 1983-05-24 | 1983-05-24 | 大規模集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59215744A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5484984A (en) * | 1977-12-20 | 1979-07-06 | Fujitsu Ltd | Semiconductor integrated circuit |
| JPS5722242B2 (ja) * | 1972-04-10 | 1982-05-12 |
-
1983
- 1983-05-24 JP JP9100383A patent/JPS59215744A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5722242B2 (ja) * | 1972-04-10 | 1982-05-12 | ||
| JPS5484984A (en) * | 1977-12-20 | 1979-07-06 | Fujitsu Ltd | Semiconductor integrated circuit |
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