JPH09205150A - 大規模集積回路装置の製造方法 - Google Patents
大規模集積回路装置の製造方法Info
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- JPH09205150A JPH09205150A JP32184596A JP32184596A JPH09205150A JP H09205150 A JPH09205150 A JP H09205150A JP 32184596 A JP32184596 A JP 32184596A JP 32184596 A JP32184596 A JP 32184596A JP H09205150 A JPH09205150 A JP H09205150A
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- chip
- chips
- wiring
- forming
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Abstract
(57)【要約】
【課題】 多数のＩＣチップの回路を再設計することな
く１チップ化する。 【解決手段】 複数のボンディングパッド相当用パッド
２，３を有し、かつすでに機能が確認されている集積回
路のその機能を遂行するのに必要とする複数のチップ相
当領域Ａ〜Ｅを、同一半導体基板に同時に形成し、チッ
プ相当領域Ａ〜Ｅ上に層間絶縁膜を形成し、層間絶縁膜
上に、ボンディングパッド相当用パッド２，３間、及び
ボンディングパッド相当用パッド２，３とチップ１の周
辺のボンディングパッド４間を接続する配線層６，７を
形成する。
く１チップ化する。 【解決手段】 複数のボンディングパッド相当用パッド
２，３を有し、かつすでに機能が確認されている集積回
路のその機能を遂行するのに必要とする複数のチップ相
当領域Ａ〜Ｅを、同一半導体基板に同時に形成し、チッ
プ相当領域Ａ〜Ｅ上に層間絶縁膜を形成し、層間絶縁膜
上に、ボンディングパッド相当用パッド２，３間、及び
ボンディングパッド相当用パッド２，３とチップ１の周
辺のボンディングパッド４間を接続する配線層６，７を
形成する。
Description
【０００１】
【発明の属する技術分野】本発明はデ−タ処理装置等の
システム構成の簡単化をはかった大規模集積回路装置の
製造方法に関する。
システム構成の簡単化をはかった大規模集積回路装置の
製造方法に関する。
【０００２】
【従来の技術】パ−ソナルコンピュ−タ等のシステムを
構成するには、通常複数個のＬＳＩ（大規模集積回路）
を組み合わせて使う。これらはＣＰＵ（中央処理装
置）、ＲＯＭ（リ−ド・オンリ・メモリ）、ＲＡＭ（ラ
ンダム・アクセス・メモリ）、キ−入力制御部、シリア
ル入出力部、パラレル入出力部、カウンタタイミング制
御部、表示駆動部等多くのチップになり、各チップ間の
相互配線はプリント基板によりなされる。ところがこの
方法は、プリント基板上の相互配線が複雑で製作に手間
がかかり、コストアップの原因となる。またプリント配
線の静電容量が大きいため、各チップのスピ−ドが早く
なっても、システム全体のスピ−ドアップにつながらな
い。また故障率が高い等の理由から、ユ−ザとしての要
求は“システムに使用される複数個のＬＳＩを１チップ
化出来ないか”という要求が大変強い。
構成するには、通常複数個のＬＳＩ（大規模集積回路）
を組み合わせて使う。これらはＣＰＵ（中央処理装
置）、ＲＯＭ（リ−ド・オンリ・メモリ）、ＲＡＭ（ラ
ンダム・アクセス・メモリ）、キ−入力制御部、シリア
ル入出力部、パラレル入出力部、カウンタタイミング制
御部、表示駆動部等多くのチップになり、各チップ間の
相互配線はプリント基板によりなされる。ところがこの
方法は、プリント基板上の相互配線が複雑で製作に手間
がかかり、コストアップの原因となる。またプリント配
線の静電容量が大きいため、各チップのスピ−ドが早く
なっても、システム全体のスピ−ドアップにつながらな
い。また故障率が高い等の理由から、ユ−ザとしての要
求は“システムに使用される複数個のＬＳＩを１チップ
化出来ないか”という要求が大変強い。
【０００３】上記１チップ化の要求に応える方法として
は、（イ）全システムを再度設計して新たな１チップＬ
ＳＩをつくる、（ロ）複数個のチップを１つのパッケ−
ジの中に封入していわゆるハイブリッドＩＣ（集積回
路）とする、等が考えられる。上記（イ）項のシステム
を再設計する方法の場合、現在ある設計手法としては、
［１］全て手設計による方法、［２］電算機を導入した
ビルディングブロック方式の自動設計による方法、
［３］ゲ−トアレイ等による自動設計、等がある。これ
ら［１］〜［３］ともいずれも利点／欠点があるが、再
設計の最大の欠点は、「各チップはすでに開発されて、
機能、特性とも充分評価され可となっているのに、また
同様のものを再度設計するため、設計、評価の手順をも
う一度踏まねばならぬ」ことである。従って設計ミスの
おそれがあったり、開発時間がかかる等種々の問題があ
り、能がない方法と去わざるを得ない。
は、（イ）全システムを再度設計して新たな１チップＬ
ＳＩをつくる、（ロ）複数個のチップを１つのパッケ−
ジの中に封入していわゆるハイブリッドＩＣ（集積回
路）とする、等が考えられる。上記（イ）項のシステム
を再設計する方法の場合、現在ある設計手法としては、
［１］全て手設計による方法、［２］電算機を導入した
ビルディングブロック方式の自動設計による方法、
［３］ゲ−トアレイ等による自動設計、等がある。これ
ら［１］〜［３］ともいずれも利点／欠点があるが、再
設計の最大の欠点は、「各チップはすでに開発されて、
機能、特性とも充分評価され可となっているのに、また
同様のものを再度設計するため、設計、評価の手順をも
う一度踏まねばならぬ」ことである。従って設計ミスの
おそれがあったり、開発時間がかかる等種々の問題があ
り、能がない方法と去わざるを得ない。
【０００４】上記（ロ）項のハイブリッドＩＣの方法
は、これは外部から見ると１個の部品として見えるだけ
で、上記プリント基板に複数個のチップを実装し、配線
する方法を単に小さくしただけにすぎない。勿論小さく
しただけのメリットはそれなりにあるが、実際の実装技
術として、どれだけの個数のチップがハイブリッド化で
きるか疑問が残るところであり、実現出来たとしても相
当のコストアップとなるであろう。
は、これは外部から見ると１個の部品として見えるだけ
で、上記プリント基板に複数個のチップを実装し、配線
する方法を単に小さくしただけにすぎない。勿論小さく
しただけのメリットはそれなりにあるが、実際の実装技
術として、どれだけの個数のチップがハイブリッド化で
きるか疑問が残るところであり、実現出来たとしても相
当のコストアップとなるであろう。
【０００５】
【発明が解決しようとする課題】本発明は上記実情に鑑
みてなされたもので、再設計、ハイブリッド化いずれと
も異なる新たなシステムの１チップ化を可能とする大規
模集積回路装置の製造方法を提供しようとするものであ
る。
みてなされたもので、再設計、ハイブリッド化いずれと
も異なる新たなシステムの１チップ化を可能とする大規
模集積回路装置の製造方法を提供しようとするものであ
る。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、本発明の大規模集積回路装置の製造方法は、複数の
チップの機能及び特性を評価した後、前記チップの製造
プロセスと同一のプロセスを用いて、同時に、前記チッ
プの機能及び特性を基板上に形成し、チップ相当領域と
成し、前記基板上に導電膜を形成し、前記チップ相当領
域の間の配線を行うと共に前記基板の周辺部にボンディ
ングパッドを形成する、という一連の工程から構成され
る。
め、本発明の大規模集積回路装置の製造方法は、複数の
チップの機能及び特性を評価した後、前記チップの製造
プロセスと同一のプロセスを用いて、同時に、前記チッ
プの機能及び特性を基板上に形成し、チップ相当領域と
成し、前記基板上に導電膜を形成し、前記チップ相当領
域の間の配線を行うと共に前記基板の周辺部にボンディ
ングパッドを形成する、という一連の工程から構成され
る。
【０００７】本発明の大規模集積回路装置の製造方法
は、複数のチップの機能及び特性を評価した後、前記チ
ップの製造プロセスと同一のプロセスを用いて、同時
に、前記チップの機能及び特性を基板上に形成し、チッ
プ相当領域と成し、前記基板上に絶縁膜を形成し、前記
絶縁膜にビア・コンタクトを形成し、前記絶縁膜上に導
電膜を形成する、という一連の工程から構成される。
は、複数のチップの機能及び特性を評価した後、前記チ
ップの製造プロセスと同一のプロセスを用いて、同時
に、前記チップの機能及び特性を基板上に形成し、チッ
プ相当領域と成し、前記基板上に絶縁膜を形成し、前記
絶縁膜にビア・コンタクトを形成し、前記絶縁膜上に導
電膜を形成する、という一連の工程から構成される。
【０００８】本発明の大規模集積回路装置の製造方法
は、複数のチップの機能及び特性を評価した後、前記チ
ップの製造プロセスと同一のプロセスを用いて、同時
に、前記チップの機能及び特性を基板上に形成し、チッ
プ相当領域と成すとともに、前記基板上に導電膜を形成
し、前記チップ相当領域の間の配線を行う、という一連
の工程から構成される。
は、複数のチップの機能及び特性を評価した後、前記チ
ップの製造プロセスと同一のプロセスを用いて、同時
に、前記チップの機能及び特性を基板上に形成し、チッ
プ相当領域と成すとともに、前記基板上に導電膜を形成
し、前記チップ相当領域の間の配線を行う、という一連
の工程から構成される。
【０００９】本発明は所望の装置を実現するのに、既に
設計評価されている各チップのパタ−ンをそのまま使用
して１チップ化するようにしたものである。しかも上記
のようにすれば、従来ばらばらに形成されていた各チッ
プ及びそれらの間の配線を、１つの半導体基板に一挙に
形成することができる。
設計評価されている各チップのパタ−ンをそのまま使用
して１チップ化するようにしたものである。しかも上記
のようにすれば、従来ばらばらに形成されていた各チッ
プ及びそれらの間の配線を、１つの半導体基板に一挙に
形成することができる。
【００１０】
【発明の実施の形態】以下図面を参照して本発明の実施
の形態を説明する。図１において１は半導体チップ、
Ａ，Ｂはチップ１内で同一工程でいっしょに形成された
チップ相当領域で、これら領域はそれぞれ以前にチップ
Ａ、チップＢとして評価ずみのものである。２，３はチ
ップ相当領域Ａ，Ｂが以前チップＡ，Ｂであった時のボ
ンディングパッド（これを仮にインナ−ボンディングパ
ッドというが、本発明ではボンディングパッド相当用パ
ッドという）、４はチップ１のボンディングパッド（こ
れを仮にアウタ−ボンディングパッドという）である。
このように既に評価確認ずみのチップ相当領域ＡとＢを
適当なスペ−ス５を置いてチップ１内に配置形成する。
このスペ−ス５はチップ相当領域Ａ，Ｂ間の相互配線６
の配線領域であり、また周縁付近には１チップ化した後
にＬＳＩからのリ−ド端子として外部と接続するための
ボンディングパッドとの配線（これを仮に外部配線とい
う）７に使用される配線領域も設けられる。即ち、チッ
プ相当領域ＡとＢ間の相互配線６を、領域Ａ，Ｂ各々が
有している該当ボンディングパッド間で上記配線領域５
を利用して領域Ａ，Ｂのプロセスによる配線層（ポリシ
リコン、アルミニウム等）でつくる。更に外部配線７に
相当するボンディングパッド４をチップ周辺に必要個数
レイアウトし、外部配線７を、該当する領域Ａ，Ｂのボ
ンディングパッド２，３とアウタ−ボンディングパッド
４の間で、やはりポリシリコン，アルミニウム等でつく
る。
の形態を説明する。図１において１は半導体チップ、
Ａ，Ｂはチップ１内で同一工程でいっしょに形成された
チップ相当領域で、これら領域はそれぞれ以前にチップ
Ａ、チップＢとして評価ずみのものである。２，３はチ
ップ相当領域Ａ，Ｂが以前チップＡ，Ｂであった時のボ
ンディングパッド（これを仮にインナ−ボンディングパ
ッドというが、本発明ではボンディングパッド相当用パ
ッドという）、４はチップ１のボンディングパッド（こ
れを仮にアウタ−ボンディングパッドという）である。
このように既に評価確認ずみのチップ相当領域ＡとＢを
適当なスペ−ス５を置いてチップ１内に配置形成する。
このスペ−ス５はチップ相当領域Ａ，Ｂ間の相互配線６
の配線領域であり、また周縁付近には１チップ化した後
にＬＳＩからのリ−ド端子として外部と接続するための
ボンディングパッドとの配線（これを仮に外部配線とい
う）７に使用される配線領域も設けられる。即ち、チッ
プ相当領域ＡとＢ間の相互配線６を、領域Ａ，Ｂ各々が
有している該当ボンディングパッド間で上記配線領域５
を利用して領域Ａ，Ｂのプロセスによる配線層（ポリシ
リコン、アルミニウム等）でつくる。更に外部配線７に
相当するボンディングパッド４をチップ周辺に必要個数
レイアウトし、外部配線７を、該当する領域Ａ，Ｂのボ
ンディングパッド２，３とアウタ−ボンディングパッド
４の間で、やはりポリシリコン，アルミニウム等でつく
る。
【００１１】図２は図１の一部断面を示すもので、１１
はチップ相当領域ＡまたはＢのトランジスタ領域、１２
はＮ型基板、１３，１４はＰ+ 型ソ−ス，ドレイン領
域、１５は絶縁膜、１６はポリシリコンゲ−ト電極、１
７はアルミニウム配線、１８は配線領域５での配線交差
領域で、１７1 ，１７2 は図１の配線６に対応するアル
ミニウム配線層、１９はポリシリコン配線層である。
はチップ相当領域ＡまたはＢのトランジスタ領域、１２
はＮ型基板、１３，１４はＰ+ 型ソ−ス，ドレイン領
域、１５は絶縁膜、１６はポリシリコンゲ−ト電極、１
７はアルミニウム配線、１８は配線領域５での配線交差
領域で、１７1 ，１７2 は図１の配線６に対応するアル
ミニウム配線層、１９はポリシリコン配線層である。
【００１２】上記例は、各チップ相当領域の相互配線及
び外部配線を、各チップのウエハプロセスを変えること
なく配線領域５を設けることにより実現する手法であっ
た。いわばプリント基板配線をチップと同一ウエハ上に
配線領域を設けて焼きつけたものであり、１チップ化後
のチップサイズは各チップ相当領域Ａ，Ｂの合成面積よ
り配線領域５分だけ大きくなるが、次に示す例は図１，
図２の例を改良し、配線領域５をほとんど零にすること
ができる１チップ化の手法で本発明の実施例である。
び外部配線を、各チップのウエハプロセスを変えること
なく配線領域５を設けることにより実現する手法であっ
た。いわばプリント基板配線をチップと同一ウエハ上に
配線領域を設けて焼きつけたものであり、１チップ化後
のチップサイズは各チップ相当領域Ａ，Ｂの合成面積よ
り配線領域５分だけ大きくなるが、次に示す例は図１，
図２の例を改良し、配線領域５をほとんど零にすること
ができる１チップ化の手法で本発明の実施例である。
【００１３】図３，図４がその例を示すものであるが、
ここでは説明を簡単にするためにチップ相当領域Ａ，Ｂ
それぞれは、図１，図２の場合と同様シリコンゲ−トプ
ロセスで構成されたＬＳＩとする。従ってチップ相当領
域Ａ，Ｂは各々配線層として、ソ−ス、ドレインを形成
する不純物拡散層（Ｐ+ ，Ｎ+ 拡散等）、ゲ−ト電極を
構成するポリシリコン層、そして通常配線層として多用
されるメタル配線層の３種類を有し、それらはチップ
Ａ，Ｂ上で回路構成に応じて電気的に絶縁されたり、結
合されたりする。チップ相当領域Ａ，Ｂの入力信号及び
出力信号は、通常チップ周辺に配置されたボンディング
パッド４よりパッケ−ジのリ−ドに結合されてＬＳＩの
外部と接続される。ボンディングパッドはメタル層で形
成されるのが通常である。
ここでは説明を簡単にするためにチップ相当領域Ａ，Ｂ
それぞれは、図１，図２の場合と同様シリコンゲ−トプ
ロセスで構成されたＬＳＩとする。従ってチップ相当領
域Ａ，Ｂは各々配線層として、ソ−ス、ドレインを形成
する不純物拡散層（Ｐ+ ，Ｎ+ 拡散等）、ゲ−ト電極を
構成するポリシリコン層、そして通常配線層として多用
されるメタル配線層の３種類を有し、それらはチップ
Ａ，Ｂ上で回路構成に応じて電気的に絶縁されたり、結
合されたりする。チップ相当領域Ａ，Ｂの入力信号及び
出力信号は、通常チップ周辺に配置されたボンディング
パッド４よりパッケ−ジのリ−ドに結合されてＬＳＩの
外部と接続される。ボンディングパッドはメタル層で形
成されるのが通常である。
【００１４】図４は図３の一部断面を示すものである
が、これは図２に対応させた場合の例であるから、対応
個所には同一符号を付して説明を省略し、特徴とする点
を説明する。図４において２１はＰウエル層、２２，２
３はＮチャネル型トランジスタ２５のソ−ス，ドレイン
層、２４はポリシリコンよりなるゲ−ト電極、２６は層
間絶縁膜、２７はこの絶縁膜上に設けられた第２層目の
アルミニウム配線層で、図３の配線６または７と対応す
るものである。２８はアルミニウム配線１７，２７間を
つなぐためのコンタクトである。
が、これは図２に対応させた場合の例であるから、対応
個所には同一符号を付して説明を省略し、特徴とする点
を説明する。図４において２１はＰウエル層、２２，２
３はＮチャネル型トランジスタ２５のソ−ス，ドレイン
層、２４はポリシリコンよりなるゲ−ト電極、２６は層
間絶縁膜、２７はこの絶縁膜上に設けられた第２層目の
アルミニウム配線層で、図３の配線６または７と対応す
るものである。２８はアルミニウム配線１７，２７間を
つなぐためのコンタクトである。
【００１５】このように図３、図４の手法は、絶縁膜２
６を挟んでメタル配線１７，２７を形成し、この第２層
目のメタル配線層をチップ相当領域Ａ，Ｂ間の相互配線
６及び外部配線７として使用する。第２層目のメタル配
線２７による信号は、チップ相当領域Ａ，Ｂ各々の入出
力信号（電源含む）のみでよい。また第２層目のメタル
配線２７と第１層目のメタルにより形成されたインナ−
ボンディングパッド間にて除去し、層間のコンタクトホ
−ルをつくることより可能である。このようなコンタク
ト２８を通常ビア・コンタクト（ＶＩＡ ｃｏｎｔａｃ
ｔ）と称している。即ちボンディングパッド２または３
の上にビア・コンタクトをつくり、その上に第２層目の
メタル（アルミニウム）を蒸着することで各層のメタル
配線が結合される。しかしビア・コンタクトは必ずしも
ボンディングパッド２または３上に形成する必要がない
ことは明らかである。チップ相当領域Ａ，Ｂが複合され
た新ＬＳＩも、最終的にＬＳＩ外部と信号伝達するボン
ディングパッド（アウタ−ボンディングパッド）４が必
要であるが、これは第２層目のメタルで形成する。
６を挟んでメタル配線１７，２７を形成し、この第２層
目のメタル配線層をチップ相当領域Ａ，Ｂ間の相互配線
６及び外部配線７として使用する。第２層目のメタル配
線２７による信号は、チップ相当領域Ａ，Ｂ各々の入出
力信号（電源含む）のみでよい。また第２層目のメタル
配線２７と第１層目のメタルにより形成されたインナ−
ボンディングパッド間にて除去し、層間のコンタクトホ
−ルをつくることより可能である。このようなコンタク
ト２８を通常ビア・コンタクト（ＶＩＡ ｃｏｎｔａｃ
ｔ）と称している。即ちボンディングパッド２または３
の上にビア・コンタクトをつくり、その上に第２層目の
メタル（アルミニウム）を蒸着することで各層のメタル
配線が結合される。しかしビア・コンタクトは必ずしも
ボンディングパッド２または３上に形成する必要がない
ことは明らかである。チップ相当領域Ａ，Ｂが複合され
た新ＬＳＩも、最終的にＬＳＩ外部と信号伝達するボン
ディングパッド（アウタ−ボンディングパッド）４が必
要であるが、これは第２層目のメタルで形成する。
【００１６】図３，図４の如く構成されたＬＳＩにあっ
ては、チップ相当領域Ａ，Ｂ上に第２層目の配線２７が
形成でき、図１の場合のように特に配線領域５を特に設
ける必要がないため、チップサイズを小さくできる。ま
た第１層目と第２層目の配線の交差点にアルミニウムを
使用できるため、該抵抗を小に保持できて高速設計が可
能となる。また第１層目の配線１７と第２層目の配線２
７は同一平面上で交差しないため、配線設計の自由度が
増すものである。
ては、チップ相当領域Ａ，Ｂ上に第２層目の配線２７が
形成でき、図１の場合のように特に配線領域５を特に設
ける必要がないため、チップサイズを小さくできる。ま
た第１層目と第２層目の配線の交差点にアルミニウムを
使用できるため、該抵抗を小に保持できて高速設計が可
能となる。また第１層目の配線１７と第２層目の配線２
７は同一平面上で交差しないため、配線設計の自由度が
増すものである。
【００１７】図５は図３，図４の手法を用いたパタ−ン
配置例である。Ａ〜Ｅが既に開発され機能が確認されて
いるＬＳＩ（チップ相当領域）で、同一チップ相当領域
が重複しても可である（例えばＤ＝Ｅ）。また各チップ
相当領域間の配線は第２層目のアルミニウム配線２７
（図５の配線６または７に相当）でつくる。各チップ相
当領域が本来有しているパッド２，３と第２層目の配線
６，７はビア・コンタクトで接続する。外周のパッド４
が新ＬＳＩのボンディングパッドとなり、第２層目のア
ルミニウムでつくるものである。
配置例である。Ａ〜Ｅが既に開発され機能が確認されて
いるＬＳＩ（チップ相当領域）で、同一チップ相当領域
が重複しても可である（例えばＤ＝Ｅ）。また各チップ
相当領域間の配線は第２層目のアルミニウム配線２７
（図５の配線６または７に相当）でつくる。各チップ相
当領域が本来有しているパッド２，３と第２層目の配線
６，７はビア・コンタクトで接続する。外周のパッド４
が新ＬＳＩのボンディングパッドとなり、第２層目のア
ルミニウムでつくるものである。
【００１８】なお本発明は実施例のみに限られることな
く種々の応用が可能である。例えば実施例では、チップ
相当領域Ａ，Ｂ等の構造がシリコンゲ−ト型の場合を説
明したが、アルミニウムゲ−ト型、タングステンゲ−ト
型、モリブデンゲ−ト型等種々の場合に適用できる。ま
た配線のメタル材料としては、アルミニウムのみに限ら
ずタングステン、モリブデン等種々の材料が使用でき
る。また実施例ではチップ相当領域Ａ，Ｂの外側領域に
アウタ−ボンディングパッド４を形成しているが、パタ
−ン形状が許せばチップ相当領域Ａ，Ｂのボンディング
パッド２，３と同一ライン上にパッド４を形成してもよ
い。またメタル配線層としてアルミニウムを用いた２層
配線の場合を説明したが、３層，４層等の多層配線とし
てもよい。
く種々の応用が可能である。例えば実施例では、チップ
相当領域Ａ，Ｂ等の構造がシリコンゲ−ト型の場合を説
明したが、アルミニウムゲ−ト型、タングステンゲ−ト
型、モリブデンゲ−ト型等種々の場合に適用できる。ま
た配線のメタル材料としては、アルミニウムのみに限ら
ずタングステン、モリブデン等種々の材料が使用でき
る。また実施例ではチップ相当領域Ａ，Ｂの外側領域に
アウタ−ボンディングパッド４を形成しているが、パタ
−ン形状が許せばチップ相当領域Ａ，Ｂのボンディング
パッド２，３と同一ライン上にパッド４を形成してもよ
い。またメタル配線層としてアルミニウムを用いた２層
配線の場合を説明したが、３層，４層等の多層配線とし
てもよい。
【００１９】
【発明の効果】以上説明した如く本発明によれば、チッ
プ相当領域は従来のチップ構成にほとんど手を加えない
ので、機能、特性共に評価ずみのものが同一プロセスで
そのまま１チップ化できる。また１チップ化できるた
め、従来のプリント基板を用いるものと比べ信頼線が向
上する。また本装置を得るのに従来のウエハプロセスを
そのまま利用でき、製造工程の簡略化が可能である。ま
たチップ相当領域上に第２層目以降の配線が形成できる
ためチップサイズの縮小が可能である。また、第１、第
２層目等の交差配線部に共にアルミニウムを使用できる
ため、抵抗を小にできて高速設計が可能となる。また第
２層目以降の配線は第１層目のそれと同一平面上で交差
しないため、配線設計の自由度が増すものである。また
本発明では、配線６に、機械的接続（ボンディングワイ
ヤによる）を用いない通常のＩＣプロセスによるＩＣ配
線が可能で、大幅なＩＣ微細化が可能となるし、この事
に加えて本発明は、ＩＣチップ内でのボンディングおよ
びボンディングワイヤの交差部も生じないことから、量
産性に優れ、また工程が簡単化される利点もある。また
本発明は、チップ内でのボンディングが不要だから、ボ
ンディング回数が減ると共にチップに機械的ストレスを
与える機会が大幅に減少する。したがってこの点でも従
来の装置と比べ、信頼性が向上するものである。
プ相当領域は従来のチップ構成にほとんど手を加えない
ので、機能、特性共に評価ずみのものが同一プロセスで
そのまま１チップ化できる。また１チップ化できるた
め、従来のプリント基板を用いるものと比べ信頼線が向
上する。また本装置を得るのに従来のウエハプロセスを
そのまま利用でき、製造工程の簡略化が可能である。ま
たチップ相当領域上に第２層目以降の配線が形成できる
ためチップサイズの縮小が可能である。また、第１、第
２層目等の交差配線部に共にアルミニウムを使用できる
ため、抵抗を小にできて高速設計が可能となる。また第
２層目以降の配線は第１層目のそれと同一平面上で交差
しないため、配線設計の自由度が増すものである。また
本発明では、配線６に、機械的接続（ボンディングワイ
ヤによる）を用いない通常のＩＣプロセスによるＩＣ配
線が可能で、大幅なＩＣ微細化が可能となるし、この事
に加えて本発明は、ＩＣチップ内でのボンディングおよ
びボンディングワイヤの交差部も生じないことから、量
産性に優れ、また工程が簡単化される利点もある。また
本発明は、チップ内でのボンディングが不要だから、ボ
ンディング回数が減ると共にチップに機械的ストレスを
与える機会が大幅に減少する。したがってこの点でも従
来の装置と比べ、信頼性が向上するものである。
【図１】改良前のＬＳＩの概略平面図。
【図２】図１の一部断面図。
【図３】本発明の一実施例の概略平面図。
【図４】図３の一部断面図。
【図５】上記実施例の応用例を示す概略平面図。
１…半導体チップ、２〜４…ボンディングパッド、６，
７…配線、１２…Ｎ型基板、１７，２７…配線、２１…
Ｐウエル層、２６…層間絶縁膜、２８…ビア・コンタク
ト、Ａ，Ｂ…チップ相当領域。
７…配線、１２…Ｎ型基板、１７，２７…配線、２１…
Ｐウエル層、２６…層間絶縁膜、２８…ビア・コンタク
ト、Ａ，Ｂ…チップ相当領域。
Claims (3)
- 【請求項１】 複数のチップの機能及び特性を評価する
工程と、上記工程の後、前記チップの製造プロセスと同
一のプロセスを用いて、同時に、前記チップの機能及び
特性を基板上に形成し、チップ相当領域と成す工程と、
前記基板上に導電膜を形成し、前記チップ相当領域の間
の配線を行うと共に前記基板の周辺部にボンディングパ
ッドを形成する工程とを具備することを特徴とする大規
模集積回路装置の製造方法。 - 【請求項２】 複数のチップの機能及び特性を評価する
工程と、上記工程の後、前記チップの製造プロセスと同
一のプロセスを用いて、同時に、前記チップの機能及び
特性を基板上に形成し、チップ相当領域と成す工程と、
前記基板上に絶縁膜を形成する工程と、前記絶縁膜にビ
ア・コンタクトを形成する工程と、前記絶縁膜上に導電
膜を形成する工程とを具備することを特徴とする大規模
集積回路装置の製造方法。 - 【請求項３】 複数のチップの機能及び特性を評価する
工程と、上記工程の後、前記チップの製造プロセスと同
一のプロセスを用いて、同時に、前記チップの機能及び
特性を基板上に形成し、チップ相当領域と成すととも
に、前記基板上に導電膜を形成し、前記チップ相当領域
の間の配線を行う工程とを具備することを特徴とする大
規模集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32184596A JPH09205150A (ja) | 1996-12-02 | 1996-12-02 | 大規模集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32184596A JPH09205150A (ja) | 1996-12-02 | 1996-12-02 | 大規模集積回路装置の製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3088316A Division JP2752262B2 (ja) | 1991-04-19 | 1991-04-19 | １チップｌｓｉの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09205150A true JPH09205150A (ja) | 1997-08-05 |
Family
ID=18137075
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32184596A Pending JPH09205150A (ja) | 1996-12-02 | 1996-12-02 | 大規模集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09205150A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015526905A (ja) * | 2012-08-16 | 2015-09-10 | ザイリンクス インコーポレイテッドＸｉｌｉｎｘ Ｉｎｃｏｒｐｏｒａｔｅｄ | マルチダイ集積回路に使用するための柔軟なサイズのダイ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4918285A (ja) * | 1972-06-09 | 1974-02-18 | ||
| JPS5484984A (en) * | 1977-12-20 | 1979-07-06 | Fujitsu Ltd | Semiconductor integrated circuit |
-
1996
- 1996-12-02 JP JP32184596A patent/JPH09205150A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4918285A (ja) * | 1972-06-09 | 1974-02-18 | ||
| JPS5484984A (en) * | 1977-12-20 | 1979-07-06 | Fujitsu Ltd | Semiconductor integrated circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015526905A (ja) * | 2012-08-16 | 2015-09-10 | ザイリンクス インコーポレイテッドＸｉｌｉｎｘ Ｉｎｃｏｒｐｏｒａｔｅｄ | マルチダイ集積回路に使用するための柔軟なサイズのダイ |
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