JP2015526905A - マルチダイ集積回路に使用するための柔軟なサイズのダイ - Google Patents

Abstract

集積回路（ＩＣ）構造体（１００）は、第一のダイ（１１０）と第２のダイ（１１５）とを備えることができる。第２のダイは第１のベースユニット（１２０）と第２のベースユニット（１３０）とを備えることができる。第１のベースユニットと第２のベースユニットのそれぞれのベースユニットは自己完結型であり、第２のダイ内において第１のベースユニットと第２のベースユニットとの間をいかなる信号も通過しない。ＩＣ構造体はインターポーザ（１０５）を備えることができる。インターポーザは、第１のダイを第１のベースユニットに結合する第１の複数のダイ間配線（２１５Ａ）と、第１のダイを第３のベースユニットに結合する第３の複数のダイ間配線（２１５Ｃ）と、第１のベースユニットを第２のベースユニットに結合する第３の複数のダイ間配線（２１５Ｄ）とを備える。いくつかの実施形態では、第１と第２のベースユニットは同一である。

Description

発明の分野
本開示は、集積回路（ＩＣ）に関する。より特定的には、本開示は、複数のダイを用いて形成された集積回路に関する。

背景
マルチダイ集積回路（ＩＣ）は、複数のダイを単一のパッケージ内に配置したＩＣの種別である。マルチダイＩＣは、「システムインパッケージ」または「ＳiＰ」と呼ばれることもできる。マルチダイＩＣは、マルチダイが個別のＩＣとして、またはプリント回路基板上に実装された個々のＩＣパッケージとして実現されるとした場合に得ることができる速度よりも、ダイが単一のパッケージ内でより早い速度で別のダイと通信できるようにする回路構成を含むことができる。

最新の集積回路のためのマスクセットを作成することは、コストを要する試みである。「マスクセット」は、半導体製造のリソグラフィ工程のためのジオメトリを定義する電子データを指す。生成された各物理的マスクは「フォトマスク」と呼ばれる。「マスクセット」という語句は、特定のダイを作るために必要な、そのようなフォトマスクの集合を指す。

それぞれのダイがマスクセットを必要とするため、マルチＩＣダイ用のフォトマスクのコストが、単一のダイのＩＣ用フォトマスクのコストをはるかに上回ることがわかる。追加コストは、マルチＩＣダイの異なるバリエーション（たとえば、製品ラインまたは製品ファミリ）が開発されている状況で拡大する。典型的には、マルチダイＩＣの追加の製品ラインの作成は、たとえば、製品ラインの要件に応じて、たとえば、より大きなまたは小さなキャパシティの一つ以上の他の代替するダイを選択し、マルチダイＩＣの１つまたは複数のダイを切り替えることを含む。残念ながら、マルチダイＩＣ製品ファミリの作成に使用されるダイそれぞれにマスクセットを生成するニーズが、法外な費用となりうる。

要約
集積回路（ＩＣ）構造体は、第１のダイと第２のダイとを含むことができる。第２のダイは、第１ベースユニットと第２ベースユニットとを含むことができる。第１のベースユニットと第２のベースユニットとの各々は、自己完結型である。いかなる信号も第２のダイ内の第１のベースユニットと前記第２ベースユニットとの間を通過しない。ＩＣ構造は、また、インターポーザを含むことができる。インターポーザは、第１のダイを第１のベースユニットに結合する第１の複数のダイ間配線と、第１のダイを第２のベースユニットに結合する第２の複数のダイ間配線と、第２のベースユニットを第１のベースユニットに結合する第３の複数のダイ間配線と、を含むことができる。

任意に、第１のベースユニットと第２ベースユニットは、同一であってもよい。追加的または代替的に、第１のベースユニットと前記第２ベースユニットは、回路素子を含まないスクライブ領域によって分離されている。

任意に、第１のダイは、第１のジョイントテストアクショングループ（ＪＴＡＧ）インタフェースを含むことができ、第１のベースユニットは、第２のＪＴＡＧインターフェースを含むことができ、第２のベースユニットは、第３のＪＴＡＧインターフェースを含むことができる。いくつかのこのようなダイのために、第２のＪＴＡＧインターフェースは、第２のＪＴＡＧインタフェースのテストデータ入力信号が保存されている第１の動作モードと、第２のＪＴＡＧインタフェースのテストデータ入力信号が保存されていない第２の動作モードとを提供することができる。いくつかのこのようなダイのために、第３のＪＴＡＧインターフェースは、第３のＪＴＡＧインタフェースのテストデータ入力信号が保存されている第１の動作モードと、第３のＪＴＡＧインタフェースのテストデータ信号が保存されていない第２の動作モードを提供することができる。

第２のＪＴＡＧインターフェースは、ＪＴＡＧ信号を受信し、出力としてＪＴＡＧ信号のバッファされたバージョンのＪＴＡＧ信号を生成するように構成されたバッファを含むことができる。

インターポーザは、第１のベースユニットの入力テストデータ端子を第２のベースユニットのフィードスルーバイパス端子に結合する、ダイ間配線を含むことができ、ここにおいて、ダイ間配線は、第２のベースユニットのと第１のベースユニットの間に保存されていない信号経路を形成する。第３のＪＴＡＧインタフェースは、インターポーザのダイ間配線を介して第２のＪＴＡＧインターフェースの出力テストデータ端子に結合された入力テストデータ端子と、テストデータ入力端子に結合され、第３のＪＴＡＧインターフェースに対する第１の中間出力テストデータとして第３のＪＴＡＧインターフェースのテストデータ入力端子に受け取られる、保存されたバージョンの信号を生成するように構成されたレジスタと、第３のＪＴＡＧインタフェースの動作モードに応じて、第１の中間テストデータ出力信号または保存されていない第２の中間テストデータ出力信号を、第２のベースユニットの出力テストデータ端子に、渡すように構成されたセレクタ回路とを含む。

任意に、それぞれのベースユニットは、ジョイント・テスト・アクション・グループ（ＪＴＡＧ）インタフェースを含むことができ、ＪＴＡＧインターフェースは、テストデータ入力信号を受信し、第１の中間テストデータ出力信号として、テストデータ入力信号の保存されたバージョンを生成するように構成されたＪＴＡＧコントローラーと、ＪＴＡＧコントローラの制御の下で、フィードスルーバイパス信号または入力テストデータを第２の中間入力テストデータ出力信号として渡すように構成された第１のセレクタと、さらに、ＪＴＡＧコントローラの制御下で、第１の中間テストデータ出力信号または第２の中間テストデータ出力信号を通過させるように構成される第２のセレクタと、を含むことができる。

任意に、第１のベースユニットは、第２の複数のダイ間配線を介して第１のダイに結合された、動的構成ポートを含むことができる。そして、第２のベースユニットは、第３の複数のダイ間配線を介して第２のダイに結合された、動的構成ポートを備えることができる。第１のベースユニットは、複数の動作モードの１つを実施するように構成することができる。第２のベースユニットは、第１のベースユニットの動作モードとは独立して、複数の動作モードの１つを実施するよう構成可能である。

ＩＣのＪＴＡＧインタフェースは、テストデータ入力信号を受け取り、第１のテストデータ出力信号として、保存されたバージョンのテストデータ入力信号を生成するように構成されたＪＴＡＧコントローラと、ＪＴＡＧコントローラの制御の下で、第２の中間入力テストデータ出力信号として、フィードスルーバイパス信号または入力テストデータを渡すように構成された第１のセレクタと、さらに、ＪＴＡＧコントローラの制御下で、第１の中間テストデータ出力信号または第２の中間テストデータ出力信号を通過させるように構成される第２のセレクタと、を含むことができる。

集積回路ダイは、第１のベースユニットと第２のベースユニットとを含むことができる。第１のベースユニットと第２のベースユニットとの各々は、自己完結型であり、スクライブ領域によって分離され、いずれの信号も集積回路ダイ内の第１のベースユニットと第２のベースユニットとの間を通過しない。

ＩＣ構造体（ＩＣ構造）のトポグラフィック表示を示す第１のブロック図である。 ＩＣ構造の断面側面図を示す第２のブロック図である。 プログラマブルダイのための例示的なアーキテクチャを示す第３のブロック図である。 例示的なウェハを示す第４のブロック図である。 ＩＣ構造のトポグラフィックビューを示す第５のブロック図である。 図１および２を参照して説明されるＩＣ構造の他の局面を示す第６のブロック図である。 図７は、図６のインタフェースの実装の例示的な実装を示す第７のブロック図である。 図８は、図６のインタフェースの例示的な実装を示す第８のブロック図である。 図９は、インターポーザを使用するベースユニット間のジョイントテストアクショングループ（ＪＴＡＧ）の結合を示す第９のブロック図である。 図１０は、ＪＴＡＧインタフェースを示す第１０のブロック図である。 図１１は、図１０のＪＴＡＧインタフェースの動作状態を示す表である。

詳細な説明
明細書は、新規とみなされる１つまたは複数の実施形態の特徴を規定する特許請求の範囲をもって完了するが、１つまたは複数の実施形態は、図面と併せた説明の考慮からよりよく理解されるであろう。必要に応じて、一つあるいは複数の詳細な実施形態が、本明細書に開示される。しかしながら、１つまたは複数の実施形態は単なる例示であることが、理解されるべきである。したがって、本明細書中に開示される特定の構造および機能の詳細は、限定としてではなく、単に特許請求の範囲の基礎として、そして、種々に１つまたは複数の実施形態を、実質的にいずれの適切な詳細な構造にも採用するために、当業者に教示するための代表的な基礎として解釈されるべきである。さらに、本明細書で使用される用語および語句は、限定を意図するものではなく、むしろ本明細書に開示された一つ以上の実施形態の理解可能な説明を提供することを意図する。

本明細書中に開示される例示的な構造は、集積回路（ＩＣ）に関連し、より特定的には、複数のダイを用いて形成された集積回路に関する。本明細書中に開示される発明の構成によれば、複数のダイで形成されたＩＣは「マルチダイＩＣ」と呼ばれ、「Ｎ」ベースユニットを含む少なくとも１つのダイを用いて構築することができる。ここで 「Ｎ」は整数値である。ベースユニットは、ベースユニットが同一であり、スクライブラインを使用して離間されたウェハ上に、形成される。ベースユニットは、単一のウェハから、選択されたスクライブラインに沿って物理的に分離され、１、２、３、４、等に等しいＮ個のベースユニットを含むダイを形成することができる。

一度Ｎベースユニットのダイ（ここでは、ベースユニットダイと呼ぶ）に分離されると、各ベースユニットダイは、マルチダイＩＣとして、単一のパッケージ内の一つ以上の他のダイと組み合わされることができる。一つの局面では、複数のダイが積み重ねられたシリコンインターコネクト（ＳＳＩ）技術を用いて結合することができる。ダイ内のベースユニットの数を変えることによって、必要なマスクセットの数を過度に増加させることなく、異なるマルチダイＩＣ製品を作成することができる。たとえば、２つのベースユニットを有するベースユニットダイは、選択されたダイと組み合わせて、第１のマルチダイ製品を作成することができる。２つのベースユニットを有するベースユニットダイと同じウェハから取得される３つのベースユニットを有するベースユニットダイは、選択されたダイと組み合わせて、第２の異なるマルチダイＩＣ製品を作成することができる。第２のマルチダイＩＣ製品は、第１のマルチダイＩＣ製品を製造するために必要なマスクセット以上に、いずれの追加的マスクセットなしに製造可能である。

図１は、ＩＣ構造体１００のトポグラフィック表示を示す第１のブロック図である。ＩＣ構造体１００は、マルチダイＩＣ構造の一例を示す。図示されるように、ＩＣ構造体１００は、単一のパッケージ内にＩＣの複数のダイを積層するために使用することができるパッキング方法の一例を示す。ＩＣ構造体１００は、インターポーザ１０５と、ダイ１１０と、ダイ１１５と、を含むことができる。

ＩＣ構造体１００は、ＳＳＩ技術の一例であり、そのため、ＳＳＩ構造と呼ぶことができる。一般に、ＳＳＩ構造および／またはＳＳＩ技術は、インターポーザが１つまたは複数の他のダイの結合に使用される、マルチダイＩＣの構造を指す。インターポーザは、種々の材料のいずれかを用いて形成され、インターポーザに搭載された二つ以上の異なるダイを結合する、１つまたは複数のダイ間配線を含んでいる。インターポーザは、１つまたは複数のシリコン貫通ビア（ＴＳＶ）を含むことができる。ダイは、例示的には、はんだバンプを使用してインターポーザに結合されているが、これはそうである必要はない。

インターポーザ１０５は、ダイ１１０とダイ１１５とが水平方向に積層可能な平坦面を有するダイであってもよい。図示されるように、ダイ１１０とダイ１１５とはインターポーザ１０５の平坦面に並んで配置可能である。図１内では、２つの水平方向に積層されたダイとして実装されるが、ＩＣ構造体１００は、インターポーザ１０５の平坦面上に積層されている２以上のダイを有する実装とすることができる。たとえば、ＩＣ構造体１００は、インターポーザ１０５の平坦面上に搭載された３つ、４つ、またはそれ以上のダイを有することができる。別の実施形態においては、ダイ１１５は、ダイ１１０の上端に垂直に積層されることができる。さらに別の実施形態では、インターポーザ１０５は、２つの垂直に積み重ねられたダイの間の中間層として使用されることができる。その場合には、インターポーザ１０５は、マルチダイＩＣパッケージ内に垂直に積み重ねられたダイを他のダイから離すことができる。

インターポーザ１０５は、ＳＳＩデバイスの２つ以上のダイのための共通の搭載面と電気的結合点とを提供することができる。インターポーザ１０５は、結合ルーティングのための中間層として、あるいは、ＩＣ構造１００のグランドあるいは電源面の役割を果たすことができる。１つの局面では、インターポーザ１０５は、Ｎ型および／またはＰ型不純物でドープされあるいはドープされていない、シリコンウェハ基板を用いて実施することができる。インターポーザ１０５の製造は、金属の結合の一つ以上の層（複数）の堆積を可能にする１つまたは複数の追加の処理ステップを含むことができる。これらの金属の結合層は、アルミニウム、金、銅、ニッケル、種々のケイ化物、および／または同様のものを含むことができる。

インターポーザ１０５は、たとえば二酸化ケイ素などの、１つまたは複数の誘電体層または絶縁層（単数または複数）の堆積を可能にする１つ以上の追加のプロセス工程を用いて製造することができる。一般的には、インターポーザ１０５は能動回路素子を含まない、受動ダイとして実装することができる。別の局面では、しかし、インターポーザ１０５は、たとえば、トランジスタデバイスおよび／またはダイオードデバイスなどの能動回路素子の作成を可能にする、１つ以上の追加のプロセス工程を用いて製造することができる。上述のように、インターポーザ１０５は、一般に、ダイであり、この明細書の範囲内でより詳細に説明されるだろう１つ以上のＴＳＶとダイ間の配線とが存在することによって特徴づけられる。

シリコンインターポーザとしての本明細書中のインターポーザ１０５の実装は、例示の目的のみのために提供される。他のタイプのインターポーザとインターポーザ内の対応する構造を使用することができる。たとえば、有機材料、ガラスなどで形成されたインターポーザを使用することができる。この点に関して、ガラスインターポーザの場合に、ガラス貫通ビア（ＴＧＶＳ）などの他の構造が含まれることができる。したがって、本明細書中に開示される種々の構造および材料は、例示の目的のために提供されており、そのため、本明細書で開示する１つまたは複数の実施形態の限定を意図するものではない。

ダイ１１０とダイ１１５とはインターポーザ１０５を通してのみ通信する。ダイ１１５は、Ｎのベースユニットを有する、ベースユニットダイとして実装される。図１に描かれた例ではＮは３に等しい。従って、ダイ１５は、ベースユニット１２０と、ベースユニット１２５と、ベースユニット１３０と、を含む。ベースユニット１２０と、ベースユニット１２５と、ベースユニット１３０とは同一である。ダイ１１０は、ベースユニット１２０，ベースユニット１２５，ベースユニット１３０のそれぞれとインターポーザ１０５を介してのみ通信する。同様に、ベースユニットは１２０−１３０はダイ１１５を介して互いに通信しない。むしろ、ベースユニット１２０−１３０は、同じダイの一部であるにも関わらず、互いにインターポーザ１０５を介してのみ通信する。

ダイ１１５内では、ベースユニット１２０−１３０の各々は、完全に自己完結型である。ベースユニット１２０−１３０のそれぞれは、ウェハ・ソート・テスト、電源、グランド、クロック生成に、たとえば、位相ロックループ（ＰＬＬ）、ジョイントテストアクショングループ（ＪＴＡＧ）回路など必要なすべてのリソースを含む。一つの局面では、たとえば、ベースユニット１２０は、スクライブライン１３５によって、ベースユニット１２５から分離されている。同様に、ベースユニット１２５は、スクライブライン１４０によってベースユニット１３０から分離されている。「スクライブライン」は、たとえば、拡散層と金属層といった、ウェハ上のダイを形成する種々の処理層の多くを例示的に含む領域を指す。スクライブラインは、任意の回路構造を含んでいない。ウェハ上のスクライブラインは、たとえばダイといったウェハの構造体が、ウェハ処理が完了するときに、互いに物理的に分離されている、領域である。スクライブラインを、「スクライブ領域」、「スクライブ」または「ダイシール」と呼ぶこともできる。ベースユニット１２０−１３０は、図４を参照してさらに詳細に説明するように、ダイ１１５の周囲を定義するスクライブリング内にあるといえる。

ダイ１１０と１１５とは、たとえば、ランダムアクセスメモリ（ＲＡＭ）、中央処理装置、プログラマブルＩＣ、アナログ−デジタル（ＡＤ）変換器、デジタル−アナログ（ＤＡ）変換器、特定用途向け集積回路（ＡＳＩＣ）等のような、様々な異なるタイプのダイのいずれとしても実装することができる。一つの局面では、ダイ１１０とダイ１１５とは、たとえば、両方をプログラマブルＩＣ、両方をメモリといったように、それぞれ同じタイプのダイとして実装することができる。その場合は、両方が同じタイプでありつつ、２つのダイは同一であっても、または異なる構造、アーキテクチャ、および／または能力を有してもよい。別の局面では、ダイ１１０と１１５とのそれぞれは、異なるタイプのダイとして実装することができる。たとえば、ダイ１１５はＲＡＭまたはＡＳＩＣとして実装され、一方、ダイ１１０は、プログラム可能なＩＣとして実装されていてもよい。

たとえば、ダイ１１０は、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）などのプログラマブルＩＣとして実現することができ、一方、ダイ１１５は、ベースユニット１２０−１３０のそれぞれが同一の回路ブロックであるＡＳＩＣとして実装されることができる。たとえば、ベースユニット１２０−１３０のそれぞれは、高速シリアル入力／出力（ＨＳＳＩＯ）、ＡＤ変換器、ＤＡ変換器等として、実装することができる。

ダイ１１５のベースユニット１２０−１３０を実装するために使用される回路ブロックの特定のタイプにかかわらず、それぞれが、インターポーザ１０５にダイ１１５を結合するための結合密度の要件に対応する複数の異なる大きさの、適切なピッチで実装されることができる。複数の異なるサイズのバージョンのダイ１１５は、ベースユニットを含むウェハをダイシングする方法に応じて、１、２、３、４、またはそれ以上のベースユニットを含んで形成することができる。

これは、たとえばベースユニット１２０−１３０の各々が別個のダイである場合など、ダイ１１５が２つあるいはそれ以上の別々のダイに分離される場合、インターポーザ１０５上にそれぞれのダイを装着するための間隔要件は、２つ以上のベースユニットが単一のダイに含まれる場合に比べてより大幅に大きくなると理解されるべきである。つまり、インターポーザ１０５上に搭載されるため、たとえばダイ１１５などの単一のダイ内のベースユニット１２０とベースユニット１２５間の間隔は、たとえば、スクライブライン１３５に沿って切断することにより、ベースユニット１２０が物理的にベースユニット１２５から分離された場合など、ベースユニット１２０とベースユニット１２５がそれぞれ別個のダイとして実装されていた場合の両者の間の間隔よりも小さい。また、インターポーザ１０５といったインターポーザを使用するＳＳＩ技術を使用して構築されたマルチダイＩＣ構造の組立のコストは、インターポーザに装着されたダイの数に依存する。したがって、単一のダイに２つ以上のベースユニットを含むことによって、各ベースユニットがインターポーザ１０５を介して他のベースユニットに通信的に連結されているにもかかわらず、インターポーザ１０５上のより少ない領域が使用され、より少ないコストが発生する。

図２は、ＩＣ構造の断面側面図を示す第２のブロック図である。より詳細には、図２は、切断線２−２に沿って切断した図１のＩＣ構造体１００の図を示す。このように、同じ番号は本明細書全体を通して同じ要素を指すために使用されるだろう。

図２に示すように、ダイ１１０とダイ１１５の各々は、電気的にはんだバンプ２０５を介してインターポーザ１０５に結合されることができる。はんだバンプ２０５は、様々な異なるタイプのはんだバンプのいずれかを使用して実装することができる。使用可能な様々な異なるタイプのはんだバンプの例としては、銅ピラー、銀−スズ（Ａｇ−Ｓｎ）バンプ、鉛−スズバンプ、銅−スズバンプ等が挙げられるが、これらに限定されない。それぞれのはんだバンプ２０５は、ダイ１１０とダイ１１５を物理的に取り付ける役目をすることができる。はんだバンプ２０５をを介して、たとえば、インターポーザ１０５は、ダイ１１０に結合される。同様に、はんだバンプ２０５をを介して、（図示されないベースユニット１２０−１３０を含む）ダイ１１５は、インターポーザ１０５に結合される。一つの実施形態では、はんだ２０５は、「マイクロバンプ」の形で実装されることができる。

ダイ１１０およびダイ１１５のインターポーザ１０５への結合は、はんだバンプ２０５を介して達成することができるが、他の種々の技術も、ダイ１１０およびダイ１１５をインターポーザ１０５に結合するために使用することができる。たとえば、ボンド配線又はエッジ配線も、ダイ１１０およびダイ１１５をインターポーザ１０５に結合するために使用されることができる。別の例では、ダイ接着材料も、ダイ１１０およびダイ１１５をインターポーザ１０５に物理的に取り付けるために使用されることがができる。このため、図２に示されるように、はんだバンプ２０５を介して、ダイ１１０とダイ１１５とはインターポーザ１０５に結合されるが、その結合は、例示の目的のために提供され、本明細書中に開示される１あるいは複数の実施形態を限定するものではない。

インターポーザ１０５内の結合材料は、ダイ１１０とダイ１１５との間のダイ内信号を渡すダイ間配線を形成するために使用可能である。インターポーザ１０５の２４０と符合された領域は、１つ以上の、たとえば、パターン化された金属といった、導電性であって、ワイヤや配線を形成する層を含むことができる。たとえば、配線２１５は、領域２４０の１つまたは複数のパターン化された金属層を用いて形成されることができる。したがって、配線２１５は、はんだバンプ２０５Ａをはんだバンプ２０５Ｂに結合し、それによってダイ１１０をダイ１１５に結合し、ダイ１１０とダイ１１５との間でダイ内信号を交換することを可能とするダイ間配線を表す。

加えて、インターポーザ１０５は、（図示しない）ビアと一体に結合されることができる複数の導電層を用いて実装されることができる。その場合には、配線２１５は、インターポーザ１０５内の複数のビアを使用して一体に結合された２つ以上の導電層を用いて実現されることができる。たとえば、ダイ間配線など、インターポーザ１０５内での配線を実現するための複数の導電層の使用は、インターポーザ１０５内で、より多くの数の信号のルーティングを可能にし、信号のより複雑なルーティングを達成する。

本明細書中では、端子、信号線、配線、およびそれらの対応する信号を指すために同一の参照符号が用いられる。この点において、用語「信号」、「配線」、「結合」、「端末」および「端子」という用語は、本明細書内で、時々に、交換可能に使用されうる。また、「信号」、「配線」あるいは他の同様の用語は、たとえば、単一の配線を介して単一ビットの搬送、または複数のパラレルな配線を介して、複数の並列ビットの伝達の搬送を行うといった、１つまたは複数の信号を表すことができることを理解すべきである。さらに、それぞれのっ信号または配線は、本ケースのように各配線または信号によって結合された、２つあるいはそれ以上の部品の間の、双方向通信を表してもよい。

はんだバンプ２２０は、インターポーザ１０５を表面２３５に電気的に結合するために使用することができる。表面２３５はたとえば、ＩＣ構造１００が実装されるマルチダイＩＣパッケージを表すことができる。はんだバンプ２２０は、さらに、マルチダイＩＣパッケージの外部のノードに直接ＩＣ構造１００を結合することができる。一の実施形態では、はんだバンプ２２０は「ＣＯＮＴＲＯＬＬＥＤ ＣＯＬＬＡＰＳＥ ＣＨＩＰ ＣＯＮＮＥＣＴＩＯＮ」または「Ｃ４」バンプの形で実装されることができる。たとえば、はんだバンプ２２０はインターポーザ１０５を表面２３５に物理的に付着させるために用いられる。ＴＳＶ２２５は、導電性材料が充填されたときに、たとえば、インターポーザ１０５の全体ではなくある一部に伸びて、インターポーザ１０５を垂直に横切る電気的結合を形成するビアを表す。

ＴＳＶ２２５は、第１の平面、すなわち、はんだバンプ２０５の表面に結合される表面から、第２の平面、すなわちはんだバンプ２２０が結合される表面に伸びるインターポーザ１０５の穴のドリルあるいはエッチングによって実装される。そして、導電性材料が、ＴＳＶ内に置かれることができる。ＴＳＶ２２５を充填するために使用することができる導電性材料の例は、アルミニウム、金、銅、ニッケル、種々の尻サイド、および／または同様のものが挙げられるが、これらに限定されない。別の例では、ＴＳＶ２２５は、配線２１５を形成するために持ちいられるとき、領域２４０の１つあるいはそれ以上の金属層にはんだバンプ２２０を結合するために、インターポーザ１０５を実質的に横切ることができる。そして、配線２１５と１つあるいはそれ以上の従来のビアとが、ＴＳＶ２２５をはんだバンプ２０５に結合させることができる。

説明したように、インターポーザ１０５を実装するために、他の技術を用いることができる。他の技術がたとえばＴＧＶなどのような対応する他の構造に使用される限りにおいて、「貫通ビア」（ＴＶ）という語句は、ＴＳＶ、ＴＧＶ、あるいは、インターポーザ構造を完全に横切るあるいは実質的に横切る導電体を表す他の構造を意味するために使用できる。いずれの場合においても、再び図２を参照すると、ＴＳＶ２２５は、はんだバンプ２２０と組み合わされ、ダイ１１０とダイ１１５とを表面２３５に結合する。図２に示すように、インターポーザ１０５の第１の平面は、物理的に、ダイ１１０と１１５に結合されることができる。インターポーザ１０５の第２の平面は、物理的に表面２３５に結合されることができる。

説明したように、ダイ１１５の個々のベースユニットは、図２に示されていないが、個々のベースユニットの間の通信は、ダイ１１５の内部では起こらない。むしろ、個々のベースユニット間の通信は、仮に必要とされる範囲においても、図２に図示されるさまざまなダイ間配線を用い、インターポーザ１０５を介して起こる。これは、ベースユニットの各々が同一の方法で実装され、スクライブラインによってウェハに離間され、したがって、さまざまな数のベースユニットを有するダイの作成を可能にする。

図３は、プログラマブルダイのための例示的なアーキテクチャ３００を示す第３のブロック図である。アーキテクチャ３００は、たとえば、ＦＰＧＡタイプのダイを実装するために使用されることができる。示されるように、アーキテクチャ３００は、たとえば論理ブロックといった、プログラマブル回路のいくつかの異なるタイプを含む。たとえば、アーキテクチャ３００は、マルチ・ギガビット・トランシーバ（ＭＧＴ）３０１と、コンフィギュラブル・ロジック・ブロック（ＣＬＢ）３０２と、ＲＡＭブロック（ＢＲＡＭ）３０３と、入力／出力ブロック（ＩＯＢ）３０４と、コンフィギュレーション／クロックロジック（ＣＯＮＦＩＧ／ＣＬＯＣＫＳ）３０５と、デジタル信号処理ブロック（ＤＳＰ）３０６と、専用Ｉ／Ｏブロック３０７（たとえば、構成ポートおよびクロックポート）と、たとえば、デジタルクロックマネージャ、ＡＤ変換器、システム監視ロジックなどを含む他のプログラマブルロジック３０８と、といった多くのさまざまなプログラム可能なタイルを含むことができる。

いくつかのダイでは、各プログラマブルタイルは、プログラマブル・インターコネクト（ＩＮＴ）３１１を含み、ＩＮＴ３１１は、各隣接タイルにおける対応するＩＮＴ３１１から、あるいはＩＮＴ３１１への、標準化された結合を有する。したがって、ＩＮＴ３１１はともに、図示されたダイのためのプログラム可能な結合構造を実装する。各ＩＮＴ３１１はまた、図３の上部に含まれる例によって示されるように、同一タイル内のプログラマブルロジック要素へまたはプログラマブルロジック要素からの結合を含む。

たとえば、ＣＬＢ３０２は、ユーザロジックと単一のＩＮＴ３１１を実装するようにプログラムすることができるコンフィギュラブル論理要素（ＣＬＥ）３１２を含むことができる。ＢＲＡＭ３０３は、一つ以上のＩＮＴ３１１に加えて、ＢＲＡＭ論理要素（ＢＲＬ）３１３を含むことができる。例示的に、タイルに含まれるＩＮＴ３１１の数は、タイルの高さに依存する。図示されるアーキテクチャでは、ＢＲＡＭタイルは、５つのＣＬＢと同じ高さを有するが、他の数（たとえば４）を使用することもできる。ＤＳＰタイル３０６は、適切な数のＩＮＴ３１１に加えてＤＳＰ論理要素（ＤＳＰＬ）３１４を含むことができる。ＩＯＢ３０４は、たとえば、ＩＮＴ３１１の１つのインスタンスに加えて、２つのＩ／Ｏ論理要素（ＩＯＬ）３１５のインスタンスを含むことができる。当業者には明らかなように、実際のＩ／Ｏパッドは、たとえば、ＩＯＬ３１５に結合され、例示的にはＩＯＬ３１５の領域に限定されない。

図３に描かれた例では、たとえば領域３０５と領域３０７と領域３０８とで形成されたダイの中央付近のコラムな領域は、構成、クロックおよび他の制御論理のために使用することができる。この列から延びる水平領域３０９は、プログラマブルＩＣの全体にわたってクロックおよび設定信号を配信するために使用される。

アーキテクチャ３００はさらに、１つあるいは複数のインターフェース３５０を含む。それぞれのインターフェース３５０は、本明細書の図５と図６を参照してより詳細に説明するダイ間インタフェースである。一般に、インターフェース３５０は、ダイ対ダイの通信を容易にするプログラマブルデータパスおよび構成バッファとして実装される。より特定的には、インターフェース３５０は、アーキテクチャ３００が実装されたダイからベースユニットへの通信をサポートする。アーキテクチャ３００は、２以上のインターフェース３５０を含むことができると理解すべきである。一つの局面では、アーキテクチャ３００は、アーキテクチャ３００が実装されたダイが通信すべき各ベースユニットに対する１つのインターフェース３５０を含む。

図３に示されるアーキテクチャを利用するいくつかのＩＣは、ＩＣの大部分を構成する規則的な列状構造を中断する、追加の論理ブロックを含む。追加の論理ブロックは、プログラマブルブロックおよび／または専用回路とすることができる。たとえば、ＰＲＯＣ３１０として図示されたプロセッサブロックは、ＣＬＢやブロックＲＡＭの複数の列にまたがる。

一つの局面では、ＰＲＯＣ３１０は、たとえば、ＩＣのプログラム可能な回路を実装するダイの一部として製造されるハード配線されたプロセッサなどの、専用回路として実装される。ＰＲＯＣ３１０は、たとえば、プログラムコードを実行することができる１つ以上のコアといった個々のプロセッサから、１つのあるいは複数のコア、モジュール、コープロセッサ、インターフェース、などを有するプロセッサシステム全体までに複雑に及ぶ、異なるプロセッサのタイプおよび／またはシステムを表すことができる。

別の局面では、ＰＲＯＣ３１０が、アーキテクチャ３００から省略され、記載された１つまたは複数の他のタイプのプログラマブルブロックに置き換えられる。さらに、そのようなブロックは、プログラマブル回路の様々なブロックは、ＰＲＯＣ３１０の場合と同様に、プログラムコードを実行することができるプロセッサを形成するために使用することができるという点で、「ソフト・プロセッサ」を形成するために使用されることができる。

「プログラマブル回路」という語句は、たとえば、本明細書に記載される様々なプログラム可能な、または構成可能な回路ブロックまたはタイルといった、ＩＣあるいはダイ内の回路要素と、また、ダイにロードされた構成データに応じて、さまざまな回路ブロック、タイル、および／または、要素を選択的に結合する結合回路も意味することができる。たとえば、ＣＬＢ３０３とＢＲＡＭ３０３とのように、図３に示されたＰＲＯＣ３１０外部にある部分は、ダイのプログラム可能な回路とみなすことができる。

一般的に、構成データがダイにロードされるまで、プログラム可能な回路の機能は確立されていない。ＦＰＧＡのようなダイのプログラマブル回路をプログラムするために、複数のコンフィギュレーション・ビットを使用することができる。コンフィギュレーション・ビットは、例示的には「コンフィギュレーション・ビットストリーム」と呼ばれている。一般的には、プログラム可能な回路は、ダイに初めてコンフィギュレーション・ビットストリームがロードされるまでは、動作または機能しない。コンフィギュレーション・ビットストリームは、プログラム可能な回路内の特定の回路設計を有効に実装するか、インスタンス化する。回路設計は、たとえば、プログラム可能な回路ブロックの機能的局面と、様々なプログラム可能な回路ブロック間の物理的な結合性を特定する。

「ハード配線された」または「ハード化された」回路、すなわち、プログラム可能ではない回路が、ＩＣの一部として製造される。プログラム可能な回路とは異なり、ハード配線された回路や回路ブロックは、ＩＣの製造後にコンフィギュレーション・ビットストリームのロードを通して実装されない。ハード配線された回路は、一般に、たとえばＰＲＯＣ３１０および／またはインターフェース３５０等のダイに、最初にコンフィギュレーション・ビットストリームをロードすることなく機能する、専用の回路ブロックと結合、を有すると考えられる。

いくつかの例では、ハード配線された回路は、ダイ内の一つ以上のメモリ素子に記憶されたレジスター設定または設定値に応じて設定または選択することができる１つ以上の動作モードを有することができる。動作モードは、たとえば、ダイへのコンフィギュレーションビットストリームのロードを通して、設定することができる。この能力にかかわらず、ダイの一部として製造されたときにハード配線された回路が動作可能であり、特定の機能を有するので、ハード配線された回路は、プログラム可能な回路とはみなされない。

図３は、プログラム可能な回路、たとえば、プログラマブル・ファブリックを含むダイを実装するために使用することができる例示的なアーキテクチャを説明することを意図している。たとえば、図３に示される、列内の論理ブロックの数、コラムの相対幅、コラムの数および順序、コラムに含まれる論理ブロックの種類、論理ブロックの相対サイズ、および結合／ロジックの実装は、純粋に例示的なものである。ユーザ回路設計の効率的な実施を促進するために、実際のダイでは、たとえば、ＣＬＢが現れるところすべてに、例示的に隣接する二つ以上の列のＣＬＢが含まれる。隣接するＣＬＢ列の数は、しかしながら、ダイの全体の大きさによって可変とできる。さらに、ダイ内のＰＲＯＣ３１０のようなブロックのサイズおよび／または位置決めは、説明のみを目的とするものであり、本明細書中に開示される一以上の実施形態を限定することを意図するものではない。

図１を参照すると、たとえば、図３のアーキテクチャ３００はダイ１１０内に実装されることができる。しかしながら、ダイ１１０内に実装されたアーキテクチャは、図３を参照して説明した全ての要素を含む必要はないことが理解されるべきである。ダイ１１０は、たとえば、図３で説明した要素の任意のサブセットを含むことができる。一つの局面では、しかし、ダイ１１５は、インターフェース３５０を含む。同様にダイ１１５は、図３を参照して説明した要素の任意のサブセットを含むことができる。特定の局面では、ダイ１１０とダイ１１５とに含まれる、１つのあるいは複数のあるいはすべての要素は、ＩＣ構造体１００の一つのダイに含まれるすべての要素の種別あるいはブロックが、重複する機能を回避するためにＩＣ構造体１００の他のいずれのダイにも含まれないという点において、相互に排他的である。別の局面では、しかしながら、ダイ１１０とダイ１１５とは、重複する機能を有する同じ種別の要素を１つ又はそれ以上含むことができる。

図４は、例示的なウェハ４００を示す第４のブロック図である。ウェハ４００上の各網掛けの正方形領域はベースユニットを表している。図に示されるように、各ベースユニットは、スクライブラインまたは領域によって互いに他のベースユニットから離間されている。各ベースユニットは、互いに他のベースユニットと同一である。示されるように、各ベースユニットの間にスクライブラインを配置することにより、ベースユニットの数が異なるダイを、ウェハ４００から作成することができる。

たとえば、重輪郭で示されるスクライブリング４０５によって、物理的にウェハ４００から分離されている場合、単一のベースユニットを有するダイが、ウェハ４００から生成されることができる。スクライブリング４０５によって、ダイの外周が定義される。重輪郭で示されるスクライブリング４０５によって、物理的にウェハ４００から分離されている場合、２つのベースユニットを有するダイが、ウェハ４００から生成されることができる。スクライブリング４１０によって、ダイの外周が定義される。別の例として、スクライブリング４１５あるいは４２０によってそれぞれ物理的にウェハ４００から分離されている場合、それぞれ、３つのベースユニットを有するダイ、あるいは４つのベースユニットを有するダイがウェハ４００から生成されることができる。スクライブリング４１５によって、３つのベースユニットを有するダイの外周が定義される。スクライブリング４２０によって、４つのベースユニットを有するダイの外周が定義される。

図４に示される例は、例示の目的のみのためのものである。ウェハ４００をダイシングするために使用されるスクライブラインの特定のパターンに応じて、種々の数のベースユニットのダイが得られることが理解されるべきである。図１を参照すると、ダイ１１５はウェハ４００から生成することができる３つのベースユニットを有するダイの一例である。

図５は、ＩＣ構造５００のトポグラフィックビューを示す第５のブロック図である。ＩＣ構造５００は、図１のＩＣ構造体１００と同様に実装することができるマルチＩＣダイである。ＩＣ構造５００は、ＳＳＩ技術を使用して実装される。図のように、ＩＣ構造５００は、ダイ５１０とダイ５１５が搭載されたインターポーザ５０５を含む。この例では、たとえば、ダイ１１０の代わりに、ダイ５１０が使用されている。ＩＣ構造５００は、たとえば、ＩＣ構造１００に比べてより少ない機能を提供するより小型なマルチダイＩＣの異なるファミリーといった、ＩＣ構造１００のより小さいバージョンであることができる。図１のＩＣ構造１００が３つのベースユニットを有するダイ１１５を含むところ、図５のＩＣ構造５００は、ベースユニット５２０とベースユニット５２５との２つのベースユニットのみを有するダイ５１５を含む。ベースユニット５２０とベースユニット５２５とは、互いに同一であってもよく、また、ベースユニット１２０と同一であってもよい。図１と図４を用いて説明したようにダイ５１５は、ウェハ、すなわち、ダイ１１５が取得されるウェハと同じウェハから得ることができる。

説明したように、各ベースユニットは、ダイ上の別々の独立した回路ブロックである。一つの局面では、一方で、図３を参照して示すように、各ベースユニットは、プログラマブルＩＣアーキテクチャを実装している。別の局面では、各ベースユニットは、構成データのロードに応じて一つ以上の異なる動作モードが実装された、固定回路、または実質的に固定された回路を実装する。たとえば、各ベースユニットがＨＳＳＩＯを実装した場合を考える。各ＨＳＳＩＯは、実施のために、マルチダイＩＣ構造内に、別のダイ、たとえば、マスタダイ、からのコンフィギュレーションを必要とする１つまたは複数の異なる動作モードを実装するように構成することができる。

ＨＳＳＩＯを実装する際に、各ベースユニットは、たとえば、一つ以上の動作モードを実装することができる。各動作モードは、ＨＳＳＩＯインターフェース内に含まれるトランシーバのさまざまな属性を指定することができる。たとえば、送受信機は、毎秒１、２、３、４、５またはそれ以上のギガビット（ＧＢＰＳ）で通信するように構成することができる。トランシーバーは、ペリフェラル・コンポーネント・インターコネクト（ＰＣＩ）エクスプレス、ギガビット・アタッチメント・ユニット・インタフェース（ＸＡＵＩ）等の異なる複数の通信プロトコルのいずれかを使用して通信するように構成することができる。動作モードは、さらに、マルチプレクサ、デマルチプレクサ、フリップフロップ、復号化パターン、巡回冗長検査（ＣＲＣ）などのデバイスの設定を指定する。したがって、ベースユニットに対する各動作モードは、説明された通信速度、通信プロトコル、および記載された様々な他のパラメータを指定することができる。各ベースユニット内に実装された特定の動作モードは、ベースユニットにロードされたコンフィギュレーションデータに依存すること、また、各ベースユニットは、他のベースユニットが同じダイ上に配置されているかどうかに関係なく、他のベースユニットは同じダイ上に配置されているかどうかに、互いに他のベースユニットから独立して設定可能であることを理解すべきである。

したがって、１つの局面では、各ベースユニットは、ベースユニットを構成するために使用されるマスタダイ（たとえば、ダイ１１０またはダイ５１０）から、専用の構成パスを有する。別の局面では、構成データは、第１のベースユニットに提供することができ、次いで、１つのベースユニットから隣にシリアルにカスケードすることができる。構成情報がベースユニットからベースユニットにカスケードされるか、またはマスタダイによって独立に各ベースユニットに提供されるか、いずれの場合においても、インターポーザ５０５（または図１の場合、インターポーザ１０５）を介してデータパスの結合が形成され、実装される。

図６は、図１および図２を参照して説明されるＩＣ構造１００のの別の局面を示す第６のブロック図である。例示の目的のために、ダイ１１０は、たとえば、ＦＧＰＡなどのプログラマブルＩＣとして実装されるが、本明細書中に開示される実施形態はこの点に関して限定されない。示されているように、ダイ１１０はインターフェース６０５と、インターフェース６１０と、インターフェース６１５とを含む。ダイ１１０は、ダイ１１５内の各ベースユニットのための一つのインターフェースを含む。たとえば、図３を参照して説明したように、インターフェース６０５と、６１０と、および６１５とは、インターフェース３５０として実装されることができる。従って、ベースユニット１２０、ベースユニット１２５、およびベースユニット１３０は、それぞれインターフェース６２０、インターフェース６２５、インターフェース６３０のいずれかを含む。

示されるように、はんだバンプ２０５と、説明されたとおりインターポーザ１０５内に配置されたダイ間配線２１５Ａとを介して、インタフェース６０５はインタフェース６２０に結合される。はんだバンプ２０５と、インターポーザ１０５内に配置されたダイ間配線２１５Ｂとを介して、インタフェース６１０はインタフェース６２５に結合される。同様に、インタフェース６１５は、はんだバンプ２０５とインターポーザ１０５内に配置されたダイ間配線２１５Ｃを介して、インタフェース６３０に結合される。ダイ間の各配線２１５Ａ−２１５Ｃは、たとえば、数十、数百、あるいは数千のダイ間の配線といった、複数のダイ間配線を表すことができることが理解されるべきである。この点で、各々のはんだバンプ２０５は、それぞれベースユニット１２０−１３０とダイ１１０の間で多ビット並列インターフェースを容易にするための、複数のバンプを表すことができる。

図６に示すように、ベースユニット１２０−１３０はまた、ダイ間配線２１５Ｄを介して互いに結合される。ダイ間配線２１５Ｄは、ＪＴＡＧ機能に関連する複数のダイ間配線を表すことができる。ダイ間配線２１５Ｄは、ベースユニット１２０−１３０間のパラレルな結合、ベースユニット１２０−１３０間のシリアル結合、あるいはパラレルとシリアルの結合の組み合わせを表すことができる。ＪＴＡＧ結合は、図９を参照して、より詳細に説明される。

図６に示すように、ベースユニット１２０−１３０の各々は、ダイ１１０内のベースユニット固有のインタフェースと通信する、独立したインターフェースを有する。適切なインターフェース６０５−６１５を使用して、ダイ１１０は、互いにおよび／またはパラレルにベースユニット１２０−１３０のそれぞれをプログラムすることができる。この点で、インターフェース６０５−６１５およびインタフェース６２０−６３０の各々は、それぞれの完全な構成の完了とパワーアップ初期化信号を含むことができる。たとえば、ダイ１１０と、ベースユニット１２０−１３０の１つとの間の各インタフェースは、データ・パス・チャネルと、制御チャネルと、動的再構成ポート（ＤＲＰ）とを含むことができる。

図７は、図６のインターフェース６０５の実装の例示的な例を示す第７のブロック図である。説明したように、ダイ１１０は、ＦＰＧＡなどのプログラム可能なＩＣの形で実施することができる。図７を参照して説明したのと同様または同じ方法で、ダイ１１０の利用可能なリソースを使用して、インターフェース６０５−６１５のそれぞれを実装可能である。

インタフェース６０５は、データパスチャネルと、制御チャネルと、ＤＲＰとを含む３つの異なるチャネルを含むことができる。ユーザデータを搬送するために利用可能なデータパスチャネルは、ブロック７０２とブロック７０６とを含む。ブロック７０２は、たとえば、２４ビットのパラレルインタフェースといった、それぞれが２４の信号配線を含むサブチャンネルである３０のサブチャネルを提供することができる。ブロック７０６は、たとえば、２４ビットのパラレルインタフェースといった、それぞれが２４の信号配線を含むサブチャンネルである２８のサブチャネルを提供することができる。

ブロック７０２は、レベルシフター７１０とコンフィギュレーションＲＡＭ７１４とを含む。ブロック７０２は、さらに、クロック・マルチプレクサ・ブロック（ＣＬＫ ＭＵＸ）７１６とプログラマブルデータパス７１８とを含むことができる。示されるように、プログラマブルデータパス７１８は、ダイ１１０のルーティング回路７２０に結合し、さらに回路７２２に結合する。回路７２２は、ダイ１１０内のユーザ実装回路設計などの、ダイ１１０内のプログラム可能な回路を表す。

ブロック７０６は、レベルシフター７３４とコンフィギュレーションＲＡＭ７３８とを含む。ブロック７０６は、さらに、クロック・マルチプレクサ・ブロック７４０とプログラマブルデータパス７４２とを含むことができる。示されるように、プログラマブルデータパス７４２は、ダイ１１０のルーティング回路７４４に結合し、さらに回路７２６に結合する。回路７４６は、ダイ１１０内のユーザ実装回路設計などの、ダイ１１０内のプログラム可能な回路を表す。

インタフェース６０５の制御チャネルは、ブロック７０４によって実装される。ブロック７０４は、たとえば、２４ビットのパラレルインターフェースといった、それぞれが２４の信号配線を含むサブチャネルである２つのサブチャネルを提供することができる。図示されるように、ブロック７０４は、レベルシフタ７２６と、クロックおよび制御バッファ７２８と、コンフィギュレーションＲＡＭ７３０と、クロック・マルチプレクサブロック７３２とを含む。グローバル制御信号とグローバルクロック信号とが、ダイ１１０内の回路からクロック・マルチプレクサ・ブロック７３２に供給され、図示される他のクロックマルチプレクサブロックに配信される。

インターフェース６０５のＤＲＰは、ブロック７０８によって実現される。ブロック７０８は、たとえば２４ビットのパラレルインターフェースといった、それぞれ、２４本の信号配線を含む２つのサブチャネルを提供することができる。示されているように、ブロック７０８は、レベルシフタ７５０とレベルシフタ７５２と、コンフィギュレーションＲＡＭ７５８とコンフィギュレーションＲＡＭ７６０と、ＤＲＰインタフェース７６２とを含む。ＤＲＰインタフェース７６２はマスタとして機能し、ダイ１１０のルーティング回路７６４とルーティング回路７６６とに結合する。ルーティング回路７６４とルーティング回路７６６とは、ダイ内の回路７６８および回路７７０それぞれに結合する。

ＤＲＰインタフェース７６２は、コンフィギュレーションＲＡＭの読み出し／書き込みポートを介して、コンフィギュレーションＲＡＭ７１４と、コンフィギュレーションＲＡＭ７３０と、コンフィギュレーションＲＡＭ７３８と、コンフィギュレーションＲＡＭ７５８と、コンフィギュレーションＲＡＭ７６０とに結合されている。ＤＲＰインタフェース７６２は、様々なソースから受信した構成データのフレームを、コンフィギュレーションＲＡＭ７１４と、コンフィギュレーションＲＡＭ７３０と、コンフィギュレーションＲＡＭ７３８と、コンフィギュレーションＲＡＭ７５８と、コンフィギュレーションＲＡＭ７６０とに転送し、さらに、構成データをベースユニット、たとえばベースユニット６０５のインターフェイス６２０に、コンフィギュレーションＲＡＭ内への記憶のために転送する。

各ベースユニットのＤＲＰインタフェースは、さらに、それぞれのベースユニットが、たとえばフィールドにおいて、動作中に、更新または微調整することを可能とする。たとえば、動作中に、フィルタまたは他の回路は、ＤＲＰを介してベースユニットに更新された構成情報を提供することによって、フィールドにおいて動的に調整されることができる。たとえば、ＤＲＰといった、この動的更新能力を容易にする同じポートが、電源投入時に構成するための独立したベースユニットの目的のために活用される。各ベースユニットは、フィールドでの構成においてＤＲＰを必要とするため、ＤＲＰは、ベースユニットへの追加のポートまたは回路を追加することなく、他のダイから各ベースユニットをはじめに構成するために使用されることができる。このようにして、各ベースユニットは既にＤＲＰを含むため、説明されたようにベースユニットを分離することで、追加の回路について、追加のオーバーヘッドが発生しない。

図８は、図６のインターフェース６２０の例示的な実装を示す第８ブロック図である。説明したように、インターフェース６２０は、ダイ１１５のベースユニット１２０内に実装される。説明の目的のために、ベースユニット１２０はＨＳＳＩＯとして実装される。図８を参照して説明するようにインターフェース６２０−６３０の各々を実現することができる。

インターフェース６２０は、インターフェース６０５のように、データパスチャネルと、制御チャネルと、およびＤＲＰとを含む３つの異なるチャネルを含む。ユーザデータを搬送するために利用可能なデータ経路チャネルは、ブロック８０２とブロック８０６を含む。ブロック８０６は、たとえば、２４ビットのパラレルインタフェースといった、それぞれ２４の信号配線を有する３０のサブチャネルを提供することができる。ブロック８０６は、たとえば、２４ビットのパラレルインタフェースといった、それぞれ２４の信号配線を有する、２８のサブチャネルを提供することができる。インターフェース６０５のブロック７０２は、インターポーザ内のダイ間配線を介して、インターフェース６２０のブロック８０２に結合する。

ブロック８０２は、レベルシフタ８１０と、コンフィギュレーションＲＡＭ８１４とを含むことができる。ブロック８０２はさらに、クロック・マルチプレクサ・ブロック８１６と、プログラマブルデータパス８１８とを含むことができる。図示されるように、プログラマブルデータパス８１８は、ベースユニット１２０の回路８２０に結合される。ベースユニット１２０の回路８２０は、ベースユニット１２０のＨＳＳＩＯ機能を実現する機能回路を表す。ブロック８０６は、レベルシフタ８３０およびコンフィギュレーションＲＡＭ８３４を含む。ブロック８０６は、さらに、クロック・マルチプレクサ・ブロック８３６と、プログラマブル・データ・パス８３８とを含むことができる。示されるように、プログラマブル・データ・パス８３８は回路８２０に結合する。

インタフェース６２０の制御チャネルは、ブロック８０４ブロックにより実現される。ブロック８０４は、たとえば、２４ビットのパラレルインタフェースといった、それぞれ２４の信号配線を含む、２つのサブチャネルを提供することができる。示されるように、ブロック８０４は、レベルシフタ８２２と、クロックおよび制御バッファ８２４と、コンフィギュレーションＲＡＭ８２６と、クロック・マルチプレクサ・ブロック８２８と、を含む。インターフェース６０５のブロック７０４から受信したグローバル・コントロール信号とグローバル・クロック信号は、システム制御信号とシステムクロック信号に変換され、次いで回路８２０に提供される。

インターフェース６２０のＤＲＰポートは、ブロック８０８によって実現される。ブロック８０８は、たとえば２４本の信号配線といった、それぞれ２４ビットのパラレルインターフェースを含む２つのサブチャネルを提供することができる。示されるように、ブロック８０８は、レベルシフタ８４０および８４２と、コンフィギュレーションＲＡＭ８４８およびコンフィギュレーションＲＡＭ８５０と、スレーブ・インタフェースであるＤＲＰインタフェース８５２とを含む。ＤＲＰインタフェース８５２はコンフィギュレーションメモリ８５４とに結合する。ＤＲＰインタフェース８５２は、図７のＤＲＰインタフェース７６２から受信した構成データに応じて、構成メモリ８５４をプログラムする。メモリ８５４は、たとえば、異なる動作モードのうちの１つに回路８２０を配置するというように、制御回路８２０の機能性を制御する。

ＤＲＰインタフェース８５２は、スレーブインターフェースであって、コンフィギュレーションＲＡＭの読み出し／書き込みポートを介して、コンフィギュレーションＲＡＭ８１４と、コンフィギュレーションＲＡＭ８２６と、コンフィギュレーションＲＡＭ８３４と、コンフィギュレーションＲＡＭ８４８と、コンフィギュレーションＲＡＭ８５０に結合されている。ダイ１１０から構成データのフレームを受信したとき、ＤＲＰインタフェース７６２は、コンフィギュレーションＲＡＭ８１４と、コンフィギュレーションＲＡＭ８２６と、コンフィギュレーションＲＡＭ８３４と、コンフィギュレーションＲＡＭ８４８と、コンフィギュレーションＲＡＭ８５０とのうちの適切な１つ、あるいは構成メモリ８５４に、フレームを転送することができる。たとえば、構成データを送信するインターフェース６０５のＤＲＰインタフェース７６２に応じて、ＤＲＰインタフェース８５２は、構成データをを適切なコンフィギュレーションＲＡＭおよび／または構成メモリ８５４に書き込む。

図９は、インターポーザを使用するベースユニット間のＪＴＡＧ結合を示す第９のブロック図である。図１のベースユニット１２０−１３０が示されている。説明したように、ベースユニット１２０−１３０は同一である。キーは、それぞれベースユニット１２０−１３０の端子配列を示している。図のように、ベースユニット１２０−１３０の各々は、ＴＭＳ（テストモードステート）端子と、ＴＣＫ（テスト・クロック）端子と、ＴＤＩ（テストデータ入力）端子と、バイパスモード端子と、フィードスルーバイパス端子と、ＴＭＳ＿ＯＵＴ端子、ＴＣＫ＿ＯＵＴ端子、ＴＤＯ（テストデータ出力）端子と、バイパス・イネーブル端子とを含む、ＪＴＡＧインターフェース実装を含む。たとえば、図示された各端子は、（図示しない）インターポーザ１０５へのマイクロバンプ結合を表すことができる。

各ベースユニットは、さらにＴＤＩ端子からＴＤＯ端子への信号経路９０５を含むことができる。信号経路９０５は、以下により詳細に本明細書中に記述されるように、保存された信号経路または保存されていない信号経路を提供するように構成することができる。個々のベースユニット１２０−１３０の間で伝播する信号は、インターポーザ１０５を通して搬送される。たとえば、ベースユニット１２０およびベースユニット１２５を参照すると、たとえば、ベースユニット１２０のＴＭＳ＿ＯＵＴ端子をベースユニット１２５のＴＭＳ端子に結合する信号と、ベースユニット１２５のＴＣＫ端子にベースユニット１２０のＴＣＫ＿ＯＵＴ端子を結合する信号と、ベースユニット１２５のＴＤＩ端子とベースユニット１２０のＴＤＯ端子とを結合する信号と、ベースユニット１２５のバイパス・イネーブル端子とベースユニット１２０のバイパス・イネーブル端子をと結合する信号と、がインターポーザ１０５内に実装される。

ベースユニット１２５とベースユニット１３０を参照すると、たとえば、ベースユニット１３０のＴＭＳ端子にベースユニット１２５のＴＭＳ端子を結合する信号と、ベースユニット１３０のＴＣＫ端子にベースユニット１２５のＴＣＫ端子を結合する信号と、ベースユニット１３０のＴＤＩ端子とベースユニット１２５のＴＤＯ端子とを結合する信号と、ベースユニット１２５の端子のバイパス・イネーブル端子（とベースユニット１２０のバイパス・イネーブル端子）を、ベースユニット１３０のバイパス・イネーブル端子に結合する信号と、がインターポーザ１０５内に実装される。さらに、ベースユニット１３０のフィードスルーバイパス端子は、インターポーザ１０５を介しベースユニット１２０（たとえば、ダイの最後のベースユニット）によって受信されたＴＤＩ信号に結合されている。

一つの局面では、各ベースユニットのバイパスモード端子に供給される信号は、ベースユニットのＪＴＡＧインタフェースの動作モードを決定する。示されるように、ベースユニット１２０およびベースユニット１２５のバイパスモード端子は、高電圧、たとえば、ＶＣＣに結合され、一方、ベースユニット１３０のバイパスモード端子はグランドに結合される。従って、ベースユニット１２０およびベースユニット１２５のＪＴＡＧインターフェースは通常の動作モードにある。ベースユニット１３０のＪＴＡＧインターフェースは、「フィードスルーバイパス」と呼ばれる別の動作モードにある。ＪＴＡＧインタフェースのための特定の動作モードを起動するために、各ベースユニットのバイパスモード端子に結合されたＨＩＧＨあるいはロー信号を使用するのは、例示の目的のためであり、所望であれば、逆にすることができることを理解すべきである。さらに、各バイパスモード端子は、静的な結合として示されているが、他のダイ内、たとえば、プログラマブルＩＣ内の制御ユニットに結合されたインターポーザ１０５内の信号に結合されることができ、それによって、他のダイが各ベースユニット内のＪＴＡＧインターフェースの特定の動作モードを制御することを可能とし、また、必要とされ得るテスト目的のために（動的に）動作中の各ベースユニットのＪＴＡＧインタフェースの動作モードを切り替えることを可能とする。

一般的には、フィードスルーバイパスモードは、ベースユニットのＪＴＡＧインタフェースがベースユニットのＴＤＩ端子で受信した信号を、ベースユニットのＴＤＯ端子に渡すか、または、ベースユニットのフィードスルーバイパス端子で受信した信号を、ベースユニットのＴＤＯ端子に渡すかどうかを制御する。したがって、通常の動作モードにおいて、ＴＤＩ端子上の信号は、ベースユニット１２０およびベースユニット１２５のそれぞれのＴＤＯ端子に渡される。ベースユニット１２０およびベースユニット１２５内のそれぞれのさらなる構成は、信号経路９０５が保存されているか否かを判定する。ベースユニット１３０は、フィードスルーバイパスモードを実装する際に、フィードスルーバイパス端子が受けとった信号を、ＴＤＩ端子上の信号の代わりに、ＴＤＯ端子へ渡す。示されるように、ベースユニット１３０のフィードスルーバイパス端子に供給される信号は、インターポーザから取られるＴＤＩ信号である。ベースユニットのＴＤＯ端子へのフィードスルーバイパス端子からの信号経路は、保存されていない信号経路である。

図９に示され、図１０においてさらに詳しく説明される機能は、ＪＴＡＧの観点から、マルチダイＩＣを、単一のデバイスとして、動作させることを可能にする。電子システムでは、デバイスはＪＴＡＧバイパスモードに配置されると、それぞれが１つの値をシフトアウトするように構成されている。与えられたシステム内、たとえば、複数のＩＣを搭載する回路基板内のシフトアウト数をカウントすることにより、デバイスの数を決定することができる。

マルチダイＩＣの場合には、しかしながら、デバイスは、複数の装置（たとえば、マルチダイＩＣ内のそれぞれのダイが１つの値をシフトアウトする装置）とは対照的に、単一のデバイスとしてエンドユーザに表示されなければならない。上記の図９と以下の図１０に示す機能は、ＪＴＡＧを使用するユーザの観点では、マルチダイＩＣ全体が単一の一つの値をシフトアウトするよう構成される点において、単一のデバイスとしてふるまうことを可能とする。保存されているＴＤＩ−ＴＤＯ信号経路のみが、たとえば、１つの値をシフトする。保存されていない信号は、パススルー動作を行い、シフトアウトされる１つの値を生成しない。図９に示したインターポーザの構成を使用して、どのダイがＪＴＡＧバイパスモードのために１つの値を生成し、どのダイがしないかを制御することができる。マルチダイＩＣ自体の開発におけるテスト目的で、しかしながら、異なるＪＴＡＧモードが実装されることができ、ＪＴＡＧの観点から、マルチダイＩＣは、複数のデバイスのように、見えるようにできる。

図１０は、ＪＴＡＧインターフェース１０００を示す第１０ブロック図である。ＪＴＡＧインターフェース１０００は、各ベースユニット内、すなわち、図２を参照して説明したように、記載された様々なＪＴＡＧ動作モードを容易にするためのベースユニット１２０−１３０内に実装されることができる。一般に、各ベースユニットのＪＴＡＧインターフェースは、その中に含まれるＤＲＰスレーブインタフェースに結合されることができる。

示されるように、ＪＴＡＧインターフェース１０００は、ＪＴＡＧコントローラ１００５と、バッファ１０１０と、バッファ１０１５と、セレクタ回路１０２０と、セレクタ回路１０２５と、を含む。ＪＴＡＧコントローラ１００５は、ＴＭＳ信号と、ＴＣＫ信号と、ＴＤＩ信号と、バイパスモード信号とを受信する。バッファ１０１０はまた、ＴＣＫ信号を受信し、ベースユニットのＴＣＫ＿ＯＵＴ端子に供給されるＴＣＫ＿ＯＵＴ信号として、バッファされたバージョンのＴＣＫ信号を生成する。バッファ１０１５は、ＴＭＳ信号を受信し、ベースユニットのＴＭＳ＿ＯＵＴ端子に供給するＴＣＫ＿ＯＵＴ信号として、バッファされたバージョンのＴＣＫ信号を生成する。ＴＭＳ信号とＴＣＫ信号をバッファする能力は、そのような信号の負荷を大幅に低減することを可能にする。ベースユニット（またはダイ）の数が、ＴＭＳとＴＣＫ信号に予想以上に大きな負荷をかける実装において、そのようなバッファリングは、ＴＣＫとＴＭＳ信号にわずかな遅延を招くながらも、負荷の影響を低減するのに役立つ。

明らかに、ＴＭＳ信号とＴＣＫ信号がバッファされるか否かは、ベースユニットが配置されたインターポーザによって確立された結合に応じて、決定することができる。たとえば、ＴＭＳ＿ＯＵＴ端子とＴＣＫ＿ＯＵＴ端子がベースユニット１２５に結合されているので、図９に図示される構成は、ベースユニット１２０におけるＴＭＳとＴＣＫ信号のバッファリングを使用する。しかし、ベースユニット１２５およびベースユニット１３０は、ベースユニット１２５のＴＭＳ端子とＴＣＫ端子がベースユニット１３０のＴＭＳ端子とＴＣＫ端子に結合しておらず、また、ベースユニット１２５のＴＭＳ＿ＯＵＴ端子とＴＣＫ＿ＯＵＴ端子とをバイパスしているため、ＴＭＳ信号とＴＣＫ信号とを使用しない。

（バイパスモード端子に対応する）バイパスモード信号は、ベースユニットのＪＴＡＧインターフェースが通常モードまたはフィードスルーバイパスモードであるか否かを決定する。フィードスルーバイパスモードでは、ＪＴＡＧコントローラ１００５は、通常モードでは、制御信号１０３０を介して、信号１０３５としてフィードスルーバイパス信号を通過させるように、セレクタ１０２０に指示する。通常モードでは、ＪＴＡＧコントローラ１００５は、通常モードでは、制御信号１０３０を介して、信号１０３５としてＴＤＩ信号を通過させるように、セレクタ１０２０に指示する。セレクタ回路１０２０は、マルチプレクサまたは制御信号に応じて複数の信号のいずれかを通過させるか、制御信号に応答して所望の状態で特定の信号を生成することを選択することができる任意の他の回路として実現することができる。実際には、セレクタ回路１０２０は、隣接ベースユニットＴＤＯのカスケードから来る標準のＴＤＩ信号が来ているのか、またはベースユニットのカスケードチェーンの最初のＴＤＩから来るフィードスルーバイパスから来ているかどうかを決定する。

バイパス・イネーブル信号は、セレクタ回路１０２５がＴＤＯ信号として信号１０４０または信号１０３５を通過させるかどうかをコントロールする。信号１０３５または１０４０のいずれかがＴＤＯとして渡されるので、信号１０３５および１０４０は、中間ＴＤＯ信号とみなされることができる。ＪＴＡＧコントローラ１００５は、たとえば、バイパス・イネーブル信号の状態に応じて、セレクタ回路１０２５に制御信号１０４５を提供する。セレクタ回路１０２５は、マルチプレクサ、または、制御信号に応答して複数の信号のいずれかを通過させるか、あるいは、制御信号に応答して、所望の状態で特定の信号を生成するかを選択することができる任意の他の回路として実装されることができる。いずれにしても、セレクタ回路１０２５は、（ＴＤＩ信号またはフィードスルーバイパス信号のいずれかの）信号１０３５または信号１０４０のいずれかをＴＤＯとして渡すことができる。セレクタ回路１０２０およびセレクタ回路１０２５を通る信号経路は、ＪＴＡＧコントローラ１００５とレジスタ１０５５を通り信号１０４０を出力するＴＤＩからの経路とは異なり、保存されていない経路である。このような方法では、セレクタ回路１０２５は、ＴＤＯとして、保存されていない信号（ＴＤＩ信号またはフィードスルーバイパス信号）が通過したか、または保存された信号（信号１０４０）が通過したかを決定する。

一つの局面では、バイパス・イネーブル信号は、ベースユニットにおいて弱いプルアップ・イネーブルを有するだろう双方向のオープンドレイン信号として実装される。フィードスルーバイパスコマンドがＪＴＡＧコントローラ１００５のＪＴＡＧ命令レジスタ、あるいはテスト・ロジック・リセットステートの後にないときは、各ベースユニットは、モードに関係なく、バイパス・イネーブルをローに駆動する。フィードスルーバイパスコマンドまたはＨｉｇｈ−Ｚコマンドが、ＪＴＡＧコントローラ１００５のＪＴＡＧ命令レジスタにあるとき、またはテスト・ロジック・リセット・ステートの後、バイパスイネーブル信号はトライステートになることができる。したがって、すべてのベースユニットがフィードスルーバイパスモードにある場合、バイパスイネーブル信号がハイになるだろう。フィードスルーバイパスコマンドまたはＨｉｇｈ−ＺコマンドがＪＴＡＧ命令レジスタにあるとき、またはテスト・ロジック・リセット・ステートの後、各ベースユニットは、モードにかかわらず、ＴＤＯ信号として信号１０３５を渡すだろう。フィードスルーバイパスモードでは、ＪＴＡＧインタフェースは、フィードスルーバイパス命令またはＨｉｇｈ−Ｚ命令がＪＴＡＧ命令レジスタにあるときに、ＴＤＯ信号として、信号１０３５としてのフィードスルーバイパスとして通過させる。フィードスルーバイパスモードでは、ＪＴＡＧインタフェースは、テスト・ロジック・リセット・ステートの後に、フィードスルーバイパス命令またはＨＩＧＨ−Ｚ命令がＪＴＡＧ命令レジスタにあるときにも、フィードスルーバイパスをＴＤＯ信号として通過させる。フィードスルーバイパスモードでは、ＪＴＡＧインタフェースは、テスト・ロジック・リセット・ステートの後に、そしてバイパスイネーブル信号がＨＩＧＨの場合にも、フィードスルーバイパスをＴＤＯ信号として通過させる。バイパスイネーブル信号がローの場合、ＪＴＡＧコントローラ１００５は、フィードスルーモードによって決定されるように、信号１０３５を使用するか、信号１０４０を使用するか、レジスタ１０５５を使用するかして、ＴＤＯ端子にＴＤＩ端子を結合する。説明したように、複数のベースユニットを使用してダイを実装するとき、このバイパスは大幅にフィードスルー遅延を低減する。

図１０を参照して説明するように、ＪＴＡＧインタフェースは、たとえば、ダイ１１０など、任意の他のダイに追加することができ、さらにフィードスルーの遅延を減少させる。したがって、場合によっては、各ダイおよび／またはベースユニットのＪＴＡＧインタフェースのモードに基づき、マルチダイＩＣは、単一のデバイス識別子を生成するようにでき、あるいは単一の値を渡すように構成することがる。マルチダイＩＣ自体をテストする目的のために、ＪＴＡＧインタフェースは、個々のダイおよび／またはベースユニットがデバイス識別子および／または１つの値を渡すことに応答することができる動作モードにおくことができる。ＪＴＡＧインターフェースの動作モードのいずれかの組合せも、１つのダイおよび／または１つのベースユニット単位で、そのＪＴＡＧインタフェースに所望の動作モードを実現するため、各ダイおよび／またはベースユニット内のＪＴＡＧコントローラに信号値を提供することに基づいて実装することができる。

本明細書中に開示される本発明の構成によれば、各ベースユニットは、完全に自己完結型のビルトインセルフテスト（ＢＩＳＴ）の構造を含むように設計することができる。各ベースユニットはまた、約５０のプローブ端子と、電源（単数または複数）と、ＧＮＤ（単数または複数）とを含む標準的な少端子インタフェースを含むことができる。各ベースユニットのサイズが小さいため、マルチサイト試験を容易にする。ウェハソートの間、マルチサイトテストが同時に多数のダイの試験を行うことを可能にする。一つの局面では、複数の連続したベースユニットが良好なダイのために必要とされるので、多歩留ウェハを、ベースユニット数が最も多いダイを作製するために使用することができる。少数の連続する良好なベースユニットが必要とされるので、低歩留ウェハは、たとえば、より少ないベースユニットといった、より少ない数のダイを作成するために使用することができる。

例示的な動作シナリオは、図９と図１０を組み合わせて参照して説明される。インターポーザは、本明細書で説明され、図９に示すように構成された３つの同一のベースユニットを有する。図１０のように、各ベースユニットは、ＪＴＡＧコントローラを含む。ベースユニット１２０およびベースユニット１２５は、通常モードで動作している。ベースユニット１３０は、フィードスルーバイパスモードで動作している。第４の標準的、たとえば図１０を参照して説明される追加的機能を有さない従来の、ＪＴＡＧコントローラ、は、たとえばＦＰＧＡといった別のダイ内に含まれることができ、また、インターポーザ上に搭載されることができる。第４のＪＴＡＧコントローラは、ベースユニット１３０のＴＤＯ端子に結合されたＴＤＩ端子を有する。

共通のＴＭＳ端子をハイに設定して、すべてのベースユニットに共通するＴＣＫ端子を７回クロックすることで、すべてのＪＴＡＧのコントローラは、テスト・ロジック・リセット状態になる。すべてのＪＴＡＧコントローラは、フィードスルーバイパスモードになり、それによってバイパス・イネーブル・端子をトライステートにし、インターポーザ内のバイパス・イネーブル信号をハイにするだろう。

ＪＴＡＧコントローラは、ＪＴＡＧコントローラをＳｈｉｆｔ−ＤＲ状態に置くため、ＴＭＳ端子とＴＣＫ端子とを使用し再びクロックされることができる。通常モードで動作しているＪＴＡＧコントローラは、保存されていないパスを使用して、ＴＤＯ端子にＴＤＩ端子を結合する。フィードスルーバイパスモードで動作しているＪＴＡＧコントローラは、保存されていないパスを使用して、ＴＤＯ端子にフィードスルーバイパス端子を結合する。第４のＪＴＡＧコントローラは、通常のバイパスモードで動作し、ＴＤＩ端子とＴＤＯ端子との間の信号レジスタの遅延を有する。

ＪＴＡＧコントローラは、その後、ベースユニット１２０と、ベースユニット１２５と、ベースユニット１３０との内のＪＴＡＧコントローラ、および、第4のＪＴＡＧコントローラ内の命令レジスタにそれぞれ、「フィードスルーバイパス」、「フィードスルーバイパス」、「フィードスルーバイパス」、「ＥＸＴＥＳＴ」の命令をロードするためにＴＭＳ端子とＴＣＫ端子とを使用してクロックされることができる。

ＪＴＡＧコントローラは、再びＳｈｉｆｔ−ＤＲ状態を実装するためにＴＭＳ端子とＴＣＫ端子とを使用してクロックされることができる。通常モードで動作しているＪＴＡＧコントローラは、保存されていないパスを使用して、ＴＤＯ端子にＴＤＩ端子を結合する。フィードスルーバイパスモードで動作しているＪＴＡＧコントローラは、保存されていないのパスを使用して、ＴＤＯ端子にフィードスルーバイパス端子を結合する。第４のＪＴＡＧコントローラは、そのユニット内のＴＤＩ端子とＴＤＯ端子との間にＪＴＡＧコントローラのＩ／Ｏバウンダリスキャンレジスタを結合する。その結果、（マルチＩＣダイを参照し、）フィードスルーバイパス内の３つのベースのユニットで発生する遅延が最少であって、デバイスのＴＤＩとＴＤＯ端子の間におかれ、唯一第四のユニットのバウンダリ・スキャン・レジスタを持つデバイスが得られる。

ＪＴＡＧコントローラは、再びベースユニット１２０と、ベースユニット１２５と、ベースユニット１３０とのＪＴＡＧコントローラおよびと第４ＪＴＡＧコントローラの命令レジスタに、「Ｈｉｇｈ−Ｚ」命令をロードするためにＴＭＳとＴＣＫ端子を使用してクロックされることができる。

ＪＴＡＧコントローラは、再びＳＨＩＦＴ−ＤＲ状態を実装するためにＴＭＳとＴＣＫ端子を使用してクロックされることができる。通常モードで動作しているベースユニットのＪＴＡＧコントローラは、保存されていないパスを使用してＴＤＯ端子にＴＤＩを結合する。バイパスイネーブルモードで動作しているＪＴＡＧコントローラは、保存されていないパスを使用してＴＤＯ端子にフィードスルーバイパス端子を結合する。第四のＪＴＡＧコントローラは、ＴＤＩ端子とそのユニットのＴＤＯ端子の間に、単一のバイパスレジスタを結合する。すべてのＪＴＡＧコントローラは、ＨＩＧＨ−Ｚコマンドで必要とされるようにＩ／Ｏをトライステートする。その結果、（マルチＩＣダイを参照し）フィードスルーバイパスモードで３つのベースユニットで最小の遅延が発生する、ＴＤＩとＴＤＯ端子の間の単一のレジスタを持つデバイスが得られる。

図１１は、図１０のＪＴＡＧインタフェースの動作状態を示す表である。「バイパス信号モード」の列は、バイパス信号の状態を示している。「命令レジスタ」列は、ＪＴＡＧコントローラ内の命令レジスタ内の特定のＪＴＡＧ命令を示している。「フィードスルーバイパス信号」列は、表１の行で定義されたモードのためにフィードスルーバイパス信号が使用されるかどうかを示し、ここでの、「バイパス入力」とは、信号があるか、または使用されてもよいかを示す。「バイパス・イネーブル信号」欄には、ＪＴＡＧインタフェースのバイパス・イネーブル信号の状態を示す。「ＴＤＯとして渡される信号」は、ＪＴＡＧインターフェースに対する他の要素の状態が行に示されるように与えられたときに、ＪＴＡＧインターフェースから出力されるＴＤＯ信号を生成しおよび／または伝達するために、どの信号経路がアクティブになり使用されるかを示す。ＴＤＯ信号として出力される特定の信号は、信号１０３５として渡され、その後（保存されていない）ＴＤＯとして出力されるＴＤＩ信号か、ＪＴＡＧコントローラ内に登録され、信号１０４０として渡され、（保存された）ＴＤＯとして出力されるＴＤＩ信号か、または、信号１０３５として渡された後、（保存されていない）ＴＤＯとして出力されるフィードスルーバイパス信号、のいずれかである。

本明細書内で開示された実施例は、必要なマスクセットの数を削減しつつ、様々なマルチダイＩＣ製品を開発するための技術を提供する。インターポーザ技術は、他のダイとダイのベースユニットを通信的につなぐために活用される。説明したように、ベースユニットは同一であり、各ベースユニットが実装されたダイを介して相互に通信するいずれの手段も有さない。インターポーザ技術は、ダイが１０の信号のみを有するダイの結合を可能にするパッケージング技術の限界とは対照的に、数千の信号密度でともに結合されることを可能にする。

説明のために、特定の専門用語は、本明細書に開示される様々な発明の概念の完全な理解を提供するために記載されている。本明細書で使用する用語は、しかし、特定の実施形態のみを説明する目的のためであり、限定されるものではない。たとえば、本明細書を通じて、「一の実施形態」、「ある実施形態」、または同様の語への言及は、実施形態に関連して記載される特定の特徴、構造、または特性が、本明細書中に開示される少なくとも１つの実施形態に含まれることを意味する。したがって、本明細書全体を通して、「一つの実施形態では」、「ある実施形態では」、および類似の語の表現の出現は、必ずしも全てが同じ実施形態を参照するとは限らないといえる。

本明細書で使用される用語は、「１つの」は、１または複数として定義される。本明細書で用いられる用語「複数」は、二つあるいはそれ以上として定義される。本明細書で使用される用語「別の」は、少なくとも第２あるいはそれ以上と定義される。特に断らない限り、本明細書で使用される用語「結合された」は、いずれの介在要素を有さず直接、あるいは、一つあるいはそれ以上の任意の介在要素を有し間接的に結合されることと定義する。２つの要素は電気的、機械的にも結合することができ、または、通信チャネル、パス、ネットワーク、またはシステムを介して通信的につながれることもできる。

本明細書で使用する用語「および／または」という用語は、関連して列挙された項目のうちの１つまたは複数のいずれかおよびすべての可能な組み合わせを包含する。さらに、用語「含む」および／または「含んでいる」は、本明細書で使用される場合、述べられた特徴、整数、ステップ、動作、要素、および／または構成要素の存在を特定することが理解されるであろうが、１つまたは複数の他の特徴、整数、ステップ、動作、要素、構成要素および／またはそれらの群の存在または付加を排除するものではない。また、第１、第２などの用語は、様々な要素を説明するために使用されることができるが、これらの用語は、要素を別の要素と区別するためだけに用いられているため、これらの要素はこれらの用語によって限定されるべきではないことが理解されるであろう。

「場合に」という用語は、文脈に応じて「時に」、「際に」、「決定に応じて」または「検出に応じて」を意味すると解釈することができる。同様に、「決定された場合に」または「［記載された条件または事象が］検出された場合に」という表現は、文脈に応じて、「検出すると」、「検出に応答して」、「［述べた条件または事象］の検出に応じて」、を意味すると解釈することができる。

対応する構造、材料、行為、および、以下の特許請求の範囲のすべての方法またはステップと機能要素の等価物は、具体的に記載された他の請求要素と組み合わせて機能を実行するための任意の構造、材料、または行為を含むことを意図している。図内では、示されるさまざまな要素および／またはブロックは一定の縮尺で描かれていない。そのため、ブロックおよび／または１つ以上の要素は、図示された例から異なる大きさとしてもよい。

本明細書中に開示される発明は、その精神または本質的な属性から逸脱することなく、他の形態で実施することができる。従って、むしろ前述の明細書ではなく、以下の特許請求の範囲が、本発明の範囲を示すものとして参照されるべきである。

Claims (12)

1. 第１のダイと、
   第１のベースユニットと第２のベースユニットとを備える第２のダイとを備え、
   第１のベースユニットと第２のベースユニットのそれぞれは自己完結であり、第２のダイ内において第１のベースユニットと第２のベースユニットとの間をいかなる信号も通過せず、
   第１のダイを第１のベースユニットに結合する第１の複数のダイ間配線と、第１のダイを第２のベースユニットに結合する第２の複数のダイ間配線と、第１のベースユニットを第２のベースユニットに結合する第３の複数のダイ間配線とを備えるインポーザをさらに備える、集積回路構造。
2. 第１のベースユニットと第２のベースユニットとが同一である、請求項１に記載の集積回路構造。
3. 第１のベースユニットと第２のベースユニットとが、回路要素を含まないスクライブ領域によって分離されている、請求項１または２に記載の集積回路構造。
4. 第１のダイが第１のジョイント・テスト・アクション・グループ（ＪＴＡＧ）インターフェースを備え、
   第１のベースユニットが第２のＪＴＡＧインターフェースを備え、
   第２のベースユニットが第３のＪＴＡＧインターフェースとを備える、請求項１から請求項３のいずれか１項に記載の集積回路構造。
5. 第２のＪＴＡＧインターフェースが、第２のＪＴＡＧインターフェースのテストデータ入力信号が保存されている第１の動作モードと、第２のＪＴＡＧインターフェースのテストデータ入力信号が保存されていない第２の動作モードと、を提供する、請求項４に記載の集積回路構造。
6. 第３のＪＴＡＧインターフェースが、第３のＪＴＡＧインターフェースのテストデータ入力信号が保存されている第１の動作モードと、第３のＪＴＡＧインターフェースのテストデータ入力信号が保存されていない第２の動作モードと、を提供する、請求項５に記載の集積回路構造。
7. 第２のＪＴＡＧインターフェースが、
   ＪＴＡＧ信号を受信し、出力として、ＪＴＡＧ信号のバッファされたバージョンを生成するように構成されたバッファを備える、請求項４に記載の集積回路構造。
8. インターポーザが、第１のベースユニットのテストデータ入力端子を第２のベースユニットのフィードスルーバイパス端子に結合するダイ間配線を備え、前記ダイ間配線は、第１のベースユニットと第２のベースユニットとの間に保存されていない信号パスを形成する、請求項４に記載の集積回路構造。
9. 第３のＪＴＡＧインターフェースが、
   インターポーザのダイ間配線を介して、第２のＪＴＡＧインターフェースのテストデータ出力端子に結合された、テストデータ入力端子と、
   テストデータ入力端子に結合されており、第３のＪＴＡＧインターフェースのための第１の中間テストデータ出力信号として、テストデータ入力端子で受け取った信号の保存されたバージョンの信号を生成するように構成されたレジスタと、
   第３のＪＴＡＧインターフェースの動作モードに応じて、第２のベースユニットのテストデータ出力端子に、第１の中間テストデータ出力信号、または保存されていない第２の中間テストデータ出力信号を渡すように構成されたセレクタ回路と、を備える、請求項８に記載の集積回路構造。
10. 各ベースユニットがジョイント・テスト・アクション・グループ（ＪＴＡＧ）インターフェスを備え、ＪＴＡＧインターフェースは、
    テストデータ入力信号を受け取り、第１の中間テストデータ出力信号として、保存されたバージョンのテストデータ入力信号を生成するＪＴＡＧコントローラと、
    ＪＴＡＧコントローラの制御の下で、第２の中間テストデータ出力信号として、フィードスルーバイパス信号あるいはテストデータ入力信号を渡すように構成された第１のセレクタと、
    ＪＴＡＧコントローラの制御の下で、第１の中間テストデータ入力信号あるいは第２の中間テストデータ出力信号を渡すように構成された第２のセレクタと、を備える、請求項１から３のいずれか１項に記載の集積回路構造。
11. 第１のベースユニットが、第２の複数のダイ間配線を介して第１のダイに結合された動的構成ポートを備え、
    第２のベースユニットが、第３の複数のダイ間配線を介して第２のダイに結合された動的構成ポートとを備える、請求項１から請求項１０のいずれか１項に記載の集積回路構造。
12. 第１のベースユニットが、複数の動作モードのうちの１つを実施するように構成可能であり、
    第２のベースユニットが、第１のベースユニットの動作モードとは独立に、複数の動作モードのうちの１つを実施するように構成可能である、請求項１１に記載の集積回路構造。
    

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