JP3394542B2 - 直列データ入出力テスト装置 - Google Patents
直列データ入出力テスト装置Info
- Publication number
- JP3394542B2 JP3394542B2 JP06706391A JP6706391A JP3394542B2 JP 3394542 B2 JP3394542 B2 JP 3394542B2 JP 06706391 A JP06706391 A JP 06706391A JP 6706391 A JP6706391 A JP 6706391A JP 3394542 B2 JP3394542 B2 JP 3394542B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- test
- register
- output
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318558—Addressing or selecting of subparts of the device under test
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/30—Accessing single arrays
- G11C29/32—Serial access; Scan testing
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Tests Of Electronic Circuits (AREA)
- Information Transfer Systems (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、一般に集積回路、特
に直列データ通信インターフェースおよびそのアーキテ
クチュアに関する。 【０００２】 【従来の技術】進歩した回路設計技術は、集積回路およ
び電子設計のプリント回路基板の水準の両面において、
ますます複雑な回路になってきている。減少された物理
的アクセスは、密度の濃い設計に不都合かつ消極的な内
部接続のピッチを招くことになる。仕上がり製品が試験
およびデバッグ中に依然として制御可能および観測可能
であるので、試験能力が要求される。どのような製造上
の欠点でも、製品が出荷される前の最終試験で探知され
ることが望ましい。基本的な必要性が、論理設計フェー
ズにおいて試験能力を考慮せずに複雑な設計を達成する
ことは困難であるので、自動試験装置で製品を試験する
ことができる。模範的なテスト・アーキテクチュアは、
１９８９年８月９日付で出願された米国特許出願第０７
／３９１．７５１号（アッティ．ドウケット（Ａｔｔ
ｙ．Ｄｏｃｋｅｔ）第ＴＩ−１４１５８号）および第０
７／３９１．８０１号（アッティ．ドウケット第ＴＩ−
１４４２１号内でウェッセルに対して開示され、かつテ
キサス・インスツルメンツ技術雑誌（Ｔｅｘａｓ Ｉｎ
ｓｔｒｕｍｅｎｔｓ Ｔｅｃｈｎｉｃａｌ Ｊｏｕｒ−
ｎａｌ）発行の第４号、第５巻の完全な記事は、すべて
本明細書に参考として組み入れられている。 【０００３】 【発明が解決しようとする課題】若干の既存テスト・バ
ス・インターフェースにより、デバイス内のロジックの
試験を容易にするように直列データを集積回路にシフト
・インおよびシフト・アウトすることができる。これら
のバスは、主として集積回路の選択された直列データを
走査経路にシフト操作につき１度転送するように設計さ
れている。しかし、若干の応用では、集積回路に局部メ
モリーをロードするかアンロードするのに直列テスト・
バスを利用する必要があるかもしれない。メモリは多重
データ記憶位置を含むので、多重データのパターンは、
多重シフト操作を使用して入力されなければならない。
結果として、メモリに出入する転送データ・パターン
は、多重シフト操作によって極端に時間を消費する。 【０００４】したがって、デバイスを、以前に実行され
た方法より以上に有効的な方法で呼び出すことができる
直列データ入力および出力方法を産業界で必要とするよ
うになった。 【０００５】 【課題を解決するための手段】本発明によって、以前の
インターフェース・デバイスと組み合わされた不利な点
および問題点を除去したり防止するデータ通信インター
フェースが提供される。 【０００６】本発明では、データ通信インターフェース
はデバイスと通信するために提供される。データ通信デ
バイスは、データ転送用バス回路、デバイスおよびバス
回路と結合される記憶回路、およびバスとデバイスとの
間のデータをシフトするように操作し得るテスト・イン
ターフェース回路を含む。デバイス・アクセス制御回路
は、デバイスと、制御信号に応動する記憶回路との間で
データを転送するように操作し得る。 【０００７】本発明は、デバイスと有効に通信できる技
術長所を提供する。本発明は、既存のインターフェース
構造と両立しかつ最小限のハードウェアを追加するだげ
で済む。 【０００８】 【実施例】本発明およびその長所をより完全に理解され
るように付図と共に以下に詳しく説明する。 【０００９】本発明の好適な実施例は各図面の第１〜８
図に関して最もよく理解され、同様な番号は、各図面の
同様な部品および対応する部品に使用される。 【００１０】図１は従来技術のテスト・バスおよびアー
キテクチュア１０のブロック図を示す。アーキテクチュ
ア１０はＴＤＩ（テスト・データ入力）、ＴＣＫ（テス
ト・クロック）、およびＴＭＳ（テスト・モード・セレ
クト）入力、ならびにＴＤＯ（テスト・データ・出力）
出力を含む。ＴＣＫおよびＴＭＳ入力はＴＡＰ（テスト
・アクセス・ポート）１２に接続される。ＴＡＰ１２の
出力は、データ・レジスタＤＲＥＧ１ １４およびＤＲ
ＥＧ２ １６、バイパス・レジスタ１８、および命令レ
ジスタＩＲＥＧ２０に接続される。ＤＲＥＧ１ １４、
ＤＲＥＧ２ １６およびバイパス・レジスタ１８の出力
は第１マルチプレクサ２２に接続される。第１マルチプ
レクサ２２の出力およびＩＲＥＧ２０の出力は第２マル
チプレクサ２４に接続される。ＩＲＥＧ２０は、バイパ
ス・レジスタ１８および第１マルチプレクサ２２のセレ
クト・ポートにも接続される。ＴＡＰ１２の出力はＩＲ
ＥＧ２０および第２マルチプレクサ２４のセレクト・ポ
ートに接続される。ＴＤＩ入力は、ＤＲＥＧ１ １４、
ＤＲＥＧ２ １６、バイパス・レジスタ１８およびＩＲ
ＥＧ２０に接続される。第２マルチプレクサの出力はＴ
ＤＯ出力に接続される。ＴＡＰ１２、ＤＲＥＧ１４およ
び１６、バイパス・レジスタ１８、ＩＲＥＧ２０ならび
にマルチプレクサ２４の間の接続は第１制御バス２６を
含む。ＩＲＥＧ２０、バイパス・レジスタ１８および第
１マルチプレクサの間の接続は第２制御バス２８を含
む。 【００１１】図１に示されるアーキテクチュア１０はＩ
ＥＥＥ Ｐ１１４９．１のテスト・バスに相当する。テ
スト・バスには多くの形があるが、ＩＥＥＥ Ｐ１１４
９．１のテスト・バスは、この開示の中で発明の長所を
説明するために用いられる。このアーキテクチュアはＩ
Ｃ設計において試験を容易にするために直列シフト・レ
ジスタを連続アクセスする標準方法を提供するために開
発されてきた。第１図に示されたこのテスト・アーキテ
クチュアは、命令レジスタ（ＩＲＥＧ）２０と、バイパ
ス１８、ＤＲＥＧ１ １４およびＤＲＥＧ２ １６と呼
ばれる１組のデータ・レジスタと、テスト・アクセス・
ポート（ＴＡＰ）１２と呼ばれるテスト・インターフェ
ースとを含む。唯一のＩＲＥＧ２０がアーキテクチュア
内で実行されるが、いくつかのＤＲＥＧを含むことがで
きる。また、Ｐ１１４９．１の標準仕様に適合するよう
に、ＤＲＥＧの１つは、単一ビット・バイパス・ＤＲＥ
Ｇとして供給するために従事する必要がある。このバイ
パスＤＲＥＧは、１ビットだけのＩＣを通るデータ・レ
ジスタ走査経路距離を短縮させる。 【００１２】ＩＲＥＧ２０およびＤＲＥＧ１４〜１８
は、テスト・データ入力ピン（ＴＤＩ）とテスト・デー
タ出力ピン（ＴＤＯ）との間に平行に配列された別の走
査経路として配置する。ＩＲＥＧが走査作動中、ＴＡＰ
１２は、テスト・モード・セレクト（ＴＭＳ）およびテ
スト・クロック（ＴＣＫ）信号によって外部制御を受け
かつＴＤＩ入力からＴＤＯ出力までデータをシフトする
ようにＩＲＥＧ２０を通って制御バス２６によって内部
制御されてシフト・データに出力する。同様に、ＤＲＥ
Ｇ走査作動は、ＴＡＰ１２がＴＭＳおよびＴＣＫの入力
の外部制御を受けかつ選択されたＤＲＥＧを通って制御
バス２６の内部制御されてシフト・データに出力するこ
とで達成される。ＤＲＥＧの１つを選択するための制御
はＩＲＥＧにシフトされた命令から送られかつ制御バス
２８によってＩＲＥＧから出力される。バス２８の制御
出力は、すべてのＤＲＥＧに入力されかつシフト用の１
つのＤＲＥＧを選択する。制御バス２８は、選択された
ＤＲＥＧの直列出力をＴＤＯ出力に結合するようにマル
チプレクサ２２にも入力される。 【００１３】ＴＡＰ１２は、ＴＭＳおよびＴＣＫ入力に
よる走査アクセス・プロトコル入力に応動する有限状態
マシンである。ＴＡＰ１２の目的は、ＩＲＥＧ２０また
はＤＲＥＧ１４−１６のいずれかを通ってデータをシフ
トするように入力走査アクセス・プロトコルに応動する
ことである。ＴＡＰは、ＴＣＫ入力によってクロックさ
れかつＴＭＳ入力に基づいた状態遷移を行なう。 【００１４】ＴＡＰの状態図は図２に示されており次の
１６の状態を含む：すなわちテスト論理リセット（ＴＬ
ＲＥＳＥＴ）、ラン・テスト／アイドル（ＲＴ／ＩＤＬ
Ｅ）、選択データ・レジスタ走査（ＳＥＬＤＲＳ）、選
択命令レジスタ走査（ＳＥＬＩＲＳ）、補捉データ・レ
ジスタ（ＣＡＰＴＵＲＥＤＲ）、シフト・データ・レジ
スタ（ＳＨＩＦＴＤＲ）、出口１データ・レジスタ（Ｅ
ＸＩＴ１ＤＲ）、休止データ・レジスタ走査（ＰＡＵＳ
ＥＤＲ）、出口２データ・レジスタ（ＥＸＩＴ２Ｄ
Ｒ）、更新データ・レジスタ（ＵＰＤＡＴＥＤＲ）、補
捉命令レジスタ（ＣＡＰＴＵＲＥＩＲ）、シフト命令レ
ジスタ（ＳＨＩＦＴＩＲ）、出口１命令レジスタ（ＥＸ
ＩＴ１ＩＲ）、休止命令レジスタ走査（ＰＡＵＳＥＩ
Ｒ）、出口２命令レジスタ（ＥＸＩＴ２ＩＲ）、および
更新命令レジスタ（ＵＰＤＡＴＥＩＲ）である。 【００１５】主ＩＣはパワー・アップまたは正常作動
中、ＴＡＰはＴＬＲＳＥＴの状態にある。この状態で、
主ＩＣの正常作動を妨害しない状態においてＴＡＰはす
べてのテスト論理を配置するリセット信号を起こす。テ
スト・アクセスが要求されると、プロトコルは、ＴＭＳ
およびＴＣＫ入力によって加えられる、ＴＡＰがＴＬＲ
ＥＳＴ状態を出てＲＴ／ＩＤＬＥ状態に入るよう適用さ
れる。図２において、ＴＡＰ状態間をシフトさせるＴＡ
Ｐ入力は論理０または１によって示される。ＴＣＫは、
ＴＡＰ状態制御器によって状態から状態へ遷移させるク
ロックである。 【００１６】命令レジスタ走査プロトコルは、ＲＴ／Ｉ
ＤＬＥ状態からＳＥＬＤＲＳおよびＳＥＬＩＲＳ状態を
通ってＣＡＰＴＵＲＩＲ状態に入るようＴＡＰに遷移を
生じることができる。ＣＡＰＴＵＲＩＲ状態は、ＴＤＯ
出力ピンからシフト・アウトされる表示データと共にＩ
ＲＥＧをプレロードするために使用される。ＴＡＰは、
ＣＡＰＴＵＲＥＩＲ状態からＳＨＩＴＩＲまたはＥＸＩ
Ｔ１ＩＲ状態のどちらかへ遷移する。通常、プレロード
されたデータがＴＤＯ出力を通り検査するためにＩＲＥ
Ｇの外部へシフトできる一方新しいデータがＴＤＩ入力
を通りＩＲＥＧにシフトされるようにＳＨＩＦＴＩＲは
ＣＡＰＴＵＲＥＩＲ状態に続く。ＳＨＩＦＴＩＲ状態に
続いて、ＴＡＰは、ＥＸＩＴ１ＩＲおよびＵＰＤＡＴＥ
ＩＲを通ってＲＴ／ＩＤＬＥ状態に戻るかＥＸＩＴ１Ｉ
Ｒを通ってＰＡＵＳＥＩＲ状態に入るかのどちらかであ
る。ＰＡＵＳＥＩＲ状態に入るのは、ＩＲＥＧに通じる
データのシフトを一時停止することである。シフトは、
ＥＸＩＴ２ＩＲ状態を通ってＳＨＩＦＴＩＲ状態への再
入力で元に戻ることができ、あるいはＥＸＩＴ２ＩＲと
ＵＰＤＡＴＥＩＲ状態を通ってＲＴ／ＩＤＬＥ状態への
入力で終結することができる。 【００１７】データ・レジスタ走査プロトコルは、ＲＴ
／ＩＤＬＥ状態からＳＥＬＤＲＳ状態を通ってＣＡＰＴ
ＵＲＥＤＲ状態に入るようＴＡＰに遷移を生じることが
できる。ＣＡＰＴＵＲＥＤＲ状態は、ＴＤＯ出力ピンの
外部からシフトされるデータと共に選択されたＤＲＥＧ
をプレロードするために使用される。ＴＡＰは、ＣＡＰ
ＴＵＲＥＤＲ状態からＳＨＩＦＴＤＲまたはＥＸＩＴ１
ＤＲ状態のどちらかへ遷移する。通常、プレロードされ
たデータがＴＤＯ出力を通り検査するためにＤＲＥＧの
外部へシフトできる一方新しいデータがＴＤＩ入力を通
りＤＲＥＧにシフトされるようにＳＨＩＦＴＤＲはＣＡ
ＰＴＵＲＥＤＲ状態に続く。ＳＨＩＦＴＤＲ状態に続い
て、ＴＡＰは、ＥＸＩＴ１ＤＲおよびＵＰＤＡＴＥＤＲ
を通ってＲＴ／ＩＤＬＥ状態に戻るかＥＸＩＴ１ＤＲを
通ってＰＡＵＳＥＤＲ状態に入るかどちらかである。Ｐ
ＡＵＳＥＤＲ状態に入るのは、ＩＲＥＧに通じるデータ
のシフトを一時停止することである。シフトは、ＥＸＩ
Ｔ２ＤＲ状態を通ってＳＨＩＦＴＤＲ状態への再入力で
元に戻ることができ、あるいはＥＸＩＴ２ＤＲとＵＰＤ
ＡＴＥＤＲ状態を通ってＲＴ／ＩＤＬＥ状態への入力で
終結することができる。 【００１８】図３に示されるように、アプリケーション
において、Ｐ１１４９．１アーキテクチュアを実行する
いくつかのＩＣは回路基板レベルで共に直列に接続する
ことができる。同様に、いくつかの回路基板は、共に直
列に接続されたＩＣの数をさらに増加するように共に接
続することができる。図３のＩＣ３０は、第１ＩＣから
最終ＩＣまで各ＴＤＩ入力ピンおよびＴＤＯ出力ピンを
通って直列に接続される。また、各ＩＣは、テスト・バ
ス制御器３２からＴＭＳおよびＴＣＫ制御入力を受け
る。テスト・バス制御器は、直列経路の第１ＩＣのＴＤ
Ｉ入力に直列データを出力もし、かつ直列経路の最終Ｉ
ＣのＴＤＯから直列データをも受信する。テスト・バス
制御器は、前述のＴＡＰプロトコルによって、それらの
内部ＩＲＥＧまたはＤＲＥＧのいずれかを通って、デー
タをシフトすると共にすべてのＩＣを作動させるように
ＴＭＳおよびＴＣＫ信号に制御を起こすことができる。 【００１９】ＩＲＥＧのシフト作動中、シフト経路の全
長は、各ＩＲＥＧ内のビット合計と等しい。例えば、図
３の直列経路内に１００個のＩＣが存在しかつ各ＩＣの
ＩＲＥＧが８ビット長さである場合、ＩＲＥＧシフト作
動についてシフトされるのに必要なビット数は８００で
ある。同様に、ＤＲＥＧのシフト作動中、直列経路の全
長は、各ＩＣの選択されたＤＲＥＧ内のビット合計と等
しい。バイパスＤＲＥＧが各ＩＣ内で選択されると、Ｄ
ＲＥＧ走査中にシフトされた全ビット数はＩＣの数と１
ビットの積に等しいのは、バイパスＤＲＥＧがわずか１
ビット長さだからである。各ＩＣは、異なる命令をＩＲ
ＥＧにロードすることで異なるＤＲＥＧを選択すること
ができる。例えば、第１ＩＣは多数のビットによりＤＲ
ＥＧを選択することがある一方他のすべてのＩＣは、そ
れらのバイパスＤＲＥＧを選択する。典型的には、ＩＣ
内でテストが実行されない場合、そのバイパスＤＲＥＧ
はＩＣのＤＲＥＧビット長さを１ビットに減少するよう
に選択される。 【００２０】図４は、図３の配列と同様にＰ１１４９．
１のテスト・バスに従って接続されたＩＣの配列を示
す。ターゲット３３として表される中間ＩＣは、グルー
プ内には、テスト・バスを介してデータをテスト・バス
からまたはテスト・バスにローディング、またはアンロ
ーディングもしくはその両方を可能にするように、メモ
リ３６として示されるデバイスに結合されるＤＲＥＧ３
４が含まれている。ＤＲＥＧおよびメモリはターゲット
ＩＣ３３の内部にあることが図４で示されている。ＤＲ
ＥＧ３４と組合わされたデバイスはメモリとして示され
るが、もう１つのＩＣまたは基板をもつインターフェー
スのように、データ源またはデータ先はＤＲＥＧ３４と
結合することがある。ターゲットＩＣのＴＤＩ入力とテ
スト・バス制御器のＴＤＯ出力との間には「ｎ」個のＩ
Ｃがある。また、ターゲットＩＣのＴＤＯとテスト・バ
ス制御器のＴＤＩ入力との間には「ｍ」個のＩＣがあ
る。 【００２１】メモリ読み出し操作中、テスト・バス制御
器３２は、各ＩＣのＩＲＥＧに命令をロードするように
図４のＩＣのＴＭＳおよびＴＣＫ入力に制御信号を入力
する。走査経路距離を最短長さに減少するために、ター
ゲットＩＣを除いたすべてのＩＣはそれらのバイパスＤ
ＲＥＧを選択する命令によりロードされる。ターゲット
ＩＣは、内部メモリに接続されたＤＲＥＧを選択する命
令によりロードされかつ読み出し作動用ＤＲＥＧおよび
メモリを構成する。 【００２２】ターゲットＩＣのメモリ３６からのデータ
を読み出す場合、テスト・バス制御器３２はそのＴＤＩ
入力からのデータを入力するだけでよい；すなわち、そ
のＴＤＯ出力からのデータを出力することを必ずしも必
要としない。テスト・バス制御器への直列データ入力の
ビット長さは、各ＩＣ（Ｔ＋１…Ｔ＋ｍ）バイパス・レ
ジスタ用メモリ・フード内のビツト数と１ビツトの和に
よって定められる。ターゲットＩＣ３３とテスト・バス
制御器３２との間にあるメモリ・ワード幅が８ビットで
１００個のＩＣを得るには、各読み出し作動用テスト・
バス制御器３２に入力すべきビット数は１０８ビットに
なる。 【００２３】メモリ読み出し操作中、各ＩＣのＴＡＰ
は、それらのＤＲＥＧにデータをプレロードさせるため
にバス２６（図１参照）の内部制御信号を出力するよう
にテスト・バス制御器３２からの外部ＴＭＳおよびＴＣ
Ｋ制御信号に応動する。ターゲットＩＣのＤＲＥＧは８
ビットのメモリ・データ・ワードでプレロードし、かつ
他のＩＣ（Ｔ＋１からＴ＋ｍまで）のバイパス・レジス
タは論理０によって各々プレロードする。各ＩＣのＤＲ
ＥＧがロードされてから、テスト・バス制御器は、各Ｉ
ＣのＤＲＥＧのロードされたデータをシフト・アウトす
るために各ＩＣ内のＴＡＰをバス２６に内部制御信号を
出力させるようにＴＭＳおよびＴＣＫに制御信号を起こ
す。 【００２４】テスト・バス制御器のＴＤＩ入力への直列
データ入力は、１０８ビットのストリームである。最初
の１００ビットはすべてＩＣ（Ｔ＋１からＴ＋ｍまで）
のバイパス・レジスタからの論理０であり、かつ最後の
８ビットはターゲットＩＣのメモリから読み出されたデ
ータである。テスト・バス制御器が１０８ビットをすべ
て受信された後に、各ＩＣ内のＴＡＰにシフト工程を停
止させるためにＴＭＳおよびＴＣＫ信号に起こされる制
御信号によってシフト操作は終結する。ターゲットＩＣ
からシフト・アウトされ、シフト操作の停止によって続
けられるプレロードされるデータのこの前記工程は、メ
モリから読み出された各追加のデータ周期を繰り返す必
要がある。 【００２５】表１は、図４の各ＩＣのＴＡＰが１メモリ
・ワードを読み出してから遷移しなければならない状態
（図２により接続については前述されている）を示す。
第１表において、データのシフトが始まる前に、各読み
出し操作の開始時に３つのＴＣＫが設定されている。３
つのＴＣＫの１つはデータをＤＲＥＧにロードするため
に使用され、Ｔ＋１からＴ＋ｍまでのＩＣのバイパス・
レジスタは論理０でロードされかつターゲットＩＣは８
ビットのメモリ・ワードでロードされる。ＩＣの外部へ
およびテスト・バス制御器の内部へシフトされるデータ
は１０８の追加ＴＣＫを要求する。１０８ビット・デー
タ・パターンがシフト・アウトされてから、２つの追加
ＴＣＫにメモリ読み出し操作を終結させる。第４図にお
いてターゲット・ＩＣからの１つの８ビット・メモリ・
ワードを読み出すために要求されたＴＣＫの合計数は１
１３になる。つまり、メモリが１，０００ワードを読み
出されると、第１表の状態順序は、合計１１３，０００
のＴＣＫ周期になるために１，０００回繰り返す必要が
ある。 【表１】 【００２６】メモリ書き込み操作中、テスト・バス制御
器は、各ＩＣのＩＲＥＧに命令をロードするように第４
図のＩＣのＴＭＳおよびＴＣＫに制御信号を入力する。
走査経路距離を最短長さに減少するため、ターゲットＩ
Ｃを除いたすべてのＩＣは、それらのバイパス・ＤＲＥ
Ｇを選択する命令によってロードされる。ターゲットＩ
Ｃは、内部メモリに接続されたＤＲＥＧを選択する命令
によってロードされかつ書き込み操作のためにＤＲＥＧ
およびメモリを構成する。 【００２７】ターゲットＩＣのメモリ内にデータを書き
込む場合、テスト・バス制御器はそのＴＤＯ出力からの
データを出力するだけでよく、そのＴＤＩ入力からのデ
ータを入力することは必ずしも必要としない。テスト・
バス制御器からの直列データ出力のビット長さは、メモ
リ・ワードのビット数と各ＩＣ（１…ｎ）バイパス・レ
ジスタ用ビット数の和によって定められる。テスト・バ
ス制御器とターゲットＩＣとの間にあるメモリ・ワード
幅が８ビットで１００個のＩＣを得るには、各書き込み
操作用ターゲットＩＣに出力されるべきビット数は１０
８ビットになる。 【００２８】メモリ書き込み操作中、各ＩＣのＴＡＰ
は、それらのＤＲＥＧにデータをプレロードさせるため
にバス２６（第１図参照）の内部制御信号を出力するよ
うにテスト・バス制御器からの外部ＴＭＳおよびＴＣＫ
制御信号に応動する。ターゲットＩＣのＤＲＥＧは「ド
ント・ケア（（ｄｏｎ′ｔ ｃａｒｅ）」データをプレ
ロードするが、そのデータはメモリ・データを読み出さ
ずかつ他のＩＣ（１からｎまで）のバイパス・レジスタ
は論理０によりプレロードする。各ＩＣのＤＲＥＧがロ
ードされてから、テスト・バス制御器は、それからの８
ビット・データ・ワード出力をシフト・インするために
各ＩＣ内のＴＡＰをバス２６に内部制御信号を出力させ
るようにＴＭＳおよびＴＣＫに制御信号を起こす。 【００２９】８ビット・データ・ワード先はターゲット
ＩＣの８ビットＤＲＥＧである。しかし、８ビット・デ
ータ・ワードはターゲットＩＣに入る前に、ＩＣの１か
らｎまでのバイパス・ビットを通ってまずシフトされな
ければならない。ターゲットＩＣのＤＲＥＧに８ビット
・データ・ワードを入力するために、テスト・バス制御
器は１０８ビットのデータがシフトされるようにＴＭＳ
およびＴＣＫ信号に制御信号を出力する。１０８データ
・ビットがシフトしてから、ＩＣの１からｍまでの１０
０のバイパス・レジスタを通って、８ビット・データ・
ワードはターゲットＩＣの８ビットＤＲＥＧにシフトさ
れている。データ・ワードがターゲットＩＣのＤＲＥＧ
にロードされてから、テスト・バス制御器は、シフト工
程を停止しかつデータ・ワードをメモリ内にロードする
ためにＴＭＳおよびＴＣＫ信号に制御信号を出力する。
ターゲットＩＣにデータをシフトし、メモリ内のデータ
の書き込みによって続けられる前述のデータをプレロー
ドする工程は、メモリ内に書き込まれた各追加データを
繰返す必要がある。 【００３０】第２表は、第４図の各ＩＣ３０のＴＡＰ１
２が１メモリ・ワードを書き込んでから遷移しなければ
ならない状態（第２図により接続については前述されて
いる）を示す。第２表において、データのシフトが始ま
る前に、各書き込み操作の開始時に３つのＴＣＫが設定
されている。３つのＴＣＫの１つはデータをＤＲＥＧに
ロードするために使用され、１からｎまでのＩＣのバイ
パス・レジスタは論理０でロードされかつターゲットＩ
ＣのＤＲＥＧ 「注意しない（ｄｏｎ′ｔｃａｒｅ）」
データ・パターンをロードされる。１００個の主要なＩ
Ｃを通りさらにターゲットＩＣへシフトされるデータは
１０８の追加ＴＣＫを要求する。８ビット・データ・パ
ターンがターゲットＩＣのＤＲＥＧにシフトされてか
ら、２つの追加ＴＣＫにシフト操作を停止させかつメモ
リにデータを書き込ませる。ターゲットＩＣのメモリに
１つの８ビット・メモリ・ワードを書き込むために要求
されるＴＣＫの合計数は１１３になる。メモリが１，０
００ワードを書き込まれると、第２表の状態順序は、合
計１１３，０００のＴＣＫ周期になるために１，０００
回繰り返す必要がある。 【表２】 【００３１】これらの２例から、極めて多数のＴＣＫ
は、Ｐ１１４９．１のＴＡＰ・プロトコルに使用するメ
モリにデータをロードするかアンロードするかを要求さ
れる。メモリ・アクセス時間が、要求されたＴＣＫの数
により直線的に増加するが、Ｐ１１４９．１のＴＡＰ・
プロトコルを使用するメモリをロードするかアンロード
するのに極めて長時間を費やすこともあり得る。上述の
例および１ＭＨｚのＴＣＫ周波数を使用すると、１，０
００の位置によるメモリのアクセス・タイムは下記の方
程式で求められる。 （１１３，０００ＴＣＫｓ）×（１マイクロ秒／ＴＣＫ）＝１１３ミリ秒 【００３２】好適な実施例は、Ｐ１１４９．１のアーキ
テクチュア、あるいはどのような他の形の直列を基礎と
した走査アーキテクチュアで一致するように設計された
制御器の具備によってメモリへの読み出し／書き込みア
クセス・タイムを減少する。この制御器は、メモリ・ア
クセス制御器（ＭＡＣ）と呼ばれかつ内部タイミングを
供給しさらに書き込みまたは読み出し操作をする単一Ｔ
ＡＰを使用してメモリに連続して書き込まれたり読み出
されたりできるように要求された制御信号を供給する。
このアプローチの長所は、前述のように多くの読み出し
または書き込み操作を経た反復周期の必要性を取り除く
ことである。 【００３３】図５により、前述のようなＤＲＥＧとメモ
リーの接合と共に、Ｐ１１４９．１のアーキテクチュア
が含まれたＭＡＣの好適な実施例が示されている。ＭＡ
Ｃ３８はテスト・バス２８からの入力およびＴＤＩ入力
を受信し、かつマルチプレクサ２２にＴＤＯ出力を出力
する点で、第５図は第１図と異なる。メモリ・アクセス
操作が実行されていない場合は、ＭＡＣは不活性であり
かつアーキテクチュアは、図１の接続で述べられたよう
に操作する。しかし、命令がメモリに読み出しまたは書
き込み操作できるＩＲＥＧにロードされる場合、ＭＡＣ
は、バス２８からの制御入力を通って、ＴＡＰ１２およ
びＴＭＳとＴＣＫ制御入力によって同時に操作する。 【００３４】メモリ・アクセス操作中、ＭＡＣ３８は、
第５図で示されるＴＡＰ１２からバス２６に信号の制御
にわたって出力される。ＭＡＣ３８は、ＴＡＰ、ＴＭＳ
およびＴＣＫのメモリ・アクセス中の入力および読み出
しや書き込み操作中に要求される機能を実行するために
バス２６への制御出力をモニタする。メモリ読み出し操
作中、メモリ・データが、テスト・バス制御器にシフト
・アウトされるようにＤＲＥＧ３４にロードされるべき
である場合にＭＡＣは定まる。メモリ書き込み操作中、
テスト・バス制御器３２からＤＲＥＧ３４にシフト・イ
ンされたデータが、メモリにロードされるべきである場
合にＭＡＣは定まる。次の例は、前述の方法にわたって
ＭＡＣが読み出しや書き込み操作のために提供する改良
案を表わす。 【００３５】図４のターゲットＩＣの内部アーキテクチ
ュアは図５で示されたＭＡＣを含む。メモリ読み出し操
作中、テスト・バス制御器は、各ＩＣのＩＲＥＧに命令
をロードするように第４図のＩＣのＴＭＳおよびＴＣＫ
入力に制御信号を入力する。ターゲットＩＣ３３を除い
たすべてのＩＣは、それらのバイパス・ＤＲＥＧを選択
する命令によりロードされる。ターゲットＩＣはＭＡＣ
３８を使用可能にしかつ読み出し操作用ＤＲＥＧおよび
メモリを構成する命令によりロードされる。ターゲット
ＩＣのＤＲＥＧ３４は８ビットの長さであり、かつター
ゲットＩＣとテスト・バス制御器との間に１００個のＩ
Ｃ（Ｔ＋１からＴ＋ｍまで）がある。 【００３６】ＤＲＥＧ３４がロードしかつメモリ・デー
タをシフト・アウトするとＭＡＣ３８は制御するが、メ
モリ全体を読み出すタスクは１回の読み出し操作で実行
されることもある。テスト・バス制御器３２がＴＭＳお
よびＴＣＫ信号に起こされた制御によって読み出し操作
を開始する場合、ＩＣ（Ｔ＋１からＴ＋ｍまで）のバイ
パス・レジスタは論理０をプレロードし、かつＭＡＣ３
８は最初の８ビット・メモリ・データ・ワードでターゲ
ットＩＣのＤＲＥＧをロードする。テスト・バス制御器
３２がシフト操作を開始するように制御信号を出力する
と、ＩＣ（Ｔ＋１からＴ＋ｍまで）のバイパス・レジス
タおよびターゲットＩＣのＤＲＥＧはテスト・バス制御
器のＴＤＩ入力にデータのシフトを開始する。 【００３７】最後の８データ・ビットがシフトする時点
で、初度にターゲットＩＣのＤＲＥＧにロードされた８
ビット・データ・ワードは、ＤＲＥＧからシフト・アウ
トされかつ最初の８個のＩＣ（Ｔ＋１からＴ＋ｍまで）
のバイパス・ビットにシフト・インされる。最後のデー
タ・ビット（８番目のビット）がＤＲＥＧからシフト・
アウトされると、ＭＡＣ３８は、メモリ３６から次の８
ビット・データ・ワードをロードするようにバス２６に
制御信号を出力する。次のワードの第１ビットを次のＴ
ＣＫシフト周期からシフト・アウトできるようにＴＣＫ
がＤＲＥＧ３４の最後（８番目）のビットをシフト・ア
ウトする間に、このロード操作が生じる。ＩＣ（１から
ｍまで）のバイパス・ビットは、テスト・バス制御器の
ＴＤＩ入力への途中でメモリ・データ用ロケーションを
一時記憶されるように働く。最後に８ビット・データ・
ワードがロードされターゲットＩＣのメモリからシフト
・アウトされているまで、ＭＡＣ３８はこのロード／シ
フト操作をすべての８個のＴＣＫで繰り返す。ＩＣ（Ｔ
＋１からＴ＋ｍまで）のバイパス・ビットに一時記憶さ
れたすべてのメモリ・データ・ビットを受信するまで、
テスト・バス制御器は読み出し操作を続ける。 【００３８】メモリ読み出し操作中、最初の１００ビッ
トがテスト・バス制御器のＴＤＩ入力に入力すること
は、ＩＣ（Ｔ＋１からＴ＋ｍ）の初度にプレロードされ
たバイパス・レジスタ・ビットからの論理０のストリー
ムである。１００の論理０がバイパス・ビットからシフ
ト・アウトされてから、テスト・バス制御器３２は、タ
ーゲットＩＣのメモリから８ビット直列データ・ワード
を受信し始める。１，０００の８ビット・データ・ワー
ドを含んだメモリを得るには、初度の１００のバイパス
・ビットが受信されてからテスト・バス制御器は１，０
００パケットの８ビット直列データ・ワードを受信す
る。テスト・バス制御器３２が直列化されたメモリ・デ
ータを受信してから、第４図のＩＣ３０内のＴＡＰにシ
フト工程を停止しさらに読み出し操作を終結されるよう
に、ＴＭＳおよびＴＣＫ信号に制御信号を起こす。 【００３９】第３表は、図４の各ＩＣのＴＡＰがＭＡＣ
で読み出し操作期間を経て遷移する必要がある状態（図
２）を示す。第３表で、データのシフトが始まる前に、
読み出し操作の開始時点で３つのＴＣＫが設定されてい
る。３つのＴＣＫの中の１つはＤＲＥＧにデータをロー
ドするのに使用され、ＩＣ（Ｔ＋１からＴ＋ｍまで）の
バイパス・レジスタは論理０でロードされかつターゲッ
トＩＣのＤＲＥＧは最初の８ビット・メモリ・ワードで
ロードされる。テスト・バス制御器３２がデータを受信
し始める前に、バイパス・レジスタ・ビットにロードさ
れた、１００のＴＣＫを有する１００の全論理０はＩＣ
（Ｔ＋１からＴ＋ｍまで）からシフト・アウトされる必
要がある。１００の論理０が出力されてから、８，００
０のＴＣＫを要求するテスト・バス制御器３２はターゲ
ットＩＣのメモリから１，０００の８ビット直列データ
・ワードを受信し始める。テスト・バス制御器がメモリ
から８，０００データ・ビットを受信してから、２つの
追加ＴＣＫはメモリに読み出し操作を終結される。第４
図のターゲットＩＣから１，０００の８ビット・メモリ
・ワードを読み出すように要求されるＴＣＫの合計数
は：３＋１００＋８，０００＋２＝８，１０５ＴＣＫｓ
である。 【表３】 【００４０】メモリ書き込み操作中、テスト・バス制御
器は、各ＩＣのＩＲＥＧに命令をロードするように図４
のＩＣ３０のＴＭＳおよびＴＣＫ入力に制御信号を入力
する。ターゲットＩＣを除いたすべてのＩＣはそれらの
バイパスＤＲＥＧを選択する命令によってロードされ
る。ターゲットＩＣは、ＭＡＣ３８を使用可能にしかつ
書き込み操作用ＤＲＥＧ３４およびメモリ３６を構成す
る命令によってロードされる。ターゲットＩＣ３３のＤ
ＲＥＧ３４は８ビット長さでありかつ１００のＩＣ（Ｔ
＋１からＴ＋ｍまで）はテスト・バス制御器３２とター
ゲットＩＣ３３との間にある。 【００４１】ＤＲＥＧ３４がメモリ３６にシフト・イン
しかつ書き込むとＭＡＣ３８は制御するが、メモリ全体
を書き込むタスクは１つの書き込み操作で実行されるこ
とがありうる。テスト・バス制御器３２がＴＭＳおよび
ＴＣＫ信号に起こされた制御信号によって書き込み操作
を開始すると、ＩＣ（１からｎまで）のバイパス・レジ
スタは論理０をプレロードしかつＭＡＣ３８はメモリに
第１データ・ワードを受けるように準備をする。テスト
・バス制御器がシフト操作を始めるように制御信号を出
力すると、ＩＣ（１からｎまで）のバイパス・レジスタ
は、テスト・バス制御器３２から論理０を出力し始めか
つデータを入力し始める。ターゲットＩＣのＭＡＣ３８
は、ＳＴＡＲＴ信号を受信するまでメモリにデータを書
き込むことを遅らせる。すべての論理０がＩＣ（１から
ｎまで）内のバイパス・ビットからシフト・アウトされ
かつバイパス・ビットがターゲットＩＣメモリにロード
されるべきテスト・バス制御器３２からのデータで満た
されることをＳＴＡＲＴ信号は示す。 【００４２】ＭＡＣ３８はＳＴＡＲＴ信号を受信する
と、ＤＲＥＧにデータをシフトし始める。ＩＣ（１から
ｎまで）のバイパス・ビットは、ターゲットＩＣ３３へ
の途中でデータ用ロケーションを一時記憶するように働
く。ＤＲＥＧが８ビットのデータを受けてから、ＭＡＣ
３８はメモリに８ビット・データ・ワードを書き込むよ
うに制御信号を出力する。書き込み操作が進行している
間、メモリに８ビット・ワードを書き込むことで続けら
れるＤＲＥＧに８ビットのデータを受けるこの工程は続
行される。テスト・バス制御器３２がターゲットにメモ
リを書き込ませるようにすべてのデータを出力しかつＩ
Ｃ（１からｎまで）のバイパス・ビットを通ってデータ
をシフトし、さらにターゲットＩＣにメモリをシフト・
インしてから、ＴＭＳおよびＴＣＫ信号に出力された制
御信号によって書き込み操作は終結する。 【００４３】表４は、図４の各ＩＣ３０のＴＡＰ１２が
書き込み操作中に遷移されなければならない状態（図２
で接続については説明されている）を示す。この表は、
テスト・バス制御器３２、ターゲット３３およびメモリ
３６との間に１，０００のデータ・ワードを伴う１００
のＩＣを仮定する。第４表には、データのシフトが始ま
るまえに書き込み操作の開始時点で３つのＴＣＫが設定
されている。３つのＴＣＫの中の１つは論理０によって
１００のＩＣのバイパス・レジスタをロードするために
使用される。ＭＡＣ３８が直列データを受けるようにＤ
ＲＥＧ３４を使用可能にする前に、すべての１００の論
理０は、１００のＴＣＫを要求される１００のＩＣのビ
ットをバイパス・レジスタからシフト・アウトされる必
要がある。１００の論理０がシフト・アウトされてか
ら、ＭＡＣは、ＩＣ（１からｎまで）内のバイパス・ビ
ットを通って伝送された１，０００の８ビット・データ
・ワードを受け始める。この操作は８，０００タスクを
要求する。テスト・バス制御器がターゲットＩＣのメモ
リに８，０００データ・ビットを入力してから、２つの
追加ＴＣＫにメモリ書き込み操作を終結させる。ターゲ
ットＩＣのメモリに１，０００の８ビット・メモリ・ワ
ードの書き込みを要求されたＴＣＫの合計数は：３＋１
００＋８，０００＋２＝８，１０５ＴＣＫｓである。 【表４】 【００４４】これらの２列から、明らかなことは、ＭＡ
Ｃは、Ｐ１１４９．１ＴＡＰプロトコルをアクセス・メ
モリに使用された前述の２例と比較したとき、アクセス
・メモリに要求されたＴＣＫの数を有意義に減少するこ
とである。前述のＭＡＣの２例と１メガヘルツ（ＭＨ
ｚ）のＴＣＫ周波数を使用すると、１，０００ロケーシ
ョンによるメモリのアクセス・タイムは下記の方程式に
よる： （８．１０５ＴＣＫｓ）×（１マイクロ秒／ＴＣＫ）＝８．１０５ミリ秒 【００４５】Ｐ１１４９．１ ＴＡＰプロトコルを使用
した１１３ミリ秒のアクセス・タイムとＭＡＣを使用し
た８．１ミリ秒と比較することは、ＭＡＣが、Ｐ１１４
９.1ＴＡＰプロトコルによって要求された時間のわずか
７％で同じサイズのメモリをアクセスできる。 【００４６】メモリにデータを書き込まれたＭＡＣの説
明によると、基準はＳＴＡＲＴ信号に作られた。ＳＴＡ
ＲＴ信号は、バイパス・ビットからデータを入力し始め
かつデータをメモリ３６に記憶し始める時間をＭＡＣ３
８に知らせる。次の４つの方法は、ＭＡＣにＳＴＡＲＴ
信号を作るように使用されることがある。他の方法は以
下説明される１つを除いては書き込み操作を開始するよ
うに考案されている。 【００４７】書き込み操作が開始されてから、ＩＣ３０
のＴＡＰ１２はＳＨＩＦＴＤＲ状態になる。テスト・バ
ス制御器が、その出力とターゲットＩＣの入力間にＩＣ
（１からｎまで）がいくつあるか察知する一方、データ
がＥＸＩＴＤＲ状態を通ってＳＨＩＦＴＤＲ状態からＰ
ＡＵＳＥＤＲ状態にＴＡＲを遷移することで導かれるＩ
Ｃ（１からｎまで）のバイパス・ビットにシフト・イン
されてからテスト・バス制御器はＳＴＡＲＴ信号を作る
ことができ、それからＥＸＩＴ２ＤＲ状態を通ってＰＡ
ＵＳＥＤＲ状態からＳＨＩＦＴＤＲ状態に再入力され
る。ターゲットＩＣ内のＭＡＣは、ＴＡＰが先ずＰＡＵ
ＳＥＤＲ状態に入ることを感知するのを基礎とした書き
込み操作を開始するように設計されることがある。いっ
たん書き込み操作が開始されると、ＭＡＣは、書き込み
操作の休止中はどのような連続したＰＡＵＳＥＤＲ状態
入口をも無視する。 【００４８】テスト・バス制御器が、その出力とターゲ
ットＩＣ間にＩＣ（１からｎまで）がいくつあるか察知
する一方、テスト・バス制御器は、見出しとして述べら
れ、メモリに書き込まれるべき現在の直列データ・ビッ
トに先行する直列のビットを出力することでＳＴＡＲＴ
信号を作ることができる。ターゲットＩＣ３３内のＭＡ
Ｃ３８はＩＣ（１からｎまで）のバイパス・ビットから
の直列データ・ビット出力の検査による見出しの発生を
モニタするように設計されることがある。バイパス・ビ
ットは初めにプレロード操作により論理０を出力されて
いるが、ＭＡＣは、データに先行して出力されかつ見出
しのスタート・ビットである最初の論理１をモニタす
る。最初の論理１に続いて、もし望まれるならば、追加
の見出しビット数は、誤った見出し入力に書き込み操作
を始める確率を減少するようにＭＡＣに入力される。Ｍ
ＡＣは見出しビット長さおよびパターン順序を察知す
る。ＭＡＣがすべての見出しビットを受信してから、書
き込み操作を開始する。 【００４９】ＭＡＣ３８は、書き込み操作に先行してロ
ードされることがあるカウンタを含むように設計され
る。カウンタは、ターゲットＩＣとテスト・バス制御器
との間にあるＩＣ（１からｎまで）の数でロードされ
る。書き込み操作が開始されてから、ＭＡＣ３８は各シ
フト操作中にカウンタを減少し始める。カウンタが最小
カウントに達すると、メモリにシフトされたデータはタ
ーゲットＩＣのＴＤＩ入力に提供されさらにＭＡＣ３８
は、データを入力し始めかつデータをメモリに記憶し始
める。 【００５０】書き込み操作が開始されるべき場合にＩＣ
のピンのモニタを定めることができるように設計され
る。この方法で、テスト・バス制御器は、追加のテスト
・ピンを通って、内部メモリに入力しかつ蓄えるような
ターゲットのＴＤＩピンにおいてデータが有効であるタ
ーゲットＩＣ３３に示すように信号を出力する。データ
がＩＣ（１からｎまで）のバイパス・ビットを通ってシ
フトされてから、この信号はテスト・バス制御器からタ
ーゲットＩＣに出力される。 【００５１】図６は、ＭＡＣ／ＴＡＰの模範的な実施例
を表わす。この実施例では、ＭＡＣ３８は、前述の４つ
の異った形のスタート・インジケータを受けるように操
作し得る。それらの名称は、（１）ＴＡＰのＰＡＵＳＥ
ＤＲ信号の使用、（２）見出し検出器の使用、（３）Ｃ
ＯＵＮＴ ＣＭＰＬＥＴＥ信号カウンタの使用、および
（４）ＥＸＴＥＲＮＡＬ ＴＲＩＧＥＲの使用である。
ＴＡＰ１２は、ＰＡＵＳＥＤＲ信号を介してマルチプレ
クサ４０に接続される。ＴＡＰの出力はマルチプレクサ
４２の入力にも接続される。見出し検出器４４はＴＤＩ
信号を受信しさらにＭＡＴＣＨ信号をマルチプレクサ４
０に出力する。カウンタ４６はＴＭＳおよびＴＣＫ信号
を受信しさらにＣＯＵＮＴ ＣＯＭＬＥＴＥ信号をマル
チプレクサ４０に出力する。マルチプレクサ４０の出
力、すなわち、ＳＴＡＲＴ信号は、ＴＭＳおよびＴＣＫ
信号と共に直列入出力制御器５０に接続される。ＩＲＥ
Ｇ制御バス２８はマルチプレクサ４０および４２のセレ
クト・ポートならびに直列入出力制御器５０に接続され
る。 【００５２】操作において、ＩＲＥＧバス２８からの制
御は、マルチプレクサを通って制御バス２６が作動する
ようにＴＡＰ１２の出力または直列入出力制御器５０の
出力のいずれかを選択する。選択されると、ＰＡＵＳＥ
ＤＲ、ＭＡＴＣＨ、ＣＯＵＮＴ ＣＯＭＰＬＥＴまたは
ＥＸＴＥＲＮＡＬ ＴＲＩＧＧＥＲである開始信号の１
つが活性化し、活性ＳＴＡＲＴ信号として残されるなら
ば、直列入出力制御器５０は使用可能になる。 【００５３】ＭＡＣ書き込み操作中、重要なことはスタ
ート・インジケータが要求されることのみを記憶するこ
とであり；すなわちＭＡＣ読み出し操作はスタート・イ
ンジケータを必ずしも必要としない。しかし、望まれる
ならば、読み出し操作はスタート・インジケータを使用
することもできる。図６で示されるすべてのスタート・
インジケータは、ＭＡＣの設計に含まれる必要はない。
直列入出力制御器に入力されるマルチプレクサ４０の要
求を除去された、ただ１つのスタート・インジケータで
ＭＡＣを操作できる。また、この開示で述べられた１つ
以外に、他の形のスタート・インジケータが考案されか
つ直列入出力制御器に入力される。 【００５４】ＴＡＰ１２は通常、ＩＣ内の選択されたＤ
ＲＥＧを通ってバス２６にデータをシフトするためにマ
ルチプレクサ４２から制御を出力するように選択され
る。命令が直列入出力操作のためにＭＡＣ３８を選択す
るようにＩＲＥＧ２０にロードされている状態のバス２
６に、その時だけＭＡＣ３８は制御信号を出力するよう
に選択される。操作されたＭＡＣがメモリ読み出し操作
中、直列入出力制御器５０はＩＲＥＧ２０から入力で使
用可能になりさらにデバイスからのデータを出力するよ
うにＴＭＳおよびＴＣＫに制御信号を入力する。メモリ
読み出し操作中、開始表示は要求されずに直列入出力制
御器はデータを出力するように直接ＴＭＳおよびＴＣＫ
入力に応動する。 【００５５】操作されたＭＡＣがメモリ書き込み操作
中、直列入出力制御器５０はＩＲＥＧからの入力で使用
可能になりさらにデバイスにデータを入力するようにＴ
ＭＳおよびＴＣＫに制御信号を入力する。書き込み操作
のために、制御は、ＩＲＥＧ、ＴＭＳおよびＴＣＫ入力
アームから直列入出力制御器５０に入力するが、直列入
出力制御器５０がマルチプレクサ４０からＳＴＡＲＴ信
号を受信するまで書き込み作動は生じない。 【００５６】図６で、書き込み操作は４つの異なる信号
のうちの１つで開始されることが示されている。つまり
ＰＡＵＳＥＤＲ状態はＴＡＰ１２から出力し、ＭＡＴＣ
Ｈは見出し検出器４４から出力し、ＣＯＵＮＴ ＣＯＭ
ＰＬＥＴ信号はカウンタ４６から出力し、かつ外部ノー
ド信号である。ＩＲＥＧ２０内の命令は、スタート・イ
ンジケータが、書き込み操作を開始するように直列入出
力制御器５０に入力されることを選択する。 【００５７】書き込み操作を開始する１つの方法は、Ｔ
ＡＰの内部ＰＡＵＳＥＤＲ状態を利用することである。
この方法が選択されると、ＰＡＵＳＥＤＲ状態（第２図
参照）ＴＡＰから出力されさらにマルチプレクサ４０を
通って直列入出力制御器５０に結合する。この方法が使
用されると、テスト・バス制御器３２（第４図参照）
は、データ・レジスタ走査の操作を始めるようにＴＭＳ
およびＴＣＫに制御信号を起こす。この制御は、テスト
・バス制御器３２からのデータをデバイス（１からｎま
で）を通ってターゲット・デバイス３３（第４図参照）
に向けてシフトさせる。データはターゲット・デバイス
３３の入力がＴＤＩに達すると、テスト・バス制御器３
２は、すべてのデバイス（１＋ｎおよびターゲット）の
ＴＡＰがＰＡＵＳＥＤＲ状態（第２図参照）に入らせる
ように制御信号を起こす。 【００５８】直列入出力制御器５０は、スタート・イン
ジケータとしてＴＡＰ１２からの最初のＰＡＵＳＥＤＲ
状態出力を感知しかつバス２６に制御信号を出力する準
備をし、その時はいつでもテスト・バス制御器３２は、
ＳＨＩＦＴＤＲ状態（第２図参照）の再入力によってシ
フトされたデータを元に戻すようにＴＭＳおよびＴＣＫ
に制御信号を起こす。シフトされたデータが元に戻され
てから、テスト・バス制御器３２は、ターゲット・デバ
イス３３にロードされるようにすべてのデータをシフト
する。データ・レジスタ走査の操作中にテスト・バス制
御器３２が再びＰＡＵＳＥＤＲ状態に再入力すると、直
列入出力制御器５０はＴＡＰ１２からのいかなる追加Ｐ
ＡＵＳＥＤＲ入力をも無視する。テスト・バス制御器３
２が、ターゲット・デバイス３３にロードされるように
最終データ・ビットを出力すると、シフト操作を終結す
るようにＴＭＳおよびＴＣＫに制御信号を起こす前にデ
ータがデバイス（１からｎまで）を通ってターゲット・
デバイス到達することを保証するために走査経路へのシ
フトは続行される。 【００５９】この方法の長所の１つは、書き込み操作を
始める論理が既にＴＡＰ内にあり、追加の論理は要求さ
れないことである。下記の他の方法は追加の論理または
追加のデバイス入力のいずれかを要求する。 【００６０】書き込み操作を開始するもう１つの方法
は、見出し検出器論理４４を利用することである。見出
し検出器論理４４のブロック図は第７図に示されてい
る。見出し検出器論理４４は、見出し値記憶用ＤＲＥＧ
５２、書き込み操作中の見出しビット順序用シフト・レ
ジスタ５４、およびＤＲＥＧ５２に記憶された見出しパ
ターンで受信された見出しビット順序のマッチング用比
較器論理５６を含む。シフト操作中、ＤＲＥＧ５２は、
ターゲット・デバイス３３のＴＤＩおよびＴＤＯピンに
結合される。 【００６１】この技法は、ターゲット・デバイス３３に
書き込まれるデータの出力に先行して、導かれた見出し
ビット順序（例えば「１０１１０１」）をテスト・バス
制御器３２が出力することを保証する。書き込み操作
中、見出し検出器論理４４は、シフト・レジスタ５４に
直列データを入力しさらに見出し記憶レジスタ内のプレ
ロードされた見出し値と比較する。先ず、シフト・レジ
スタと見出し記憶レジスタ間のマッチを使用不能にする
ように、シフト・レジスタ５４はすべての０にリセット
する。書き込み操作が始まると、シフト・レジスタ５４
は、デバイス（１からｎまで）内のバイパス・レジスタ
からの論理０を受信し始める。バイパス・レジスタの論
理０が受信されてから、シフト・レジスタ５４は、テス
ト・バス制御器３２からの見出しビット順序出力を受信
し始める。すべての見出しが、シフト・レジスタ５４に
ロードされると、マッチが、シフト・レジスタ容量と見
出し記憶レジスタ５２間に生じる。このＭＡＴＣＨ信号
は、比較論理から出力されさらにマルチプレクサ４０を
通って直列入出力制御器に入力される。 【００６２】直列入出力制御器５０が見出し検出器４４
からのＭＡＴＣＨ信号を感知すると、ＴＤＩ入力を通っ
てターゲット・デバイス３３に入力し始める直列データ
を受け始めるようにバス２６に制御信号を出力する。テ
スト・バス制御器３２がターゲット・デバイス３３にロ
ードされるように最終データ・ビットを出力すると、シ
フト操作を終結するようにＴＭＳおよびＴＣＫに制御信
号を起こす前に、データがデバイス（１からｎまで）を
通りターゲット・デバイス３３に到達されることを保証
するために走査経路にシフトし続ける。 【００６３】書き込み操作を始めるもう１つの方法はカ
ウンタ論理を利用することである。カウンタ論理４６の
ブロック図は、図８に示されている。カウンタ論理４６
は、実行されるＤＲＥＧの下部カウンタ５８および走査
経路にシフトされた各ビット用カウンタ減少クロックを
作るためのクロック論理６０を含む。下部カウンタ５８
はカウンタ５８に所望のカウント値をロードするように
データ・レジスタ走査の操作によってシフトすることが
できる。シフト操作中、下部カウンタはターゲット・デ
バイス３３のＴＤＩおよびＴＤＯピンに接続される。カ
ウンタは、ＣＯＵＮＴ ＣＯＭＰＬＥＴＥ信号を介して
カウンタから出力される最小カウント値を感知する解読
論理を含む。 【００６４】この技法は、テスト・バス制御器３２が書
き込み操作の実行に先行するカウント値でカウンタ５８
にロードするような要求はしない。ロードされたカウン
ト値は、バイパス・レジスタ・ビット（１からｎまで）
の数と等しく、かつデータはターゲット・デバイスに入
力される前に通過しなければならない。テスト・バス制
御器３２が書き込み操作を始めると、制御器とターゲッ
ト・デバイスとの間の走査経路を通ってデータ・ビット
がシフトされるたび１度ずつカウンタは減分する。カウ
ンタが最小値に到達しかつＣＯＵＮＴ ＣＯＭＰＬＥＴ
Ｅ信号を出力すると、制御器からのデータは、デバイス
（１からｎまで）のすべてのバイパス・レジスタを通っ
てシフトされかつターゲット・デバイスのＴＤＩ入力ピ
ンに加えられる。 【００６５】直列入出力制御器５０がカウンタ５８から
のＣＯＮＵＴ ＣＯＭＰＬＥＴ信号を感知すると、ＴＤ
Ｉ入力を通ってターゲット・デバイス３３に入力し始め
る直列データを受け始めるようにバス２６に制御信号を
出力する。テスト・バス制御器３２がターゲット・デバ
イス３３にロードされるように最終データ・ビットを出
力すると、シフト操作を終結するようにＴＭＳおよびＴ
ＣＫに制御信号を起こす前に、データがデバイス（１か
らｎまで）を通ってターゲット・デバイス３３に到達す
ることを保証するために走査経路にシフトし続ける。 【００６６】図６に示されるように、書き込み操作を始
めるもう１つの方法は、追加のデバイス入力ノード４８
を利用することである。書き込み操作中にＭＡＣがター
ゲット・デバイスのＴＤＩ入力ピンにおいてデータを受
け始めなければならない場合、このピンの入力源はテス
ト・バス制御器３２または表示するための信号を出力で
きるもう１つのデバイスからもたらされる。 【００６７】直列出入力制御器５０がデバイス・ノード
４８からの外部トリガ入力信号を感知すると、ＴＤＩ入
力を通ってターゲット・デバイス３３に入力し始める直
列データを受け始めるようにバス２６に制御信号を出力
する。テスト・バス制御器がターゲット・デバイス３３
にロードされるように最終データ・ビットを出力する
と、シフト操作を終結するようにＴＭＳおよびＴＣＫに
制御信号を起こす前に、データがデバイス（１からｎま
で）を通ってターゲット・デバイスに到達することを保
証するために走査経路にシフトし続ける。 【００６８】 【発明の効果】好適な実施例として、複数個の集積回路
を接続したテスト・バスを使用することが表わされた
が、バスは、同様に１つの集積回路に補助回路を接続し
たり、それぞれ複数個の集積回路を含む回路を接続する
よすうに使用されることがある。また、好適な実施例と
して、テスト・データの転送による接続が表わされた
が、それは、デバイス間のどのような形のデータ通信に
も使用することができる。 【００６９】本発明は詳細に説明されたが、言うまでも
なく、多様な変形・変更および別法は、別記の特許請求
の範囲で明らかなように本発明の主旨および範囲から逸
脱せずに行うことができる。 【００７０】以上の説明に関して更に以下の項を開示す
る （１）デバイスと通信するように操作し得るデータ通信
インタ−フェースであって、データを転送するバス回路
と、デバイスおよび前記バスに結合された記憶回路と、
前記バスと前記記憶回路との間でデータをシフトするよ
うに操作し得るインタ−フェース回路と、前記デバイス
と制御信号に応動する前記記憶回路との間でデータを転
送するように操作し得るデバイス・アクセス制御回路と
を含む、ことを特徴とするデータ通信インタ−フェー
ス。 【００７１】（２）前記デバイスがメモリを含む、こと
を特徴とする第１項記載のデータ通信インタ−フェー
ス。 【００７２】（３）前記記憶回路はレジスタを含む、こ
とを特徴とする第１項記載のデータ通信インタ−フェー
ス。 【００７３】（４）前記記憶回路はシフト・レジスタを
含む、ことを特徴とする第３項記載のデータ通信インタ
−フェース。 【００７４】（５）前記インタ−フェース回路は前記バ
ス回路からのデータを前記シフト・レジスタおよび前記
シフト・レジスタから前記バス回路までシフトできるよ
うに操作し得る、ことを特徴とする第４項記載のデータ
通信インタ−フェース。 【００７５】（６）前記バス回路に結合された複数個の
シフト・レジスタをさらに含む、ことを特徴とする第５
項記載のデータ通信インタ−フェース。 【００７６】（７）前記バス回路と前記シフト・レジス
タの選択された１つとの間でデータをシフトするように
操作し得る、ことを特徴とする第６項記載のデータ通信
インタ−フェース。 【００７７】（８）前記デバイス・アクセス制御器は前
記デバイスと前記インタ−フェース回路からの信号に応
動する前記記憶回路との間でデータを転送するように操
作し得る、ことを特徴とする第１項記載のデータ通信イ
ンタ−フェース。 【００７８】（９）前記デバイス・アクセス制御器は前
記デバイスと前記インタ−フェース回路からの休止信号
に応動する前記記憶回路との間でデータを転送するよう
に操作し得る、ことを特徴とする第８項記載のデータ通
信インタ−フェース。 【００７９】（１０）前記デバイス・アクセス制御器は
前記デバイスと所定順序のデータを受信するように応動
する前記記憶回路との間でデータを転送するように操作
し得る、ことを特徴とする第１項記載のデータ通信イン
タ−フェース。 【００８０】（１１）前記デバイス・アクセス制御器は
データを受信して記憶する第１レジスタと、データの前
記所定順序を記憶する第２レジスタと、前記第１および
第２レジスタに記憶されたデータ間の一致に応動する信
号を発生させる比較回路とを含む、ことを特徴とする第
１０項記載のデータ通信インタ−フェース。 【００８１】（１２）前記デバイス・アクセス制御器は
前記デバイスと、カウンタが前記デバイスとカウンタが
所定数までカウントしたことを示す信号に応動する前記
記憶回路との間で前記データを転送する働きをする、こ
とを特徴とする第１項記載のデータ通信インタ−フェー
ス。 【００８２】（１３）前記デバイス・アクセス制御器
は、前記バス回路に結合されてクロック信号に応動する
記憶された値を増分するように操作し得るカウンタと、
所定値を記憶する前記カウンタに応動する制御信号を出
力する回路とを含む、ことを特徴とする第１２項記載の
データ通信インタ−フェース。 【００８３】（１４）前記デバイス・アクセス制御器は
前記バス回路およびクロック信号に応動する記憶された
値を減分するように操作し得るカウンタと、所定値を記
憶する前記カウンタに応動する制御信号を出力する回路
とを含む、ことを特徴とする第１２項記載のデータ通信
インタ−フェース。 【００８４】（１５）前記バスおよびそれにより操作し
得る送信データに結合されるバス制御器をさらに含む、
ことを特徴とする第１項記載のデータ通信インタ−フェ
ース。 【００８５】（１６）前記バス制御器は前記バスからの
データを受信するように操作し得ることをさらに含む、
ことを特徴とする第１５項記載のデータ通信インタ−フ
ェース。 【００８６】（１７）デバイスと通信するように操作し
得るデータ通信インタ−フェースであって、データを転
送するバス回路と、前記バス回路に結合されて前記バス
回路にあるデータを選択シフトするように操作し得る記
憶回路と、前記バス回路と前記記憶回路との間でデータ
の転送を制御するように操作し得るデバイス・インタ−
フェース回路と、前記バス回路と前記記憶回路との間で
多重シフト操作による反復サイクルを必要とせずに、デ
ータをデバイスから書き込んだり読み出したりすること
ができるように前記バス回路と前記記憶回路との間のデ
ータ転送を制御するように操作し得るデバイス・アクセ
ス制御回路とを含む、ことを特徴とするデータ通信イン
タ−フェース。 【００８７】（１８）前記デバイス・アクセス制御回路
は１個以上の制御信号に応動するデバイスにデータを書
き込むように操作し得る、ことを特徴とする第１７項記
載のデータ通信インタ−フェース。 【００８８】（１９）前記制御信号の前記１個は前記デ
バイス・インタ−フェース回路によって発生される、こ
とを特徴とする第１８項記載のデータ通信インタ−フェ
ース。 【００８９】（２０）前記デバイス・インタ−フェース
回路は状態マシンを含み、かつ１個以上の前記制御信号
は状態マシンの所定の状態と組み合わされる、ことを特
徴とする第１９項記載のデータ通信インタ−フェース。 【００９０】（２１）前記所定の状態の１つは休止状態
である、ことを特徴とする第２０項記載のデータ通信イ
ンタ−フェース。 【００９１】（２２）前記制御信号の１つはデータの所
定順序の認識に応動して発生される、ことを特徴とする
第１８項記載のデータ通信インタ−フェース。 【００９２】（２３）前記デバイス・アクセス制御回路
は１個のカウンタを含み、前記制御信号の１つは所定値
のカウントに応動して発生される前記制御信号の１つを
含む、ことを特徴とする第１８項記載のデータ通信イン
タ−フェース。 【００９３】（２４）前記制御信号の１つは外部デバイ
スから受信される、ことを特徴とする第１８項記載のデ
ータ通信インタ−フェース。 【００９４】（２５）前記複数個のインタ−フェース回
路に結合される直列データ・バスと組み合わされるター
ゲット・インタ−フェース回路に結合されるデバイスと
通信する方法であって、ターゲット・インタ−フェース
回路と組み合わされるデバイスからレジスタに入るよう
にデータを転送する段階と、レジスタからバスに入るデ
ータをシフトする段階と、最終データ・ビットがレジス
タよりシフト・アウトされた後にデバイスからレジスタ
に入る追加データを転送する段階とを含む、ことを特徴
とする通信方法。 【００９５】（２６）レジスタからのデータをシフトす
る前記段階は前記インタ−フェース回路の１つを通して
データを順次シフトする段階を含む、ことを特徴とする
第２５項記載の方法。 【００９６】（２７）レジスタから転送されたデータ・
ビットの数をカウントする段階をさらに含む、ことを特
徴とする第２６項記載の方法。 【００９７】（２８）レジスタに記憶されたデータがバ
スに転送されたことを示す制御信号を発生させる段階を
さらに含む、ことを特徴とする第２６項記載の方法。 【００９８】（２９）バスおよびターゲット・インタ−
フェース回路に先行する各インタ−フェース回路を通し
て順次データをシフトする段階と、前記ターゲット・イ
ンタ−フェース回路に達するバスにシフトされる前記デ
ータを表わす制御信号を発生させる段階と、前記ターゲ
ット・インタ−フェース回路とを組み合わされるレジス
タからのデータを前記制御信号に応動する前記デバイス
まで転送する段階とを含む、ことを特徴とする第２５項
記載の方法。 【００９９】（３０）複数個のインタ−フェース回路に
結合された直列データ・バス回路と組み合わされている
ターゲット・インタ−フェース回路に結合されたデバイ
スと通信する方法であって、データをバスにシフトしか
つターゲット・インタ−フェース回路に先行する各イン
タ−フェース回路を通して順次データをバスにシフトす
る段階と、前記ターゲット・インタ−フェース回路に達
するデータを表わす制御信号を発生させる段階と、前記
ターゲット・インタ−フェース回路と組み合わされたレ
ジスタから前記制御信号に応動する前記デバイスまでデ
ータを転送する段階とを含む、ことを特徴とする通信の
方法。 【０１００】（３１）所定値とターゲット・インタ−フ
ェース回路に先行するインタ−フェース回路と組み合わ
されるレジスタをロードさせる段階をさらに含む、こと
を特徴とする第３０項記載の方法。 【０１０１】（３２）デバイス・インタ−フェース回路
の制御を受けてターゲット・インタ−フェース回路と組
み合わされたレジスタをロードする段階をさらに含む、
ことを特徴とする第３０項記載の方法。 【０１０２】（３３）前記発生段階は前記デバイス・イ
ンタ−フェース回路の状態に応動する制御信号を発生さ
せる段階を含む、ことを特徴とする第３２項記載の方
法。 【０１０３】（３４）前記発生段階はデータの所定順序
の認識に応動する制御信号を発生させる段階を含む、こ
とを特徴とする第３０項記載の方法。 【０１０４】（３５）前記発生段階は所定値のカウント
に応動する制御信号を発生させる段階を含む、ことを特
徴とする第３０項記載の方法。 【０１０５】（３６）前記発生段階はターゲット・イン
タ−フェース回路の外部回路によって発生された制御信
号に応動する制御信号を発生させる段階を含む、ことを
特徴とする第３０項記載の方法。 【０１０６】（３７）直列走査経路通信アーキテクチュ
アは、複数個の回路３０を含み、その若干はメモリ３６
を含むことがある。直列データが、多重シフト操作を介
して反復サイクルする必要なしにメモリに書き込まれか
つメモリから読み出されるように、メモリ・アクセス制
御器３８はメモリ３６と共に回路に含まれる。
に直列データ通信インターフェースおよびそのアーキテ
クチュアに関する。 【０００２】 【従来の技術】進歩した回路設計技術は、集積回路およ
び電子設計のプリント回路基板の水準の両面において、
ますます複雑な回路になってきている。減少された物理
的アクセスは、密度の濃い設計に不都合かつ消極的な内
部接続のピッチを招くことになる。仕上がり製品が試験
およびデバッグ中に依然として制御可能および観測可能
であるので、試験能力が要求される。どのような製造上
の欠点でも、製品が出荷される前の最終試験で探知され
ることが望ましい。基本的な必要性が、論理設計フェー
ズにおいて試験能力を考慮せずに複雑な設計を達成する
ことは困難であるので、自動試験装置で製品を試験する
ことができる。模範的なテスト・アーキテクチュアは、
１９８９年８月９日付で出願された米国特許出願第０７
／３９１．７５１号（アッティ．ドウケット（Ａｔｔ
ｙ．Ｄｏｃｋｅｔ）第ＴＩ−１４１５８号）および第０
７／３９１．８０１号（アッティ．ドウケット第ＴＩ−
１４４２１号内でウェッセルに対して開示され、かつテ
キサス・インスツルメンツ技術雑誌（Ｔｅｘａｓ Ｉｎ
ｓｔｒｕｍｅｎｔｓ Ｔｅｃｈｎｉｃａｌ Ｊｏｕｒ−
ｎａｌ）発行の第４号、第５巻の完全な記事は、すべて
本明細書に参考として組み入れられている。 【０００３】 【発明が解決しようとする課題】若干の既存テスト・バ
ス・インターフェースにより、デバイス内のロジックの
試験を容易にするように直列データを集積回路にシフト
・インおよびシフト・アウトすることができる。これら
のバスは、主として集積回路の選択された直列データを
走査経路にシフト操作につき１度転送するように設計さ
れている。しかし、若干の応用では、集積回路に局部メ
モリーをロードするかアンロードするのに直列テスト・
バスを利用する必要があるかもしれない。メモリは多重
データ記憶位置を含むので、多重データのパターンは、
多重シフト操作を使用して入力されなければならない。
結果として、メモリに出入する転送データ・パターン
は、多重シフト操作によって極端に時間を消費する。 【０００４】したがって、デバイスを、以前に実行され
た方法より以上に有効的な方法で呼び出すことができる
直列データ入力および出力方法を産業界で必要とするよ
うになった。 【０００５】 【課題を解決するための手段】本発明によって、以前の
インターフェース・デバイスと組み合わされた不利な点
および問題点を除去したり防止するデータ通信インター
フェースが提供される。 【０００６】本発明では、データ通信インターフェース
はデバイスと通信するために提供される。データ通信デ
バイスは、データ転送用バス回路、デバイスおよびバス
回路と結合される記憶回路、およびバスとデバイスとの
間のデータをシフトするように操作し得るテスト・イン
ターフェース回路を含む。デバイス・アクセス制御回路
は、デバイスと、制御信号に応動する記憶回路との間で
データを転送するように操作し得る。 【０００７】本発明は、デバイスと有効に通信できる技
術長所を提供する。本発明は、既存のインターフェース
構造と両立しかつ最小限のハードウェアを追加するだげ
で済む。 【０００８】 【実施例】本発明およびその長所をより完全に理解され
るように付図と共に以下に詳しく説明する。 【０００９】本発明の好適な実施例は各図面の第１〜８
図に関して最もよく理解され、同様な番号は、各図面の
同様な部品および対応する部品に使用される。 【００１０】図１は従来技術のテスト・バスおよびアー
キテクチュア１０のブロック図を示す。アーキテクチュ
ア１０はＴＤＩ（テスト・データ入力）、ＴＣＫ（テス
ト・クロック）、およびＴＭＳ（テスト・モード・セレ
クト）入力、ならびにＴＤＯ（テスト・データ・出力）
出力を含む。ＴＣＫおよびＴＭＳ入力はＴＡＰ（テスト
・アクセス・ポート）１２に接続される。ＴＡＰ１２の
出力は、データ・レジスタＤＲＥＧ１ １４およびＤＲ
ＥＧ２ １６、バイパス・レジスタ１８、および命令レ
ジスタＩＲＥＧ２０に接続される。ＤＲＥＧ１ １４、
ＤＲＥＧ２ １６およびバイパス・レジスタ１８の出力
は第１マルチプレクサ２２に接続される。第１マルチプ
レクサ２２の出力およびＩＲＥＧ２０の出力は第２マル
チプレクサ２４に接続される。ＩＲＥＧ２０は、バイパ
ス・レジスタ１８および第１マルチプレクサ２２のセレ
クト・ポートにも接続される。ＴＡＰ１２の出力はＩＲ
ＥＧ２０および第２マルチプレクサ２４のセレクト・ポ
ートに接続される。ＴＤＩ入力は、ＤＲＥＧ１ １４、
ＤＲＥＧ２ １６、バイパス・レジスタ１８およびＩＲ
ＥＧ２０に接続される。第２マルチプレクサの出力はＴ
ＤＯ出力に接続される。ＴＡＰ１２、ＤＲＥＧ１４およ
び１６、バイパス・レジスタ１８、ＩＲＥＧ２０ならび
にマルチプレクサ２４の間の接続は第１制御バス２６を
含む。ＩＲＥＧ２０、バイパス・レジスタ１８および第
１マルチプレクサの間の接続は第２制御バス２８を含
む。 【００１１】図１に示されるアーキテクチュア１０はＩ
ＥＥＥ Ｐ１１４９．１のテスト・バスに相当する。テ
スト・バスには多くの形があるが、ＩＥＥＥ Ｐ１１４
９．１のテスト・バスは、この開示の中で発明の長所を
説明するために用いられる。このアーキテクチュアはＩ
Ｃ設計において試験を容易にするために直列シフト・レ
ジスタを連続アクセスする標準方法を提供するために開
発されてきた。第１図に示されたこのテスト・アーキテ
クチュアは、命令レジスタ（ＩＲＥＧ）２０と、バイパ
ス１８、ＤＲＥＧ１ １４およびＤＲＥＧ２ １６と呼
ばれる１組のデータ・レジスタと、テスト・アクセス・
ポート（ＴＡＰ）１２と呼ばれるテスト・インターフェ
ースとを含む。唯一のＩＲＥＧ２０がアーキテクチュア
内で実行されるが、いくつかのＤＲＥＧを含むことがで
きる。また、Ｐ１１４９．１の標準仕様に適合するよう
に、ＤＲＥＧの１つは、単一ビット・バイパス・ＤＲＥ
Ｇとして供給するために従事する必要がある。このバイ
パスＤＲＥＧは、１ビットだけのＩＣを通るデータ・レ
ジスタ走査経路距離を短縮させる。 【００１２】ＩＲＥＧ２０およびＤＲＥＧ１４〜１８
は、テスト・データ入力ピン（ＴＤＩ）とテスト・デー
タ出力ピン（ＴＤＯ）との間に平行に配列された別の走
査経路として配置する。ＩＲＥＧが走査作動中、ＴＡＰ
１２は、テスト・モード・セレクト（ＴＭＳ）およびテ
スト・クロック（ＴＣＫ）信号によって外部制御を受け
かつＴＤＩ入力からＴＤＯ出力までデータをシフトする
ようにＩＲＥＧ２０を通って制御バス２６によって内部
制御されてシフト・データに出力する。同様に、ＤＲＥ
Ｇ走査作動は、ＴＡＰ１２がＴＭＳおよびＴＣＫの入力
の外部制御を受けかつ選択されたＤＲＥＧを通って制御
バス２６の内部制御されてシフト・データに出力するこ
とで達成される。ＤＲＥＧの１つを選択するための制御
はＩＲＥＧにシフトされた命令から送られかつ制御バス
２８によってＩＲＥＧから出力される。バス２８の制御
出力は、すべてのＤＲＥＧに入力されかつシフト用の１
つのＤＲＥＧを選択する。制御バス２８は、選択された
ＤＲＥＧの直列出力をＴＤＯ出力に結合するようにマル
チプレクサ２２にも入力される。 【００１３】ＴＡＰ１２は、ＴＭＳおよびＴＣＫ入力に
よる走査アクセス・プロトコル入力に応動する有限状態
マシンである。ＴＡＰ１２の目的は、ＩＲＥＧ２０また
はＤＲＥＧ１４−１６のいずれかを通ってデータをシフ
トするように入力走査アクセス・プロトコルに応動する
ことである。ＴＡＰは、ＴＣＫ入力によってクロックさ
れかつＴＭＳ入力に基づいた状態遷移を行なう。 【００１４】ＴＡＰの状態図は図２に示されており次の
１６の状態を含む：すなわちテスト論理リセット（ＴＬ
ＲＥＳＥＴ）、ラン・テスト／アイドル（ＲＴ／ＩＤＬ
Ｅ）、選択データ・レジスタ走査（ＳＥＬＤＲＳ）、選
択命令レジスタ走査（ＳＥＬＩＲＳ）、補捉データ・レ
ジスタ（ＣＡＰＴＵＲＥＤＲ）、シフト・データ・レジ
スタ（ＳＨＩＦＴＤＲ）、出口１データ・レジスタ（Ｅ
ＸＩＴ１ＤＲ）、休止データ・レジスタ走査（ＰＡＵＳ
ＥＤＲ）、出口２データ・レジスタ（ＥＸＩＴ２Ｄ
Ｒ）、更新データ・レジスタ（ＵＰＤＡＴＥＤＲ）、補
捉命令レジスタ（ＣＡＰＴＵＲＥＩＲ）、シフト命令レ
ジスタ（ＳＨＩＦＴＩＲ）、出口１命令レジスタ（ＥＸ
ＩＴ１ＩＲ）、休止命令レジスタ走査（ＰＡＵＳＥＩ
Ｒ）、出口２命令レジスタ（ＥＸＩＴ２ＩＲ）、および
更新命令レジスタ（ＵＰＤＡＴＥＩＲ）である。 【００１５】主ＩＣはパワー・アップまたは正常作動
中、ＴＡＰはＴＬＲＳＥＴの状態にある。この状態で、
主ＩＣの正常作動を妨害しない状態においてＴＡＰはす
べてのテスト論理を配置するリセット信号を起こす。テ
スト・アクセスが要求されると、プロトコルは、ＴＭＳ
およびＴＣＫ入力によって加えられる、ＴＡＰがＴＬＲ
ＥＳＴ状態を出てＲＴ／ＩＤＬＥ状態に入るよう適用さ
れる。図２において、ＴＡＰ状態間をシフトさせるＴＡ
Ｐ入力は論理０または１によって示される。ＴＣＫは、
ＴＡＰ状態制御器によって状態から状態へ遷移させるク
ロックである。 【００１６】命令レジスタ走査プロトコルは、ＲＴ／Ｉ
ＤＬＥ状態からＳＥＬＤＲＳおよびＳＥＬＩＲＳ状態を
通ってＣＡＰＴＵＲＩＲ状態に入るようＴＡＰに遷移を
生じることができる。ＣＡＰＴＵＲＩＲ状態は、ＴＤＯ
出力ピンからシフト・アウトされる表示データと共にＩ
ＲＥＧをプレロードするために使用される。ＴＡＰは、
ＣＡＰＴＵＲＥＩＲ状態からＳＨＩＴＩＲまたはＥＸＩ
Ｔ１ＩＲ状態のどちらかへ遷移する。通常、プレロード
されたデータがＴＤＯ出力を通り検査するためにＩＲＥ
Ｇの外部へシフトできる一方新しいデータがＴＤＩ入力
を通りＩＲＥＧにシフトされるようにＳＨＩＦＴＩＲは
ＣＡＰＴＵＲＥＩＲ状態に続く。ＳＨＩＦＴＩＲ状態に
続いて、ＴＡＰは、ＥＸＩＴ１ＩＲおよびＵＰＤＡＴＥ
ＩＲを通ってＲＴ／ＩＤＬＥ状態に戻るかＥＸＩＴ１Ｉ
Ｒを通ってＰＡＵＳＥＩＲ状態に入るかのどちらかであ
る。ＰＡＵＳＥＩＲ状態に入るのは、ＩＲＥＧに通じる
データのシフトを一時停止することである。シフトは、
ＥＸＩＴ２ＩＲ状態を通ってＳＨＩＦＴＩＲ状態への再
入力で元に戻ることができ、あるいはＥＸＩＴ２ＩＲと
ＵＰＤＡＴＥＩＲ状態を通ってＲＴ／ＩＤＬＥ状態への
入力で終結することができる。 【００１７】データ・レジスタ走査プロトコルは、ＲＴ
／ＩＤＬＥ状態からＳＥＬＤＲＳ状態を通ってＣＡＰＴ
ＵＲＥＤＲ状態に入るようＴＡＰに遷移を生じることが
できる。ＣＡＰＴＵＲＥＤＲ状態は、ＴＤＯ出力ピンの
外部からシフトされるデータと共に選択されたＤＲＥＧ
をプレロードするために使用される。ＴＡＰは、ＣＡＰ
ＴＵＲＥＤＲ状態からＳＨＩＦＴＤＲまたはＥＸＩＴ１
ＤＲ状態のどちらかへ遷移する。通常、プレロードされ
たデータがＴＤＯ出力を通り検査するためにＤＲＥＧの
外部へシフトできる一方新しいデータがＴＤＩ入力を通
りＤＲＥＧにシフトされるようにＳＨＩＦＴＤＲはＣＡ
ＰＴＵＲＥＤＲ状態に続く。ＳＨＩＦＴＤＲ状態に続い
て、ＴＡＰは、ＥＸＩＴ１ＤＲおよびＵＰＤＡＴＥＤＲ
を通ってＲＴ／ＩＤＬＥ状態に戻るかＥＸＩＴ１ＤＲを
通ってＰＡＵＳＥＤＲ状態に入るかどちらかである。Ｐ
ＡＵＳＥＤＲ状態に入るのは、ＩＲＥＧに通じるデータ
のシフトを一時停止することである。シフトは、ＥＸＩ
Ｔ２ＤＲ状態を通ってＳＨＩＦＴＤＲ状態への再入力で
元に戻ることができ、あるいはＥＸＩＴ２ＤＲとＵＰＤ
ＡＴＥＤＲ状態を通ってＲＴ／ＩＤＬＥ状態への入力で
終結することができる。 【００１８】図３に示されるように、アプリケーション
において、Ｐ１１４９．１アーキテクチュアを実行する
いくつかのＩＣは回路基板レベルで共に直列に接続する
ことができる。同様に、いくつかの回路基板は、共に直
列に接続されたＩＣの数をさらに増加するように共に接
続することができる。図３のＩＣ３０は、第１ＩＣから
最終ＩＣまで各ＴＤＩ入力ピンおよびＴＤＯ出力ピンを
通って直列に接続される。また、各ＩＣは、テスト・バ
ス制御器３２からＴＭＳおよびＴＣＫ制御入力を受け
る。テスト・バス制御器は、直列経路の第１ＩＣのＴＤ
Ｉ入力に直列データを出力もし、かつ直列経路の最終Ｉ
ＣのＴＤＯから直列データをも受信する。テスト・バス
制御器は、前述のＴＡＰプロトコルによって、それらの
内部ＩＲＥＧまたはＤＲＥＧのいずれかを通って、デー
タをシフトすると共にすべてのＩＣを作動させるように
ＴＭＳおよびＴＣＫ信号に制御を起こすことができる。 【００１９】ＩＲＥＧのシフト作動中、シフト経路の全
長は、各ＩＲＥＧ内のビット合計と等しい。例えば、図
３の直列経路内に１００個のＩＣが存在しかつ各ＩＣの
ＩＲＥＧが８ビット長さである場合、ＩＲＥＧシフト作
動についてシフトされるのに必要なビット数は８００で
ある。同様に、ＤＲＥＧのシフト作動中、直列経路の全
長は、各ＩＣの選択されたＤＲＥＧ内のビット合計と等
しい。バイパスＤＲＥＧが各ＩＣ内で選択されると、Ｄ
ＲＥＧ走査中にシフトされた全ビット数はＩＣの数と１
ビットの積に等しいのは、バイパスＤＲＥＧがわずか１
ビット長さだからである。各ＩＣは、異なる命令をＩＲ
ＥＧにロードすることで異なるＤＲＥＧを選択すること
ができる。例えば、第１ＩＣは多数のビットによりＤＲ
ＥＧを選択することがある一方他のすべてのＩＣは、そ
れらのバイパスＤＲＥＧを選択する。典型的には、ＩＣ
内でテストが実行されない場合、そのバイパスＤＲＥＧ
はＩＣのＤＲＥＧビット長さを１ビットに減少するよう
に選択される。 【００２０】図４は、図３の配列と同様にＰ１１４９．
１のテスト・バスに従って接続されたＩＣの配列を示
す。ターゲット３３として表される中間ＩＣは、グルー
プ内には、テスト・バスを介してデータをテスト・バス
からまたはテスト・バスにローディング、またはアンロ
ーディングもしくはその両方を可能にするように、メモ
リ３６として示されるデバイスに結合されるＤＲＥＧ３
４が含まれている。ＤＲＥＧおよびメモリはターゲット
ＩＣ３３の内部にあることが図４で示されている。ＤＲ
ＥＧ３４と組合わされたデバイスはメモリとして示され
るが、もう１つのＩＣまたは基板をもつインターフェー
スのように、データ源またはデータ先はＤＲＥＧ３４と
結合することがある。ターゲットＩＣのＴＤＩ入力とテ
スト・バス制御器のＴＤＯ出力との間には「ｎ」個のＩ
Ｃがある。また、ターゲットＩＣのＴＤＯとテスト・バ
ス制御器のＴＤＩ入力との間には「ｍ」個のＩＣがあ
る。 【００２１】メモリ読み出し操作中、テスト・バス制御
器３２は、各ＩＣのＩＲＥＧに命令をロードするように
図４のＩＣのＴＭＳおよびＴＣＫ入力に制御信号を入力
する。走査経路距離を最短長さに減少するために、ター
ゲットＩＣを除いたすべてのＩＣはそれらのバイパスＤ
ＲＥＧを選択する命令によりロードされる。ターゲット
ＩＣは、内部メモリに接続されたＤＲＥＧを選択する命
令によりロードされかつ読み出し作動用ＤＲＥＧおよび
メモリを構成する。 【００２２】ターゲットＩＣのメモリ３６からのデータ
を読み出す場合、テスト・バス制御器３２はそのＴＤＩ
入力からのデータを入力するだけでよい；すなわち、そ
のＴＤＯ出力からのデータを出力することを必ずしも必
要としない。テスト・バス制御器への直列データ入力の
ビット長さは、各ＩＣ（Ｔ＋１…Ｔ＋ｍ）バイパス・レ
ジスタ用メモリ・フード内のビツト数と１ビツトの和に
よって定められる。ターゲットＩＣ３３とテスト・バス
制御器３２との間にあるメモリ・ワード幅が８ビットで
１００個のＩＣを得るには、各読み出し作動用テスト・
バス制御器３２に入力すべきビット数は１０８ビットに
なる。 【００２３】メモリ読み出し操作中、各ＩＣのＴＡＰ
は、それらのＤＲＥＧにデータをプレロードさせるため
にバス２６（図１参照）の内部制御信号を出力するよう
にテスト・バス制御器３２からの外部ＴＭＳおよびＴＣ
Ｋ制御信号に応動する。ターゲットＩＣのＤＲＥＧは８
ビットのメモリ・データ・ワードでプレロードし、かつ
他のＩＣ（Ｔ＋１からＴ＋ｍまで）のバイパス・レジス
タは論理０によって各々プレロードする。各ＩＣのＤＲ
ＥＧがロードされてから、テスト・バス制御器は、各Ｉ
ＣのＤＲＥＧのロードされたデータをシフト・アウトす
るために各ＩＣ内のＴＡＰをバス２６に内部制御信号を
出力させるようにＴＭＳおよびＴＣＫに制御信号を起こ
す。 【００２４】テスト・バス制御器のＴＤＩ入力への直列
データ入力は、１０８ビットのストリームである。最初
の１００ビットはすべてＩＣ（Ｔ＋１からＴ＋ｍまで）
のバイパス・レジスタからの論理０であり、かつ最後の
８ビットはターゲットＩＣのメモリから読み出されたデ
ータである。テスト・バス制御器が１０８ビットをすべ
て受信された後に、各ＩＣ内のＴＡＰにシフト工程を停
止させるためにＴＭＳおよびＴＣＫ信号に起こされる制
御信号によってシフト操作は終結する。ターゲットＩＣ
からシフト・アウトされ、シフト操作の停止によって続
けられるプレロードされるデータのこの前記工程は、メ
モリから読み出された各追加のデータ周期を繰り返す必
要がある。 【００２５】表１は、図４の各ＩＣのＴＡＰが１メモリ
・ワードを読み出してから遷移しなければならない状態
（図２により接続については前述されている）を示す。
第１表において、データのシフトが始まる前に、各読み
出し操作の開始時に３つのＴＣＫが設定されている。３
つのＴＣＫの１つはデータをＤＲＥＧにロードするため
に使用され、Ｔ＋１からＴ＋ｍまでのＩＣのバイパス・
レジスタは論理０でロードされかつターゲットＩＣは８
ビットのメモリ・ワードでロードされる。ＩＣの外部へ
およびテスト・バス制御器の内部へシフトされるデータ
は１０８の追加ＴＣＫを要求する。１０８ビット・デー
タ・パターンがシフト・アウトされてから、２つの追加
ＴＣＫにメモリ読み出し操作を終結させる。第４図にお
いてターゲット・ＩＣからの１つの８ビット・メモリ・
ワードを読み出すために要求されたＴＣＫの合計数は１
１３になる。つまり、メモリが１，０００ワードを読み
出されると、第１表の状態順序は、合計１１３，０００
のＴＣＫ周期になるために１，０００回繰り返す必要が
ある。 【表１】 【００２６】メモリ書き込み操作中、テスト・バス制御
器は、各ＩＣのＩＲＥＧに命令をロードするように第４
図のＩＣのＴＭＳおよびＴＣＫに制御信号を入力する。
走査経路距離を最短長さに減少するため、ターゲットＩ
Ｃを除いたすべてのＩＣは、それらのバイパス・ＤＲＥ
Ｇを選択する命令によってロードされる。ターゲットＩ
Ｃは、内部メモリに接続されたＤＲＥＧを選択する命令
によってロードされかつ書き込み操作のためにＤＲＥＧ
およびメモリを構成する。 【００２７】ターゲットＩＣのメモリ内にデータを書き
込む場合、テスト・バス制御器はそのＴＤＯ出力からの
データを出力するだけでよく、そのＴＤＩ入力からのデ
ータを入力することは必ずしも必要としない。テスト・
バス制御器からの直列データ出力のビット長さは、メモ
リ・ワードのビット数と各ＩＣ（１…ｎ）バイパス・レ
ジスタ用ビット数の和によって定められる。テスト・バ
ス制御器とターゲットＩＣとの間にあるメモリ・ワード
幅が８ビットで１００個のＩＣを得るには、各書き込み
操作用ターゲットＩＣに出力されるべきビット数は１０
８ビットになる。 【００２８】メモリ書き込み操作中、各ＩＣのＴＡＰ
は、それらのＤＲＥＧにデータをプレロードさせるため
にバス２６（第１図参照）の内部制御信号を出力するよ
うにテスト・バス制御器からの外部ＴＭＳおよびＴＣＫ
制御信号に応動する。ターゲットＩＣのＤＲＥＧは「ド
ント・ケア（（ｄｏｎ′ｔ ｃａｒｅ）」データをプレ
ロードするが、そのデータはメモリ・データを読み出さ
ずかつ他のＩＣ（１からｎまで）のバイパス・レジスタ
は論理０によりプレロードする。各ＩＣのＤＲＥＧがロ
ードされてから、テスト・バス制御器は、それからの８
ビット・データ・ワード出力をシフト・インするために
各ＩＣ内のＴＡＰをバス２６に内部制御信号を出力させ
るようにＴＭＳおよびＴＣＫに制御信号を起こす。 【００２９】８ビット・データ・ワード先はターゲット
ＩＣの８ビットＤＲＥＧである。しかし、８ビット・デ
ータ・ワードはターゲットＩＣに入る前に、ＩＣの１か
らｎまでのバイパス・ビットを通ってまずシフトされな
ければならない。ターゲットＩＣのＤＲＥＧに８ビット
・データ・ワードを入力するために、テスト・バス制御
器は１０８ビットのデータがシフトされるようにＴＭＳ
およびＴＣＫ信号に制御信号を出力する。１０８データ
・ビットがシフトしてから、ＩＣの１からｍまでの１０
０のバイパス・レジスタを通って、８ビット・データ・
ワードはターゲットＩＣの８ビットＤＲＥＧにシフトさ
れている。データ・ワードがターゲットＩＣのＤＲＥＧ
にロードされてから、テスト・バス制御器は、シフト工
程を停止しかつデータ・ワードをメモリ内にロードする
ためにＴＭＳおよびＴＣＫ信号に制御信号を出力する。
ターゲットＩＣにデータをシフトし、メモリ内のデータ
の書き込みによって続けられる前述のデータをプレロー
ドする工程は、メモリ内に書き込まれた各追加データを
繰返す必要がある。 【００３０】第２表は、第４図の各ＩＣ３０のＴＡＰ１
２が１メモリ・ワードを書き込んでから遷移しなければ
ならない状態（第２図により接続については前述されて
いる）を示す。第２表において、データのシフトが始ま
る前に、各書き込み操作の開始時に３つのＴＣＫが設定
されている。３つのＴＣＫの１つはデータをＤＲＥＧに
ロードするために使用され、１からｎまでのＩＣのバイ
パス・レジスタは論理０でロードされかつターゲットＩ
ＣのＤＲＥＧ 「注意しない（ｄｏｎ′ｔｃａｒｅ）」
データ・パターンをロードされる。１００個の主要なＩ
Ｃを通りさらにターゲットＩＣへシフトされるデータは
１０８の追加ＴＣＫを要求する。８ビット・データ・パ
ターンがターゲットＩＣのＤＲＥＧにシフトされてか
ら、２つの追加ＴＣＫにシフト操作を停止させかつメモ
リにデータを書き込ませる。ターゲットＩＣのメモリに
１つの８ビット・メモリ・ワードを書き込むために要求
されるＴＣＫの合計数は１１３になる。メモリが１，０
００ワードを書き込まれると、第２表の状態順序は、合
計１１３，０００のＴＣＫ周期になるために１，０００
回繰り返す必要がある。 【表２】 【００３１】これらの２例から、極めて多数のＴＣＫ
は、Ｐ１１４９．１のＴＡＰ・プロトコルに使用するメ
モリにデータをロードするかアンロードするかを要求さ
れる。メモリ・アクセス時間が、要求されたＴＣＫの数
により直線的に増加するが、Ｐ１１４９．１のＴＡＰ・
プロトコルを使用するメモリをロードするかアンロード
するのに極めて長時間を費やすこともあり得る。上述の
例および１ＭＨｚのＴＣＫ周波数を使用すると、１，０
００の位置によるメモリのアクセス・タイムは下記の方
程式で求められる。 （１１３，０００ＴＣＫｓ）×（１マイクロ秒／ＴＣＫ）＝１１３ミリ秒 【００３２】好適な実施例は、Ｐ１１４９．１のアーキ
テクチュア、あるいはどのような他の形の直列を基礎と
した走査アーキテクチュアで一致するように設計された
制御器の具備によってメモリへの読み出し／書き込みア
クセス・タイムを減少する。この制御器は、メモリ・ア
クセス制御器（ＭＡＣ）と呼ばれかつ内部タイミングを
供給しさらに書き込みまたは読み出し操作をする単一Ｔ
ＡＰを使用してメモリに連続して書き込まれたり読み出
されたりできるように要求された制御信号を供給する。
このアプローチの長所は、前述のように多くの読み出し
または書き込み操作を経た反復周期の必要性を取り除く
ことである。 【００３３】図５により、前述のようなＤＲＥＧとメモ
リーの接合と共に、Ｐ１１４９．１のアーキテクチュア
が含まれたＭＡＣの好適な実施例が示されている。ＭＡ
Ｃ３８はテスト・バス２８からの入力およびＴＤＩ入力
を受信し、かつマルチプレクサ２２にＴＤＯ出力を出力
する点で、第５図は第１図と異なる。メモリ・アクセス
操作が実行されていない場合は、ＭＡＣは不活性であり
かつアーキテクチュアは、図１の接続で述べられたよう
に操作する。しかし、命令がメモリに読み出しまたは書
き込み操作できるＩＲＥＧにロードされる場合、ＭＡＣ
は、バス２８からの制御入力を通って、ＴＡＰ１２およ
びＴＭＳとＴＣＫ制御入力によって同時に操作する。 【００３４】メモリ・アクセス操作中、ＭＡＣ３８は、
第５図で示されるＴＡＰ１２からバス２６に信号の制御
にわたって出力される。ＭＡＣ３８は、ＴＡＰ、ＴＭＳ
およびＴＣＫのメモリ・アクセス中の入力および読み出
しや書き込み操作中に要求される機能を実行するために
バス２６への制御出力をモニタする。メモリ読み出し操
作中、メモリ・データが、テスト・バス制御器にシフト
・アウトされるようにＤＲＥＧ３４にロードされるべき
である場合にＭＡＣは定まる。メモリ書き込み操作中、
テスト・バス制御器３２からＤＲＥＧ３４にシフト・イ
ンされたデータが、メモリにロードされるべきである場
合にＭＡＣは定まる。次の例は、前述の方法にわたって
ＭＡＣが読み出しや書き込み操作のために提供する改良
案を表わす。 【００３５】図４のターゲットＩＣの内部アーキテクチ
ュアは図５で示されたＭＡＣを含む。メモリ読み出し操
作中、テスト・バス制御器は、各ＩＣのＩＲＥＧに命令
をロードするように第４図のＩＣのＴＭＳおよびＴＣＫ
入力に制御信号を入力する。ターゲットＩＣ３３を除い
たすべてのＩＣは、それらのバイパス・ＤＲＥＧを選択
する命令によりロードされる。ターゲットＩＣはＭＡＣ
３８を使用可能にしかつ読み出し操作用ＤＲＥＧおよび
メモリを構成する命令によりロードされる。ターゲット
ＩＣのＤＲＥＧ３４は８ビットの長さであり、かつター
ゲットＩＣとテスト・バス制御器との間に１００個のＩ
Ｃ（Ｔ＋１からＴ＋ｍまで）がある。 【００３６】ＤＲＥＧ３４がロードしかつメモリ・デー
タをシフト・アウトするとＭＡＣ３８は制御するが、メ
モリ全体を読み出すタスクは１回の読み出し操作で実行
されることもある。テスト・バス制御器３２がＴＭＳお
よびＴＣＫ信号に起こされた制御によって読み出し操作
を開始する場合、ＩＣ（Ｔ＋１からＴ＋ｍまで）のバイ
パス・レジスタは論理０をプレロードし、かつＭＡＣ３
８は最初の８ビット・メモリ・データ・ワードでターゲ
ットＩＣのＤＲＥＧをロードする。テスト・バス制御器
３２がシフト操作を開始するように制御信号を出力する
と、ＩＣ（Ｔ＋１からＴ＋ｍまで）のバイパス・レジス
タおよびターゲットＩＣのＤＲＥＧはテスト・バス制御
器のＴＤＩ入力にデータのシフトを開始する。 【００３７】最後の８データ・ビットがシフトする時点
で、初度にターゲットＩＣのＤＲＥＧにロードされた８
ビット・データ・ワードは、ＤＲＥＧからシフト・アウ
トされかつ最初の８個のＩＣ（Ｔ＋１からＴ＋ｍまで）
のバイパス・ビットにシフト・インされる。最後のデー
タ・ビット（８番目のビット）がＤＲＥＧからシフト・
アウトされると、ＭＡＣ３８は、メモリ３６から次の８
ビット・データ・ワードをロードするようにバス２６に
制御信号を出力する。次のワードの第１ビットを次のＴ
ＣＫシフト周期からシフト・アウトできるようにＴＣＫ
がＤＲＥＧ３４の最後（８番目）のビットをシフト・ア
ウトする間に、このロード操作が生じる。ＩＣ（１から
ｍまで）のバイパス・ビットは、テスト・バス制御器の
ＴＤＩ入力への途中でメモリ・データ用ロケーションを
一時記憶されるように働く。最後に８ビット・データ・
ワードがロードされターゲットＩＣのメモリからシフト
・アウトされているまで、ＭＡＣ３８はこのロード／シ
フト操作をすべての８個のＴＣＫで繰り返す。ＩＣ（Ｔ
＋１からＴ＋ｍまで）のバイパス・ビットに一時記憶さ
れたすべてのメモリ・データ・ビットを受信するまで、
テスト・バス制御器は読み出し操作を続ける。 【００３８】メモリ読み出し操作中、最初の１００ビッ
トがテスト・バス制御器のＴＤＩ入力に入力すること
は、ＩＣ（Ｔ＋１からＴ＋ｍ）の初度にプレロードされ
たバイパス・レジスタ・ビットからの論理０のストリー
ムである。１００の論理０がバイパス・ビットからシフ
ト・アウトされてから、テスト・バス制御器３２は、タ
ーゲットＩＣのメモリから８ビット直列データ・ワード
を受信し始める。１，０００の８ビット・データ・ワー
ドを含んだメモリを得るには、初度の１００のバイパス
・ビットが受信されてからテスト・バス制御器は１，０
００パケットの８ビット直列データ・ワードを受信す
る。テスト・バス制御器３２が直列化されたメモリ・デ
ータを受信してから、第４図のＩＣ３０内のＴＡＰにシ
フト工程を停止しさらに読み出し操作を終結されるよう
に、ＴＭＳおよびＴＣＫ信号に制御信号を起こす。 【００３９】第３表は、図４の各ＩＣのＴＡＰがＭＡＣ
で読み出し操作期間を経て遷移する必要がある状態（図
２）を示す。第３表で、データのシフトが始まる前に、
読み出し操作の開始時点で３つのＴＣＫが設定されてい
る。３つのＴＣＫの中の１つはＤＲＥＧにデータをロー
ドするのに使用され、ＩＣ（Ｔ＋１からＴ＋ｍまで）の
バイパス・レジスタは論理０でロードされかつターゲッ
トＩＣのＤＲＥＧは最初の８ビット・メモリ・ワードで
ロードされる。テスト・バス制御器３２がデータを受信
し始める前に、バイパス・レジスタ・ビットにロードさ
れた、１００のＴＣＫを有する１００の全論理０はＩＣ
（Ｔ＋１からＴ＋ｍまで）からシフト・アウトされる必
要がある。１００の論理０が出力されてから、８，００
０のＴＣＫを要求するテスト・バス制御器３２はターゲ
ットＩＣのメモリから１，０００の８ビット直列データ
・ワードを受信し始める。テスト・バス制御器がメモリ
から８，０００データ・ビットを受信してから、２つの
追加ＴＣＫはメモリに読み出し操作を終結される。第４
図のターゲットＩＣから１，０００の８ビット・メモリ
・ワードを読み出すように要求されるＴＣＫの合計数
は：３＋１００＋８，０００＋２＝８，１０５ＴＣＫｓ
である。 【表３】 【００４０】メモリ書き込み操作中、テスト・バス制御
器は、各ＩＣのＩＲＥＧに命令をロードするように図４
のＩＣ３０のＴＭＳおよびＴＣＫ入力に制御信号を入力
する。ターゲットＩＣを除いたすべてのＩＣはそれらの
バイパスＤＲＥＧを選択する命令によってロードされ
る。ターゲットＩＣは、ＭＡＣ３８を使用可能にしかつ
書き込み操作用ＤＲＥＧ３４およびメモリ３６を構成す
る命令によってロードされる。ターゲットＩＣ３３のＤ
ＲＥＧ３４は８ビット長さでありかつ１００のＩＣ（Ｔ
＋１からＴ＋ｍまで）はテスト・バス制御器３２とター
ゲットＩＣ３３との間にある。 【００４１】ＤＲＥＧ３４がメモリ３６にシフト・イン
しかつ書き込むとＭＡＣ３８は制御するが、メモリ全体
を書き込むタスクは１つの書き込み操作で実行されるこ
とがありうる。テスト・バス制御器３２がＴＭＳおよび
ＴＣＫ信号に起こされた制御信号によって書き込み操作
を開始すると、ＩＣ（１からｎまで）のバイパス・レジ
スタは論理０をプレロードしかつＭＡＣ３８はメモリに
第１データ・ワードを受けるように準備をする。テスト
・バス制御器がシフト操作を始めるように制御信号を出
力すると、ＩＣ（１からｎまで）のバイパス・レジスタ
は、テスト・バス制御器３２から論理０を出力し始めか
つデータを入力し始める。ターゲットＩＣのＭＡＣ３８
は、ＳＴＡＲＴ信号を受信するまでメモリにデータを書
き込むことを遅らせる。すべての論理０がＩＣ（１から
ｎまで）内のバイパス・ビットからシフト・アウトされ
かつバイパス・ビットがターゲットＩＣメモリにロード
されるべきテスト・バス制御器３２からのデータで満た
されることをＳＴＡＲＴ信号は示す。 【００４２】ＭＡＣ３８はＳＴＡＲＴ信号を受信する
と、ＤＲＥＧにデータをシフトし始める。ＩＣ（１から
ｎまで）のバイパス・ビットは、ターゲットＩＣ３３へ
の途中でデータ用ロケーションを一時記憶するように働
く。ＤＲＥＧが８ビットのデータを受けてから、ＭＡＣ
３８はメモリに８ビット・データ・ワードを書き込むよ
うに制御信号を出力する。書き込み操作が進行している
間、メモリに８ビット・ワードを書き込むことで続けら
れるＤＲＥＧに８ビットのデータを受けるこの工程は続
行される。テスト・バス制御器３２がターゲットにメモ
リを書き込ませるようにすべてのデータを出力しかつＩ
Ｃ（１からｎまで）のバイパス・ビットを通ってデータ
をシフトし、さらにターゲットＩＣにメモリをシフト・
インしてから、ＴＭＳおよびＴＣＫ信号に出力された制
御信号によって書き込み操作は終結する。 【００４３】表４は、図４の各ＩＣ３０のＴＡＰ１２が
書き込み操作中に遷移されなければならない状態（図２
で接続については説明されている）を示す。この表は、
テスト・バス制御器３２、ターゲット３３およびメモリ
３６との間に１，０００のデータ・ワードを伴う１００
のＩＣを仮定する。第４表には、データのシフトが始ま
るまえに書き込み操作の開始時点で３つのＴＣＫが設定
されている。３つのＴＣＫの中の１つは論理０によって
１００のＩＣのバイパス・レジスタをロードするために
使用される。ＭＡＣ３８が直列データを受けるようにＤ
ＲＥＧ３４を使用可能にする前に、すべての１００の論
理０は、１００のＴＣＫを要求される１００のＩＣのビ
ットをバイパス・レジスタからシフト・アウトされる必
要がある。１００の論理０がシフト・アウトされてか
ら、ＭＡＣは、ＩＣ（１からｎまで）内のバイパス・ビ
ットを通って伝送された１，０００の８ビット・データ
・ワードを受け始める。この操作は８，０００タスクを
要求する。テスト・バス制御器がターゲットＩＣのメモ
リに８，０００データ・ビットを入力してから、２つの
追加ＴＣＫにメモリ書き込み操作を終結させる。ターゲ
ットＩＣのメモリに１，０００の８ビット・メモリ・ワ
ードの書き込みを要求されたＴＣＫの合計数は：３＋１
００＋８，０００＋２＝８，１０５ＴＣＫｓである。 【表４】 【００４４】これらの２列から、明らかなことは、ＭＡ
Ｃは、Ｐ１１４９．１ＴＡＰプロトコルをアクセス・メ
モリに使用された前述の２例と比較したとき、アクセス
・メモリに要求されたＴＣＫの数を有意義に減少するこ
とである。前述のＭＡＣの２例と１メガヘルツ（ＭＨ
ｚ）のＴＣＫ周波数を使用すると、１，０００ロケーシ
ョンによるメモリのアクセス・タイムは下記の方程式に
よる： （８．１０５ＴＣＫｓ）×（１マイクロ秒／ＴＣＫ）＝８．１０５ミリ秒 【００４５】Ｐ１１４９．１ ＴＡＰプロトコルを使用
した１１３ミリ秒のアクセス・タイムとＭＡＣを使用し
た８．１ミリ秒と比較することは、ＭＡＣが、Ｐ１１４
９.1ＴＡＰプロトコルによって要求された時間のわずか
７％で同じサイズのメモリをアクセスできる。 【００４６】メモリにデータを書き込まれたＭＡＣの説
明によると、基準はＳＴＡＲＴ信号に作られた。ＳＴＡ
ＲＴ信号は、バイパス・ビットからデータを入力し始め
かつデータをメモリ３６に記憶し始める時間をＭＡＣ３
８に知らせる。次の４つの方法は、ＭＡＣにＳＴＡＲＴ
信号を作るように使用されることがある。他の方法は以
下説明される１つを除いては書き込み操作を開始するよ
うに考案されている。 【００４７】書き込み操作が開始されてから、ＩＣ３０
のＴＡＰ１２はＳＨＩＦＴＤＲ状態になる。テスト・バ
ス制御器が、その出力とターゲットＩＣの入力間にＩＣ
（１からｎまで）がいくつあるか察知する一方、データ
がＥＸＩＴＤＲ状態を通ってＳＨＩＦＴＤＲ状態からＰ
ＡＵＳＥＤＲ状態にＴＡＲを遷移することで導かれるＩ
Ｃ（１からｎまで）のバイパス・ビットにシフト・イン
されてからテスト・バス制御器はＳＴＡＲＴ信号を作る
ことができ、それからＥＸＩＴ２ＤＲ状態を通ってＰＡ
ＵＳＥＤＲ状態からＳＨＩＦＴＤＲ状態に再入力され
る。ターゲットＩＣ内のＭＡＣは、ＴＡＰが先ずＰＡＵ
ＳＥＤＲ状態に入ることを感知するのを基礎とした書き
込み操作を開始するように設計されることがある。いっ
たん書き込み操作が開始されると、ＭＡＣは、書き込み
操作の休止中はどのような連続したＰＡＵＳＥＤＲ状態
入口をも無視する。 【００４８】テスト・バス制御器が、その出力とターゲ
ットＩＣ間にＩＣ（１からｎまで）がいくつあるか察知
する一方、テスト・バス制御器は、見出しとして述べら
れ、メモリに書き込まれるべき現在の直列データ・ビッ
トに先行する直列のビットを出力することでＳＴＡＲＴ
信号を作ることができる。ターゲットＩＣ３３内のＭＡ
Ｃ３８はＩＣ（１からｎまで）のバイパス・ビットから
の直列データ・ビット出力の検査による見出しの発生を
モニタするように設計されることがある。バイパス・ビ
ットは初めにプレロード操作により論理０を出力されて
いるが、ＭＡＣは、データに先行して出力されかつ見出
しのスタート・ビットである最初の論理１をモニタす
る。最初の論理１に続いて、もし望まれるならば、追加
の見出しビット数は、誤った見出し入力に書き込み操作
を始める確率を減少するようにＭＡＣに入力される。Ｍ
ＡＣは見出しビット長さおよびパターン順序を察知す
る。ＭＡＣがすべての見出しビットを受信してから、書
き込み操作を開始する。 【００４９】ＭＡＣ３８は、書き込み操作に先行してロ
ードされることがあるカウンタを含むように設計され
る。カウンタは、ターゲットＩＣとテスト・バス制御器
との間にあるＩＣ（１からｎまで）の数でロードされ
る。書き込み操作が開始されてから、ＭＡＣ３８は各シ
フト操作中にカウンタを減少し始める。カウンタが最小
カウントに達すると、メモリにシフトされたデータはタ
ーゲットＩＣのＴＤＩ入力に提供されさらにＭＡＣ３８
は、データを入力し始めかつデータをメモリに記憶し始
める。 【００５０】書き込み操作が開始されるべき場合にＩＣ
のピンのモニタを定めることができるように設計され
る。この方法で、テスト・バス制御器は、追加のテスト
・ピンを通って、内部メモリに入力しかつ蓄えるような
ターゲットのＴＤＩピンにおいてデータが有効であるタ
ーゲットＩＣ３３に示すように信号を出力する。データ
がＩＣ（１からｎまで）のバイパス・ビットを通ってシ
フトされてから、この信号はテスト・バス制御器からタ
ーゲットＩＣに出力される。 【００５１】図６は、ＭＡＣ／ＴＡＰの模範的な実施例
を表わす。この実施例では、ＭＡＣ３８は、前述の４つ
の異った形のスタート・インジケータを受けるように操
作し得る。それらの名称は、（１）ＴＡＰのＰＡＵＳＥ
ＤＲ信号の使用、（２）見出し検出器の使用、（３）Ｃ
ＯＵＮＴ ＣＭＰＬＥＴＥ信号カウンタの使用、および
（４）ＥＸＴＥＲＮＡＬ ＴＲＩＧＥＲの使用である。
ＴＡＰ１２は、ＰＡＵＳＥＤＲ信号を介してマルチプレ
クサ４０に接続される。ＴＡＰの出力はマルチプレクサ
４２の入力にも接続される。見出し検出器４４はＴＤＩ
信号を受信しさらにＭＡＴＣＨ信号をマルチプレクサ４
０に出力する。カウンタ４６はＴＭＳおよびＴＣＫ信号
を受信しさらにＣＯＵＮＴ ＣＯＭＬＥＴＥ信号をマル
チプレクサ４０に出力する。マルチプレクサ４０の出
力、すなわち、ＳＴＡＲＴ信号は、ＴＭＳおよびＴＣＫ
信号と共に直列入出力制御器５０に接続される。ＩＲＥ
Ｇ制御バス２８はマルチプレクサ４０および４２のセレ
クト・ポートならびに直列入出力制御器５０に接続され
る。 【００５２】操作において、ＩＲＥＧバス２８からの制
御は、マルチプレクサを通って制御バス２６が作動する
ようにＴＡＰ１２の出力または直列入出力制御器５０の
出力のいずれかを選択する。選択されると、ＰＡＵＳＥ
ＤＲ、ＭＡＴＣＨ、ＣＯＵＮＴ ＣＯＭＰＬＥＴまたは
ＥＸＴＥＲＮＡＬ ＴＲＩＧＧＥＲである開始信号の１
つが活性化し、活性ＳＴＡＲＴ信号として残されるなら
ば、直列入出力制御器５０は使用可能になる。 【００５３】ＭＡＣ書き込み操作中、重要なことはスタ
ート・インジケータが要求されることのみを記憶するこ
とであり；すなわちＭＡＣ読み出し操作はスタート・イ
ンジケータを必ずしも必要としない。しかし、望まれる
ならば、読み出し操作はスタート・インジケータを使用
することもできる。図６で示されるすべてのスタート・
インジケータは、ＭＡＣの設計に含まれる必要はない。
直列入出力制御器に入力されるマルチプレクサ４０の要
求を除去された、ただ１つのスタート・インジケータで
ＭＡＣを操作できる。また、この開示で述べられた１つ
以外に、他の形のスタート・インジケータが考案されか
つ直列入出力制御器に入力される。 【００５４】ＴＡＰ１２は通常、ＩＣ内の選択されたＤ
ＲＥＧを通ってバス２６にデータをシフトするためにマ
ルチプレクサ４２から制御を出力するように選択され
る。命令が直列入出力操作のためにＭＡＣ３８を選択す
るようにＩＲＥＧ２０にロードされている状態のバス２
６に、その時だけＭＡＣ３８は制御信号を出力するよう
に選択される。操作されたＭＡＣがメモリ読み出し操作
中、直列入出力制御器５０はＩＲＥＧ２０から入力で使
用可能になりさらにデバイスからのデータを出力するよ
うにＴＭＳおよびＴＣＫに制御信号を入力する。メモリ
読み出し操作中、開始表示は要求されずに直列入出力制
御器はデータを出力するように直接ＴＭＳおよびＴＣＫ
入力に応動する。 【００５５】操作されたＭＡＣがメモリ書き込み操作
中、直列入出力制御器５０はＩＲＥＧからの入力で使用
可能になりさらにデバイスにデータを入力するようにＴ
ＭＳおよびＴＣＫに制御信号を入力する。書き込み操作
のために、制御は、ＩＲＥＧ、ＴＭＳおよびＴＣＫ入力
アームから直列入出力制御器５０に入力するが、直列入
出力制御器５０がマルチプレクサ４０からＳＴＡＲＴ信
号を受信するまで書き込み作動は生じない。 【００５６】図６で、書き込み操作は４つの異なる信号
のうちの１つで開始されることが示されている。つまり
ＰＡＵＳＥＤＲ状態はＴＡＰ１２から出力し、ＭＡＴＣ
Ｈは見出し検出器４４から出力し、ＣＯＵＮＴ ＣＯＭ
ＰＬＥＴ信号はカウンタ４６から出力し、かつ外部ノー
ド信号である。ＩＲＥＧ２０内の命令は、スタート・イ
ンジケータが、書き込み操作を開始するように直列入出
力制御器５０に入力されることを選択する。 【００５７】書き込み操作を開始する１つの方法は、Ｔ
ＡＰの内部ＰＡＵＳＥＤＲ状態を利用することである。
この方法が選択されると、ＰＡＵＳＥＤＲ状態（第２図
参照）ＴＡＰから出力されさらにマルチプレクサ４０を
通って直列入出力制御器５０に結合する。この方法が使
用されると、テスト・バス制御器３２（第４図参照）
は、データ・レジスタ走査の操作を始めるようにＴＭＳ
およびＴＣＫに制御信号を起こす。この制御は、テスト
・バス制御器３２からのデータをデバイス（１からｎま
で）を通ってターゲット・デバイス３３（第４図参照）
に向けてシフトさせる。データはターゲット・デバイス
３３の入力がＴＤＩに達すると、テスト・バス制御器３
２は、すべてのデバイス（１＋ｎおよびターゲット）の
ＴＡＰがＰＡＵＳＥＤＲ状態（第２図参照）に入らせる
ように制御信号を起こす。 【００５８】直列入出力制御器５０は、スタート・イン
ジケータとしてＴＡＰ１２からの最初のＰＡＵＳＥＤＲ
状態出力を感知しかつバス２６に制御信号を出力する準
備をし、その時はいつでもテスト・バス制御器３２は、
ＳＨＩＦＴＤＲ状態（第２図参照）の再入力によってシ
フトされたデータを元に戻すようにＴＭＳおよびＴＣＫ
に制御信号を起こす。シフトされたデータが元に戻され
てから、テスト・バス制御器３２は、ターゲット・デバ
イス３３にロードされるようにすべてのデータをシフト
する。データ・レジスタ走査の操作中にテスト・バス制
御器３２が再びＰＡＵＳＥＤＲ状態に再入力すると、直
列入出力制御器５０はＴＡＰ１２からのいかなる追加Ｐ
ＡＵＳＥＤＲ入力をも無視する。テスト・バス制御器３
２が、ターゲット・デバイス３３にロードされるように
最終データ・ビットを出力すると、シフト操作を終結す
るようにＴＭＳおよびＴＣＫに制御信号を起こす前にデ
ータがデバイス（１からｎまで）を通ってターゲット・
デバイス到達することを保証するために走査経路へのシ
フトは続行される。 【００５９】この方法の長所の１つは、書き込み操作を
始める論理が既にＴＡＰ内にあり、追加の論理は要求さ
れないことである。下記の他の方法は追加の論理または
追加のデバイス入力のいずれかを要求する。 【００６０】書き込み操作を開始するもう１つの方法
は、見出し検出器論理４４を利用することである。見出
し検出器論理４４のブロック図は第７図に示されてい
る。見出し検出器論理４４は、見出し値記憶用ＤＲＥＧ
５２、書き込み操作中の見出しビット順序用シフト・レ
ジスタ５４、およびＤＲＥＧ５２に記憶された見出しパ
ターンで受信された見出しビット順序のマッチング用比
較器論理５６を含む。シフト操作中、ＤＲＥＧ５２は、
ターゲット・デバイス３３のＴＤＩおよびＴＤＯピンに
結合される。 【００６１】この技法は、ターゲット・デバイス３３に
書き込まれるデータの出力に先行して、導かれた見出し
ビット順序（例えば「１０１１０１」）をテスト・バス
制御器３２が出力することを保証する。書き込み操作
中、見出し検出器論理４４は、シフト・レジスタ５４に
直列データを入力しさらに見出し記憶レジスタ内のプレ
ロードされた見出し値と比較する。先ず、シフト・レジ
スタと見出し記憶レジスタ間のマッチを使用不能にする
ように、シフト・レジスタ５４はすべての０にリセット
する。書き込み操作が始まると、シフト・レジスタ５４
は、デバイス（１からｎまで）内のバイパス・レジスタ
からの論理０を受信し始める。バイパス・レジスタの論
理０が受信されてから、シフト・レジスタ５４は、テス
ト・バス制御器３２からの見出しビット順序出力を受信
し始める。すべての見出しが、シフト・レジスタ５４に
ロードされると、マッチが、シフト・レジスタ容量と見
出し記憶レジスタ５２間に生じる。このＭＡＴＣＨ信号
は、比較論理から出力されさらにマルチプレクサ４０を
通って直列入出力制御器に入力される。 【００６２】直列入出力制御器５０が見出し検出器４４
からのＭＡＴＣＨ信号を感知すると、ＴＤＩ入力を通っ
てターゲット・デバイス３３に入力し始める直列データ
を受け始めるようにバス２６に制御信号を出力する。テ
スト・バス制御器３２がターゲット・デバイス３３にロ
ードされるように最終データ・ビットを出力すると、シ
フト操作を終結するようにＴＭＳおよびＴＣＫに制御信
号を起こす前に、データがデバイス（１からｎまで）を
通りターゲット・デバイス３３に到達されることを保証
するために走査経路にシフトし続ける。 【００６３】書き込み操作を始めるもう１つの方法はカ
ウンタ論理を利用することである。カウンタ論理４６の
ブロック図は、図８に示されている。カウンタ論理４６
は、実行されるＤＲＥＧの下部カウンタ５８および走査
経路にシフトされた各ビット用カウンタ減少クロックを
作るためのクロック論理６０を含む。下部カウンタ５８
はカウンタ５８に所望のカウント値をロードするように
データ・レジスタ走査の操作によってシフトすることが
できる。シフト操作中、下部カウンタはターゲット・デ
バイス３３のＴＤＩおよびＴＤＯピンに接続される。カ
ウンタは、ＣＯＵＮＴ ＣＯＭＰＬＥＴＥ信号を介して
カウンタから出力される最小カウント値を感知する解読
論理を含む。 【００６４】この技法は、テスト・バス制御器３２が書
き込み操作の実行に先行するカウント値でカウンタ５８
にロードするような要求はしない。ロードされたカウン
ト値は、バイパス・レジスタ・ビット（１からｎまで）
の数と等しく、かつデータはターゲット・デバイスに入
力される前に通過しなければならない。テスト・バス制
御器３２が書き込み操作を始めると、制御器とターゲッ
ト・デバイスとの間の走査経路を通ってデータ・ビット
がシフトされるたび１度ずつカウンタは減分する。カウ
ンタが最小値に到達しかつＣＯＵＮＴ ＣＯＭＰＬＥＴ
Ｅ信号を出力すると、制御器からのデータは、デバイス
（１からｎまで）のすべてのバイパス・レジスタを通っ
てシフトされかつターゲット・デバイスのＴＤＩ入力ピ
ンに加えられる。 【００６５】直列入出力制御器５０がカウンタ５８から
のＣＯＮＵＴ ＣＯＭＰＬＥＴ信号を感知すると、ＴＤ
Ｉ入力を通ってターゲット・デバイス３３に入力し始め
る直列データを受け始めるようにバス２６に制御信号を
出力する。テスト・バス制御器３２がターゲット・デバ
イス３３にロードされるように最終データ・ビットを出
力すると、シフト操作を終結するようにＴＭＳおよびＴ
ＣＫに制御信号を起こす前に、データがデバイス（１か
らｎまで）を通ってターゲット・デバイス３３に到達す
ることを保証するために走査経路にシフトし続ける。 【００６６】図６に示されるように、書き込み操作を始
めるもう１つの方法は、追加のデバイス入力ノード４８
を利用することである。書き込み操作中にＭＡＣがター
ゲット・デバイスのＴＤＩ入力ピンにおいてデータを受
け始めなければならない場合、このピンの入力源はテス
ト・バス制御器３２または表示するための信号を出力で
きるもう１つのデバイスからもたらされる。 【００６７】直列出入力制御器５０がデバイス・ノード
４８からの外部トリガ入力信号を感知すると、ＴＤＩ入
力を通ってターゲット・デバイス３３に入力し始める直
列データを受け始めるようにバス２６に制御信号を出力
する。テスト・バス制御器がターゲット・デバイス３３
にロードされるように最終データ・ビットを出力する
と、シフト操作を終結するようにＴＭＳおよびＴＣＫに
制御信号を起こす前に、データがデバイス（１からｎま
で）を通ってターゲット・デバイスに到達することを保
証するために走査経路にシフトし続ける。 【００６８】 【発明の効果】好適な実施例として、複数個の集積回路
を接続したテスト・バスを使用することが表わされた
が、バスは、同様に１つの集積回路に補助回路を接続し
たり、それぞれ複数個の集積回路を含む回路を接続する
よすうに使用されることがある。また、好適な実施例と
して、テスト・データの転送による接続が表わされた
が、それは、デバイス間のどのような形のデータ通信に
も使用することができる。 【００６９】本発明は詳細に説明されたが、言うまでも
なく、多様な変形・変更および別法は、別記の特許請求
の範囲で明らかなように本発明の主旨および範囲から逸
脱せずに行うことができる。 【００７０】以上の説明に関して更に以下の項を開示す
る （１）デバイスと通信するように操作し得るデータ通信
インタ−フェースであって、データを転送するバス回路
と、デバイスおよび前記バスに結合された記憶回路と、
前記バスと前記記憶回路との間でデータをシフトするよ
うに操作し得るインタ−フェース回路と、前記デバイス
と制御信号に応動する前記記憶回路との間でデータを転
送するように操作し得るデバイス・アクセス制御回路と
を含む、ことを特徴とするデータ通信インタ−フェー
ス。 【００７１】（２）前記デバイスがメモリを含む、こと
を特徴とする第１項記載のデータ通信インタ−フェー
ス。 【００７２】（３）前記記憶回路はレジスタを含む、こ
とを特徴とする第１項記載のデータ通信インタ−フェー
ス。 【００７３】（４）前記記憶回路はシフト・レジスタを
含む、ことを特徴とする第３項記載のデータ通信インタ
−フェース。 【００７４】（５）前記インタ−フェース回路は前記バ
ス回路からのデータを前記シフト・レジスタおよび前記
シフト・レジスタから前記バス回路までシフトできるよ
うに操作し得る、ことを特徴とする第４項記載のデータ
通信インタ−フェース。 【００７５】（６）前記バス回路に結合された複数個の
シフト・レジスタをさらに含む、ことを特徴とする第５
項記載のデータ通信インタ−フェース。 【００７６】（７）前記バス回路と前記シフト・レジス
タの選択された１つとの間でデータをシフトするように
操作し得る、ことを特徴とする第６項記載のデータ通信
インタ−フェース。 【００７７】（８）前記デバイス・アクセス制御器は前
記デバイスと前記インタ−フェース回路からの信号に応
動する前記記憶回路との間でデータを転送するように操
作し得る、ことを特徴とする第１項記載のデータ通信イ
ンタ−フェース。 【００７８】（９）前記デバイス・アクセス制御器は前
記デバイスと前記インタ−フェース回路からの休止信号
に応動する前記記憶回路との間でデータを転送するよう
に操作し得る、ことを特徴とする第８項記載のデータ通
信インタ−フェース。 【００７９】（１０）前記デバイス・アクセス制御器は
前記デバイスと所定順序のデータを受信するように応動
する前記記憶回路との間でデータを転送するように操作
し得る、ことを特徴とする第１項記載のデータ通信イン
タ−フェース。 【００８０】（１１）前記デバイス・アクセス制御器は
データを受信して記憶する第１レジスタと、データの前
記所定順序を記憶する第２レジスタと、前記第１および
第２レジスタに記憶されたデータ間の一致に応動する信
号を発生させる比較回路とを含む、ことを特徴とする第
１０項記載のデータ通信インタ−フェース。 【００８１】（１２）前記デバイス・アクセス制御器は
前記デバイスと、カウンタが前記デバイスとカウンタが
所定数までカウントしたことを示す信号に応動する前記
記憶回路との間で前記データを転送する働きをする、こ
とを特徴とする第１項記載のデータ通信インタ−フェー
ス。 【００８２】（１３）前記デバイス・アクセス制御器
は、前記バス回路に結合されてクロック信号に応動する
記憶された値を増分するように操作し得るカウンタと、
所定値を記憶する前記カウンタに応動する制御信号を出
力する回路とを含む、ことを特徴とする第１２項記載の
データ通信インタ−フェース。 【００８３】（１４）前記デバイス・アクセス制御器は
前記バス回路およびクロック信号に応動する記憶された
値を減分するように操作し得るカウンタと、所定値を記
憶する前記カウンタに応動する制御信号を出力する回路
とを含む、ことを特徴とする第１２項記載のデータ通信
インタ−フェース。 【００８４】（１５）前記バスおよびそれにより操作し
得る送信データに結合されるバス制御器をさらに含む、
ことを特徴とする第１項記載のデータ通信インタ−フェ
ース。 【００８５】（１６）前記バス制御器は前記バスからの
データを受信するように操作し得ることをさらに含む、
ことを特徴とする第１５項記載のデータ通信インタ−フ
ェース。 【００８６】（１７）デバイスと通信するように操作し
得るデータ通信インタ−フェースであって、データを転
送するバス回路と、前記バス回路に結合されて前記バス
回路にあるデータを選択シフトするように操作し得る記
憶回路と、前記バス回路と前記記憶回路との間でデータ
の転送を制御するように操作し得るデバイス・インタ−
フェース回路と、前記バス回路と前記記憶回路との間で
多重シフト操作による反復サイクルを必要とせずに、デ
ータをデバイスから書き込んだり読み出したりすること
ができるように前記バス回路と前記記憶回路との間のデ
ータ転送を制御するように操作し得るデバイス・アクセ
ス制御回路とを含む、ことを特徴とするデータ通信イン
タ−フェース。 【００８７】（１８）前記デバイス・アクセス制御回路
は１個以上の制御信号に応動するデバイスにデータを書
き込むように操作し得る、ことを特徴とする第１７項記
載のデータ通信インタ−フェース。 【００８８】（１９）前記制御信号の前記１個は前記デ
バイス・インタ−フェース回路によって発生される、こ
とを特徴とする第１８項記載のデータ通信インタ−フェ
ース。 【００８９】（２０）前記デバイス・インタ−フェース
回路は状態マシンを含み、かつ１個以上の前記制御信号
は状態マシンの所定の状態と組み合わされる、ことを特
徴とする第１９項記載のデータ通信インタ−フェース。 【００９０】（２１）前記所定の状態の１つは休止状態
である、ことを特徴とする第２０項記載のデータ通信イ
ンタ−フェース。 【００９１】（２２）前記制御信号の１つはデータの所
定順序の認識に応動して発生される、ことを特徴とする
第１８項記載のデータ通信インタ−フェース。 【００９２】（２３）前記デバイス・アクセス制御回路
は１個のカウンタを含み、前記制御信号の１つは所定値
のカウントに応動して発生される前記制御信号の１つを
含む、ことを特徴とする第１８項記載のデータ通信イン
タ−フェース。 【００９３】（２４）前記制御信号の１つは外部デバイ
スから受信される、ことを特徴とする第１８項記載のデ
ータ通信インタ−フェース。 【００９４】（２５）前記複数個のインタ−フェース回
路に結合される直列データ・バスと組み合わされるター
ゲット・インタ−フェース回路に結合されるデバイスと
通信する方法であって、ターゲット・インタ−フェース
回路と組み合わされるデバイスからレジスタに入るよう
にデータを転送する段階と、レジスタからバスに入るデ
ータをシフトする段階と、最終データ・ビットがレジス
タよりシフト・アウトされた後にデバイスからレジスタ
に入る追加データを転送する段階とを含む、ことを特徴
とする通信方法。 【００９５】（２６）レジスタからのデータをシフトす
る前記段階は前記インタ−フェース回路の１つを通して
データを順次シフトする段階を含む、ことを特徴とする
第２５項記載の方法。 【００９６】（２７）レジスタから転送されたデータ・
ビットの数をカウントする段階をさらに含む、ことを特
徴とする第２６項記載の方法。 【００９７】（２８）レジスタに記憶されたデータがバ
スに転送されたことを示す制御信号を発生させる段階を
さらに含む、ことを特徴とする第２６項記載の方法。 【００９８】（２９）バスおよびターゲット・インタ−
フェース回路に先行する各インタ−フェース回路を通し
て順次データをシフトする段階と、前記ターゲット・イ
ンタ−フェース回路に達するバスにシフトされる前記デ
ータを表わす制御信号を発生させる段階と、前記ターゲ
ット・インタ−フェース回路とを組み合わされるレジス
タからのデータを前記制御信号に応動する前記デバイス
まで転送する段階とを含む、ことを特徴とする第２５項
記載の方法。 【００９９】（３０）複数個のインタ−フェース回路に
結合された直列データ・バス回路と組み合わされている
ターゲット・インタ−フェース回路に結合されたデバイ
スと通信する方法であって、データをバスにシフトしか
つターゲット・インタ−フェース回路に先行する各イン
タ−フェース回路を通して順次データをバスにシフトす
る段階と、前記ターゲット・インタ−フェース回路に達
するデータを表わす制御信号を発生させる段階と、前記
ターゲット・インタ−フェース回路と組み合わされたレ
ジスタから前記制御信号に応動する前記デバイスまでデ
ータを転送する段階とを含む、ことを特徴とする通信の
方法。 【０１００】（３１）所定値とターゲット・インタ−フ
ェース回路に先行するインタ−フェース回路と組み合わ
されるレジスタをロードさせる段階をさらに含む、こと
を特徴とする第３０項記載の方法。 【０１０１】（３２）デバイス・インタ−フェース回路
の制御を受けてターゲット・インタ−フェース回路と組
み合わされたレジスタをロードする段階をさらに含む、
ことを特徴とする第３０項記載の方法。 【０１０２】（３３）前記発生段階は前記デバイス・イ
ンタ−フェース回路の状態に応動する制御信号を発生さ
せる段階を含む、ことを特徴とする第３２項記載の方
法。 【０１０３】（３４）前記発生段階はデータの所定順序
の認識に応動する制御信号を発生させる段階を含む、こ
とを特徴とする第３０項記載の方法。 【０１０４】（３５）前記発生段階は所定値のカウント
に応動する制御信号を発生させる段階を含む、ことを特
徴とする第３０項記載の方法。 【０１０５】（３６）前記発生段階はターゲット・イン
タ−フェース回路の外部回路によって発生された制御信
号に応動する制御信号を発生させる段階を含む、ことを
特徴とする第３０項記載の方法。 【０１０６】（３７）直列走査経路通信アーキテクチュ
アは、複数個の回路３０を含み、その若干はメモリ３６
を含むことがある。直列データが、多重シフト操作を介
して反復サイクルする必要なしにメモリに書き込まれか
つメモリから読み出されるように、メモリ・アクセス制
御器３８はメモリ３６と共に回路に含まれる。
【図面の簡単な説明】
【図１】従来技術のテスト・バスのブロック図。
【図２】テスト・アクセス・ポート（ＴＡＰ）の状態
図。 【図３】多重集積回路を通るシフト経路図。 【図４】ターゲット集積回路の中のより詳細なブロック
図を伴う集積回路構造図。 【図５】メモリ・アクセス制御器を含む、第４図のター
ゲット集積回路のブロック図。 【図６】メモリ・アクセス制御器のブロック図。 【図７】図６のメモリ・アクセス制御器に使用される見
出し検出回路のブロック図。 【図８】図６のメモリ・アクセス制御器に使用されるカ
ウンタ回路のブロック図。 【符号の説明】 １０ アーキテクチュア １２ テスト・アクセス・ポート（ＴＡＰ） １４ データ・レジスタ１（ＤＲＥＧ１） １６ 同上 ２（ＤＲＥＧ２） １８ バイパス・レジスタ ２０ 命令レジスタ（ＩＲＥＧ） ２２ マルチプレクサ ２４ 同上 ２６ 制御バス ２８ 同上 ３０ ＩＣ（デバイス） ３２ テスト・バス制御器 ３３ ターゲットＩＣ（ターゲット・デバイス） ３４ データ・レジスタ（ＤＲＥＧ） ３６ メモリ ３８ メモリ・アクセス制御器（ＭＡＣ） ４０ マルチプレクサ ４２ 同上 ４４ 見出し検出器 ４６ カウンタ ４８ デバイス・ノード ５０ 直列入出力制御器 ５２ 見出し記憶レジスタ ５４ シフト・レジスタ ５６ 比較器 ５８ 下部カウンタ ６０ クロック論理
図。 【図３】多重集積回路を通るシフト経路図。 【図４】ターゲット集積回路の中のより詳細なブロック
図を伴う集積回路構造図。 【図５】メモリ・アクセス制御器を含む、第４図のター
ゲット集積回路のブロック図。 【図６】メモリ・アクセス制御器のブロック図。 【図７】図６のメモリ・アクセス制御器に使用される見
出し検出回路のブロック図。 【図８】図６のメモリ・アクセス制御器に使用されるカ
ウンタ回路のブロック図。 【符号の説明】 １０ アーキテクチュア １２ テスト・アクセス・ポート（ＴＡＰ） １４ データ・レジスタ１（ＤＲＥＧ１） １６ 同上 ２（ＤＲＥＧ２） １８ バイパス・レジスタ ２０ 命令レジスタ（ＩＲＥＧ） ２２ マルチプレクサ ２４ 同上 ２６ 制御バス ２８ 同上 ３０ ＩＣ（デバイス） ３２ テスト・バス制御器 ３３ ターゲットＩＣ（ターゲット・デバイス） ３４ データ・レジスタ（ＤＲＥＧ） ３６ メモリ ３８ メモリ・アクセス制御器（ＭＡＣ） ４０ マルチプレクサ ４２ 同上 ４４ 見出し検出器 ４６ カウンタ ４８ デバイス・ノード ５０ 直列入出力制御器 ５２ 見出し記憶レジスタ ５４ シフト・レジスタ ５６ 比較器 ５８ 下部カウンタ ６０ クロック論理
フロントページの続き
(72)発明者 ベンジャミン エィチ．アッシュモア
ー，ジュニア
アメリカ合衆国テキサス州ヒュースト
ン，ダウンリッジ 7922
(56)参考文献 特開 平１−110274（ＪＰ，Ａ)
特開 平１−170873（ＪＰ，Ａ)
特開 昭64−79673（ＪＰ，Ａ)
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 レジスタを、シフト・レジスタ形式と
し、テスト・データをテスト・データ入力端子からシフ
ト・インし、テスト・データ出力端子からシフト・アウ
トするテスト装置であって、 ａ．テスト・データ入力端子と、テスト・データ出力端
子と、テスト・クロック入力端子と、およびテスト・モ
ード選択入力端子と、 ｂ．前記テスト・クロック入力端子と前記テスト・モー
ド選択入力端子に接続されて制御出力を有するテスト・
アクセスポートであって、メモリの読み出し又は書き込
み命令に応じたメモリ・アクセス制御信号を出力するテ
スト・アクセス・ポートと、 ｃ．前記テスト・データ入力端子から命令用のデータを
入力し、前記テスト・アクセス・ポートから制御出力を
入力し、バイパス・レジスタおよびデータ・レジスタを
制御する制御出力を出力し、さらにマルチプレクサ２へ
データを出力する命令レジスタと、 ｄ．前記テスト・データ入力端子からデータを入力し、
前記テスト・アクセス・ポートから制御出力を入力し、
１データ・ビットを格納し、さらにマルチプレクサ１に
データを出力するバイパス・レジスタと、 ｅ．前記テスト・データ入力端子からデータを入力し、
前記テスト・アクセス・ポートの制御出力を入力し、前
記メモリ・アクセス制御出力を入力し、複数の並列デー
タ・ビットを格納し、さらにマルチプレクサ１へデータ
を出力するデータ・レジスタと、 ｆ．前記メモリ・アクセス制御出力を入力し、複数のデ
ータ・ビットのデータ・ワードに対応した複数のデータ
格納位置を有し、前記データ・レジスタからデータの入
出を行うメモリ回路と、 ｇ．前記データ・レジスタのデータ出力を入力し、バイ
パス・レジスタのデータ出力を入力し、さらにマルチプ
レクサ２にデータを出力するマルチプレクサ１と、 ｈ．前記マルチプレクサ１からデータを入力し、前記命
令レジスタからデータを入力し、前記テスト・アクセス
・ポートから制御入力を入力し、さらに前記テスト・デ
ータ出力を出力するマルチプレクサ２と、 ｉ．前記テスト・アクセス・ポートはテスト・モード選
択入力端子の入力に応じて、複数の状態を取り得る状態
回路であって、各々の状態が一つの動作を行う状態回路
を有し、前記状態回路の一つの状態に応じて前記メモリ
・アクセス制御信号は所定数のデータ・ワードを前記メ
モリ回路とデータ・レジスタとの間で連続して移動さ
せ、かつこれらのデータ・ワードを前記データレジスタ
を通して連続して直列にシフトさせることを特徴とする
テスト装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US50247090A | 1990-03-30 | 1990-03-30 | |
| US502470 | 1990-03-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04227560A JPH04227560A (ja) | 1992-08-17 |
| JP3394542B2 true JP3394542B2 (ja) | 2003-04-07 |
Family
ID=23997969
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06706391A Expired - Fee Related JP3394542B2 (ja) | 1990-03-30 | 1991-03-29 | 直列データ入出力テスト装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (3) | US5687179A (ja) |
| JP (1) | JP3394542B2 (ja) |
| KR (1) | KR0169736B1 (ja) |
Families Citing this family (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5483518A (en) | 1992-06-17 | 1996-01-09 | Texas Instruments Incorporated | Addressable shadow port and protocol for serial bus networks |
| US6675333B1 (en) * | 1990-03-30 | 2004-01-06 | Texas Instruments Incorporated | Integrated circuit with serial I/O controller |
| JP3610095B2 (ja) * | 1993-07-30 | 2005-01-12 | テキサス インスツルメンツ インコーポレイテツド | 電気回路のストリームライン化（Ｓｔｒｅａｍｌｉｎｅｄ）された同時試験方法と装置 |
| US5526365A (en) * | 1993-07-30 | 1996-06-11 | Texas Instruments Incorporated | Method and apparatus for streamlined testing of electrical circuits |
| US5687312A (en) * | 1993-07-30 | 1997-11-11 | Texas Instruments Incorporated | Method and apparatus for processor emulation |
| US5677915A (en) * | 1993-08-18 | 1997-10-14 | Texas Instruments Incorporated | Customized method and apparatus for streamlined testing a particular electrical circuit |
| US5969538A (en) | 1996-10-31 | 1999-10-19 | Texas Instruments Incorporated | Semiconductor wafer with interconnect between dies for testing and a process of testing |
| US5790888A (en) * | 1996-08-12 | 1998-08-04 | Seeq Technology, Inc. | State machine for selectively performing an operation on a single or a plurality of registers depending upon the register address specified in a packet |
| US6324662B1 (en) * | 1996-08-30 | 2001-11-27 | Texas Instruments Incorporated | TAP and linking module for scan access of multiple cores with IEEE 1149.1 test access ports |
| EP0826974B1 (en) * | 1996-08-30 | 2005-10-19 | Texas Instruments Incorporated | Device for testing integrated circuits |
| US6260165B1 (en) | 1996-10-18 | 2001-07-10 | Texas Instruments Incorporated | Accelerating scan test by re-using response data as stimulus data |
| DE69712587T2 (de) * | 1996-10-31 | 2003-01-09 | Stmicroelectronics Ltd., Almondsbury | Mikrorechner mit Zugriff auf einen externen Speicher |
| US6408413B1 (en) | 1998-02-18 | 2002-06-18 | Texas Instruments Incorporated | Hierarchical access of test access ports in embedded core integrated circuits |
| US6405335B1 (en) | 1998-02-25 | 2002-06-11 | Texas Instruments Incorporated | Position independent testing of circuits |
| GB9805479D0 (en) | 1998-03-13 | 1998-05-13 | Sgs Thomson Microelectronics | Microcomputer |
| GB9805486D0 (en) | 1998-03-13 | 1998-05-13 | Sgs Thomson Microelectronics | Adapter |
| US6560734B1 (en) | 1998-06-19 | 2003-05-06 | Texas Instruments Incorporated | IC with addressable test port |
| US6519729B1 (en) | 1998-06-27 | 2003-02-11 | Texas Instruments Incorporated | Reduced power testing with equally divided scan paths |
| GB9907254D0 (en) * | 1999-03-29 | 1999-05-26 | Sgs Thomson Microelectronics | Synchronous data adaptor |
| US6728915B2 (en) | 2000-01-10 | 2004-04-27 | Texas Instruments Incorporated | IC with shared scan cells selectively connected in scan path |
| US6769080B2 (en) | 2000-03-09 | 2004-07-27 | Texas Instruments Incorporated | Scan circuit low power adapter with counter |
| US7065675B1 (en) | 2001-05-08 | 2006-06-20 | Mips Technologies, Inc. | System and method for speeding up EJTAG block data transfers |
| JP2003045200A (ja) * | 2001-08-02 | 2003-02-14 | Mitsubishi Electric Corp | 半導体モジュールおよびそれに用いる半導体記憶装置 |
| EP1367598A1 (en) * | 2002-05-31 | 2003-12-03 | STMicroelectronics S.r.l. | Testing method and device for non volatile memories having a LPC (low pin count) communication serial interface |
| JP2005004876A (ja) * | 2003-06-11 | 2005-01-06 | Toshiba Corp | 半導体記憶装置とその評価方法 |
| US7284170B2 (en) | 2004-01-05 | 2007-10-16 | Texas Instruments Incorporated | JTAG circuit transferring data between devices on TMS terminals |
| US7404128B2 (en) * | 2004-02-17 | 2008-07-22 | Texas Instruments Incorporated | Serial data I/O on JTAG TCK with TMS clocking |
| KR100721581B1 (ko) * | 2005-09-29 | 2007-05-23 | 주식회사 하이닉스반도체 | 직렬 입/출력 인터페이스를 가진 멀티 포트 메모리 소자 |
| US7877653B2 (en) * | 2007-05-09 | 2011-01-25 | Texas Instruments Incorporated | Address and TMS gating circuitry for TAP control circuit |
| US8392772B2 (en) * | 2010-09-16 | 2013-03-05 | Texas Instruments Incorporated | On-chip memory testing |
| US9026872B2 (en) * | 2012-08-16 | 2015-05-05 | Xilinx, Inc. | Flexible sized die for use in multi-die integrated circuit |
| US9547034B2 (en) | 2013-07-03 | 2017-01-17 | Xilinx, Inc. | Monolithic integrated circuit die having modular die regions stitched together |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5698051A (en) * | 1980-01-07 | 1981-08-07 | Hitachi Ltd | Signal transmitting device of lsi component |
| US4357703A (en) * | 1980-10-09 | 1982-11-02 | Control Data Corporation | Test system for LSI circuits resident on LSI chips |
| US4694293A (en) * | 1984-09-18 | 1987-09-15 | Nippon Gakki Seizo Kabushiki Kaisha | Data transmission system |
| US4638313A (en) * | 1984-11-08 | 1987-01-20 | Spacelabs, Inc. | Addressing for a multipoint communication system for patient monitoring |
| NL8502476A (nl) * | 1985-09-11 | 1987-04-01 | Philips Nv | Werkwijze voor het testen van dragers met meerdere digitaal-werkende geintegreerde schakelingen, drager voorzien van zulke schakelingen, geintegreerde schakeling geschikt voor het aanbrengen op zo'n drager, en testinrichting voor het testen van zulke dragers. |
| US4710933A (en) * | 1985-10-23 | 1987-12-01 | Texas Instruments Incorporated | Parallel/serial scan system for testing logic circuits |
| US4931722A (en) * | 1985-11-07 | 1990-06-05 | Control Data Corporation | Flexible imbedded test system for VLSI circuits |
| US4866508A (en) * | 1986-09-26 | 1989-09-12 | General Electric Company | Integrated circuit packaging configuration for rapid customized design and unique test capability |
| US4903266A (en) * | 1988-04-29 | 1990-02-20 | International Business Machines Corporation | Memory self-test |
-
1991
- 1991-03-29 KR KR1019910005001A patent/KR0169736B1/ko not_active IP Right Cessation
- 1991-03-29 JP JP06706391A patent/JP3394542B2/ja not_active Expired - Fee Related
-
1995
- 1995-03-29 US US08/415,121 patent/US5687179A/en not_active Expired - Lifetime
-
1997
- 1997-09-23 US US08/935,751 patent/US6085344A/en not_active Expired - Fee Related
-
1999
- 1999-05-26 US US09/320,491 patent/US6158035A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR0169736B1 (ko) | 1999-01-15 |
| KR910017300A (ko) | 1991-11-05 |
| US5687179A (en) | 1997-11-11 |
| US6085344A (en) | 2000-07-04 |
| JPH04227560A (ja) | 1992-08-17 |
| US6158035A (en) | 2000-12-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3394542B2 (ja) | 直列データ入出力テスト装置 | |
| JP2564601B2 (ja) | ダイナミックランダムアクセスメモリを有するデジタルシステム用走査テスト装置 | |
| AU734278B2 (en) | Diagnostic memory access | |
| EP0388001B1 (en) | Testing method and apparatus for an integrated circuit | |
| US5343478A (en) | Computer system configuration via test bus | |
| US5222068A (en) | Processor circuit | |
| US6523136B1 (en) | Semiconductor integrated circuit device with processor | |
| US5377198A (en) | JTAG instruction error detection | |
| US20070101217A1 (en) | Serial data input/output method and apparatus | |
| US20110087936A1 (en) | Selectable jtag or trace access with data store and output | |
| JPH0527831B2 (ja) | ||
| JP2003509770A (ja) | テスト命令メモリ付きマイクロコンピュータ | |
| US6978322B2 (en) | Embedded controller for real-time backup of operation states of peripheral devices | |
| US6092219A (en) | Method for use of bus parking states to communicate diagnostic information | |
| US6014752A (en) | Method and apparatus for fully controllable integrated circuit internal clock | |
| US5271015A (en) | Self-diagnostic system for semiconductor memory | |
| WO2006067661A2 (en) | A testable multiprocessor system and a method for testing a processor system | |
| JPH03226852A (ja) | データ処理装置 | |
| JPH06318964A (ja) | データ処理システム及びその自己検査制御方法 | |
| US6112316A (en) | System for use of bus parking states to communicate diagnostic information | |
| JPS6044702B2 (ja) | 半導体装置 | |
| US6457150B1 (en) | Method and apparatus for on-chip monitoring of integrated circuits with a distributed system | |
| TWI783898B (zh) | 測試電路與於記憶體傾印操作中讀取記憶體裝置之資料之方法 | |
| US20050076268A1 (en) | RAM diagnostic read circuit providing external integrated circuit RAM failure diagnosis and method | |
| JP2710777B2 (ja) | 中間制御装置のテスト回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090131 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090131 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100131 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110131 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |