JPH05129463A - 半導体チツプキヤリアとそれを実装したモジユール及びそれを組み込んだ電子機器 - Google Patents

半導体チツプキヤリアとそれを実装したモジユール及びそれを組み込んだ電子機器

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JPH05129463A
JPH05129463A JP3165557A JP16555791A JPH05129463A JP H05129463 A JPH05129463 A JP H05129463A JP 3165557 A JP3165557 A JP 3165557A JP 16555791 A JP16555791 A JP 16555791A JP H05129463 A JPH05129463 A JP H05129463A
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Abstract

(57)【要約】 【目的】半導体チップ内の信号端子間を接続する導体パ
スを、半導体チップ内に設ける代わりに、半導体チップ
を搭載、接続するチップキャリア基板に設けて信号処理
の高速化を達成することのできる半導体チップキャリア
を得ることにある。 【構成】チップキャリア基板１を多層セラミック基板２
と、その上に設けた薄膜回路３とで構成すると共に、こ
の薄膜回路３上にＬＳＩチップ９を搭載、接続して成る
半導体チップキャリアであって、半導体チップ９内で低
抵抗配線で結ぶ必要のある信号端子１１と１２との間
を、上記チップキャリア基板１の表面または内部に設け
た低抵抗パス８で接続し、このパス８を介してチップ９
の信号端子間を実質的に低抵抗化し、配線遅延を低減す
るようにしたもの。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置を搭載した
基板及びこれを用いたモジュール及び電子機器に係り、
特に半導体装置の信号伝送の高速化を達成する半導体チ
ップキャリア、モジュール及び電子機器に関する。
【０００２】
【従来の技術】半導体チップキャリアに搭載される半導
体チップに対する高密度化、大形化、高速化の要求は強
く、年々要求に沿って改良されてきている。具体的に
は、チップ内の各素子一つ一つを小形化し、チップ内の
密度を向上させると共に、チップの形状を大形化して、
更に高密度化を達成している。また、各素子の高性能化
と高密度化により、素子間の距離を短縮することにより
信号処理の高速化を図っている。しかし、この高密度化
は必ずしも高速化を促進する効果のみでなく、高速化を
阻害する面があり、それが近年は顕在化しつつある。即
ち、高密度化に伴い、チップ内の配線幅はより狭くなる
ため、配線抵抗値が増加して、配線遅延が増加すること
である。この配線遅延が、半導体チップの高速化の障害
になってきている。一例として、信号遅延のネックとな
るクロック信号伝送の配線は同期をとる上で低抵抗でな
いとチップの高速化は達成できない。
【０００３】抵抗値が低くしかも長い配線をチップ内に
形成するには、配線材料、配線幅、配線膜厚の改善が必
要である。また、半導体チップを搭載する基板は、半導
体チップの接続パッドを基板等に接続しやすいようにパ
ッドのピッチを拡大するものであり、更には、半導体チ
ップの封止を兼ねることもあった。
【０００４】なお、この種の技術に関するものとしは、
例えば日立評論「Vol.73,No.2,pp41-48(1991-2)」記載
の「超大形プロセッサグループ“HITAC M-880”のハー
ドウェア技術」が挙げられる。
【０００５】
【発明が解決しようとする課題】この様な状況下にあっ
て、従来は半導体チップの高速化をチップを含むチップ
キャリア全体で達成する必要があった。しかし、半導体
チップまたはチップキャリアの高速化を達成する上で
は、前述したように信号処理の高速化の上でのネックと
なる配線遅延を低減することが必須である。
【０００６】したがって、本発明の目的は上記従来の問
題点となる配線遅延を低減することにあり、その第１の
目的は改良された半導体チップキャリアを、第２の目的
はそれを実装したモジュールを、そして第３の目的はそ
れを組み込んだ電子機器を、それぞれ提供することにあ
る。
【０００７】
【課題を解決するための手段】そこで、上記目的を達成
するために本発明においては、低抵抗配線をチップ上で
なくチップキャリアの基板表面上または内部に形成する
ようにした。配線遅延を低減する方策としては、以下の
ような三つの方法がある。 （１）比抵抗の低い例えば銅配線を適用する。
【０００８】（２）配線幅を広くする。
【０００９】（３）配線膜厚を厚くする。
【００１０】まず、従来の半導体チップに適用されてい
る配線は一般にアルミ配線であり、半導体チップ上にそ
れを形成している途中からアルミより比抵抗の低い銅や
金配線に変更することは、製造プロセスを煩雑にするこ
とになる。また、配線幅をチップ上で広くすることは、
一部配線ルールの変更を必要とする上、広くすべき配線
数が多い場合は面積の点からチップ上に形成することが
困難になる。さらにまた、配線膜厚を厚くすることは、
薄膜製造時間が増加する上、厚い配線及び絶縁膜による
応力の増大により、チップ上での多層化が困難になる。
【００１１】これに対して、半導体チップキャリアは、
セラミックス等の強固でしかも半導体チップより面積の
広い基板上に回路を形成するものであり、薄膜技術の他
に、めっきや厚膜技術をも適用することが容易である。
従って、厚く幅広の銅配線をめっきや厚膜技術等により
形成することが容易である。また、絶縁材料についてみ
ると、半導体チップでは一般的に用いられる二酸化珪素
の比誘電率が約４．５あり、チップキャリアでは、更に
比誘電率の低いポリイミド等の耐熱性有機絶縁材料を適
用することが容易である。この絶縁材料の比誘電率の低
下は配線遅延の低減に効果がある。
【００１２】なお、本明細書中で使用する「電気的に低
抵抗で接続する導体パスの低抵抗」とは、その配線抵抗
値が半導体チップに適用した配線形成技術をそのまま用
いて半導体回路内または表面に形成した場合の抵抗値よ
りも低抵抗であるという意味である。
【００１３】ここで、本発明の具体的な目的達成手段に
ついて以下に説明する。先ず、上記第１の目的は、多層
配線基板上に半導体チップを搭載、接続した半導体チッ
プキャリアにおいて、同一半導体チップ内の信号端子間
を電気的に低抵抗で接続する導体パスを、前記基板上も
しくは基板内に配設して成る半導体チップキャリアによ
り、達成される。
【００１４】上記多層配線基板としては、多層セラミッ
ク基板からなる第１の多層配線導体と、その上に積層さ
れ電気的に接続された薄膜回路からなる第２の多層配線
導体とで構成することができ、半導体チップをこの第２
の多層配線導体上に搭載、接続する。
【００１５】また、上記多層配線基板を、多層セラミッ
ク基板からなる第１の多層配線導体と、その両面にそれ
ぞれ積層され電気的に接続された薄膜回路からなる第２
の多層配線導体とで構成することもでき、半導体チップ
をこれら何れか一方の面の第２の多層配線導体上に搭
載、接続する。
【００１６】また、上記半導体チップ内の信号端子間を
電気的に低抵抗で接続する導体パスは、第１の多層配線
導体及び第２の多層配線導体のいずれか一方、もしくは
両方に配設する。
【００１７】また、上記薄膜回路からなる第２の多層配
線導体の層間絶縁膜を、例えばポリイミド樹脂膜等の耐
熱性有機絶縁膜で構成する。
【００１８】また、上記多層セラミック基板からなる第
１の多層配線導体の周辺部には、例えばチタン、金等の
耐食性金属で封止部を形成すると共に、この封止部に基
板上に搭載された半導体チップを封止る封止キャップを
接続する。
【００１９】また、上記同一半導体チップ内の信号端子
間を電気的に低抵抗で接続する導体パスの最長部分の向
きを、半導体チップ内もしくはその表面の主たる配線の
向きに対して平行にするのみならず、所定の角度で傾斜
させることもできる。
【００２０】また、上記半導体チップキャリアに搭載、
接続する半導体チップは、１個のみならず、必要に応じ
複数個搭載することができる。
【００２１】上記第２の目的は、前述の半導体チップキ
ャリアを複数個同一配線基板上に実装して成る電子モジ
ュールにより、達成される。電子モジュールを構成する
配線基板としては、セラミック基板の他に高密度プリン
ト基板が用いられる。
【００２２】そして、上記第３の目的は、この電子モジ
ュールを複数個同一配線基板上に組み込んだプロセッサ
ボードを具備して成る電子機器により、達成される。プ
ロセッサボードを構成する配線基板としては、通常のプ
リント基板が用いられる。
【００２３】
【作用】チップキャリア配線基板において、純粋な信号
の伝送速度は、その配線周囲の絶縁層の比誘電率の1/2
乗に反比例する。従って、配線周囲の絶縁層の比誘電率
は低いほど信号の伝送速度は早くなり、逆に表現すれば
遅延時間は短くなる。
【００２４】しかし、配線抵抗値が高い状態では、絶縁
材料の比誘電率以上に配線抵抗値が信号の伝送速度を制
限することになる。
【００２５】その配線抵抗による配線遅延を説明するた
めに、抵抗（Ｒ）を介して配線容量（Ｃ）を持つ配線端
子に信号を伝送する場合で評価する。過渡現象論から明
らかなように、送信端から電圧Vのパルスを送信した時
刻を基準に考えると、受信端での電圧はV(1-log(-t/
τ))で表される。ここで、tは時間であり、τは時定数
でＣ×Ｒと同一である。つまり、受信端では送信端で信
号を送信した時点では電圧は０であり、時間が経つにつ
れて電圧が増加することになる。受信端での電圧がVの5
0％以上の電圧に達すると、受信端が送信端からのパル
スを受信したとことにすると、そのパルスの伝送遅延は
V(1-log(-t/τ))=0.5と置くことにより、0.69τ(=0.69・
ＣＲ)となる。つまり、配線の遅延時間は配線抵抗値及
び配線間容量に比例して増大することになる。
【００２６】次にこれを、具体的に半導体チップ及びチ
ップキャリアでの配線に適用して評価する。チップキャ
リアの基板上に低抵抗のパスを形成することにより、同
一半導体チップ内の配線遅延を低減することができる。
半導体チップ上に従来の半導体技術で配線を形成した場
合は、一般にアルミ配線を用いて幅約2μｍ、膜厚約0.2
μｍ程度の配線を形成する。この場合、アルミの比抵抗
を2.7μΩ・cmとすると、配線抵抗値を(比抵抗)÷(配線
大面積)から計算すると、680Ω/cmとなる。層間絶縁膜
を二酸化珪素(比誘電率は4.5)、絶縁層厚を0.5μｍとす
ると、配線容量を、8.854×(比誘電率)×(対向面積)÷
(絶縁層厚)から算出すると、1.6pF/cmとなる。伝搬遅延
を先の0.69×(配線抵抗値)×(配線容量)から略算すると
750ps/cmにも達する。これを、一例としてキャリア基板
上にめっき技術を用いて配線幅、膜厚20μｍの銅配線を
形成したとすると、同様に配線抵抗値は、銅の比抵抗を
1.7μΩ・cmとして、配線抵抗値を(比抵抗)÷(配線大面
積)から計算すると、0.43Ω/cmとなる。層間絶縁膜をポ
リイミド(比誘電率は3.3とする)、絶縁層厚を20μｍと
すると、配線容量を、8.854×(比誘電率)×(対向面積)
÷(絶縁層厚)から算出すると、0.29pF/cmとなる。伝搬
遅延を0.69×(配線抵抗値)×(配線容量)から略算すると
0.1ps/cmとなる。
【００２７】しかし、伝送速度は絶縁層の比誘電率の1/
2乗に反比例することから、伝搬遅延は（比誘電率の平
方根）÷光速＝61ps/cmで制限される。この結果、遅延
時間は従来例と比較して約１桁低減できることになる。
また、半導体内部の配線を別基板であるチップキャリア
基板に形成するのであるからパスの長さが多少冗長にな
るが、その割合はせいぜい数％程度である。
【００２８】このようにキャリア基板上（もしくは基板
内部）に低抵抗配線を形成する本発明に対して、従来の
半導体技術を用いて半導体チップ内に、配線膜厚または
配線幅を増加させて配線断面積を増やそうとすると、従
来の半導体製造方法と全く異質な製造方法を採用しなけ
ればならないし、また、配線形成ルールも大幅に変更し
なければならない欠点がある。
【００２９】以上により、半導体チップキャリアの基板
上または内部に低抵抗配線を形成することにより、チッ
プの遅延時間を大幅に低減できることがわかる。
【００３０】更に、絶縁材料として、チップには一般的
に用いられる二酸化珪素は比誘電率が約４．５あり、チ
ップキャリアでは、更に比誘電率が２．７から３．５と
低いポリイミド等の有機絶縁材料を適用することが容易
である。この絶縁材料の比誘電率の低下は上記説明の誘
電率の点及び配線の容量の点から配線遅延の低減に効果
がある。
【００３１】また、半導体チップの配線ルールが一般に
方形のチップの外周辺に平行または、45度傾いた方向に
配線を形成することになるが、チップキャリアの配線ル
ールはチップと異なるものにすることは容易である。こ
の場合、半導体チップ上では困難な斜め配線をチップキ
ャリア上では容易に達成でき、低抵抗化が最も必要な導
体パスを斜め配線により直線で電気的に接続することが
可能になる。
【００３２】半導体チップと基板との接続は、最短距離
で接続することが配線抵抗値の低減やインダクタンスの
低減の点からより好ましい。この点から、半田による面
接続または両面に例えば金バンプを形成してこれらを機
械的に変形させて接合した面接続がより好ましい。
【００３３】また、上記の作用、効果は、半導体チップ
キャリア内に搭載する半導体チップ数には依存しない。
従って複数の半導体チップをキャリア内に搭載すること
も可能である。
【００３４】
【実施例】以下、本発明の代表的な実施例を図面に基づ
いて具体的に説明する。 〈実施例１（半導体チップキャリア）〉図１（ａ）は、
本発明の一実施例となる半導体チップキャリア１５の断
面模式図を示したもので、チップキャリア基板１として
アルミナ層４とタングステン導体５から成る５層の多層
セラミック基板２の表面に、９層のポリイミド層６と銅
配線７から成る薄膜回路３を形成し、その上にはんだ１
０を用いて半導体チップであるＬＳＩチップ９を搭載、
接続したものである。
【００３５】図１（ｂ）にＬＳＩチップ９を搭載する前
の基板の平面図を示す。薄膜回路３の中には、その上に
搭載したＬＳＩチップ９の信号端子１１及び１２間を接
続する低抵抗の信号パス８が形成されている。この例で
は、信号パス８（破線表示）をＬＳＩチップ９上の配線
と同様に、ＬＳＩ周辺に沿って形成した。
【００３６】この半導体チップキャリア１５は、下記の
順序で製造した。
【００３７】（１）多層セラミック基板２の作成：周知
の方法で予め各アルミナグリーンシー上にタングステン
ペーストを用いて所定の配線を形成する。ペーストの一
部はシート内のヴィアホール内にも充填される。これら
のアルミナシートを、四隅に形成した図示していないガ
イド穴を基準にして必要な枚数だけ（この例では５枚）
重ねる。これを１２０℃で加圧し、積層体を形成する。
積層体を水素雰囲気で１６００℃に加熱して多層セラミ
ック基板２となる。
【００３８】（２）薄膜回路の形成： このセラミック基板２の表面に形成された電極配線部
分に、めっきの下地膜５０となるＣｒ／Ｃｕを成膜・パ
ターニングし、ポリイミド膜を塗布し３５０℃でベーク
する。上記めっきの下地膜５０上のポリイミド膜を、ド
ライエッチングにより選択的にエッチング除去、加工す
る。次に加工したポリイミドの溝内に周知の無電解銅め
っき法により銅配線７を形成する。
【００３９】次ぎに上記の方法のポリイミド膜の形
成、ドライエッチング、無電解銅めっき法による銅配線
７の形成工程を繰返して、ポリイミド膜６を層間絶縁膜
とする全部で９層の多層薄膜配線構造体からなる薄膜回
路３を形成する。なお、この際、薄膜回路３の下から６
層目の層には半導体チップの信号端子１１と１２とを接
続するための導体パス８を形成する。導体パス８の幅及
び膜厚は共に２０μｍである。かくして、チップキャリ
ア基板１を作成した。
【００４０】（３）半導体チップの搭載：チップキャリ
ア基板１の薄膜回路３上に、はんだ１０を用いて温度約
３５０℃に加熱してＬＳＩチップ９を接続・搭載する。
以上の方法により、半導体チップキャリアを製造した。
【００４１】 （４）導体パス８の配線抵抗と遅延時間の評価：この実
施例で製造した半導体チップキャリア１５の導体パス８
と、比較例として準備した従来のＬＳＩチップ上に形成
したそれとの特性比較を下記の表１に示す。これから明
らかなように本発明の実施例のものは、従来の比較例よ
りも約１桁の遅延時間の短縮が達成され、その有効性が
確かめられた。
【００４２】なお、測定に用いた試料について、ＬＳＩ
チップ９及び薄膜回路３のサイズ及び形状はそれぞれ10
mm角、導体パス８の長さ及び形状は15mmでＬ字状、多層
セラミック基板２のサイズ及び形状は14mm角とした。
【００４３】
【表１】 〈実施例２（半導体チップキャリア）〉図２は本発明の
他の実施例となる半導体チップキャリア１５の断面模式
図を示したものである。実施例１とほぼ同様の方法で半
導体チップキャリアを製造した。製造上で実施例１と異
なる点は、チップキャリア上のＬＳＩ９を封止するため
の封止キャップ１４を取り付けたところである。
【００４４】製法としては、セラミック基板２を製造後
に基板表面の周辺部にマスク蒸着によりチタンと金の薄
膜を形成し、封止部１３とする。その後、基板２上に９
層の薄膜回路３を形成する。薄膜回路の下から６層目の
層には実施例１と同様に半導体チップの信号端子間を接
続するパス８を形成する。パスの幅及び膜厚はともに２
０μｍである。更に薄膜回路３の表面にＬＳＩチップ９
を搭載・接続する。最後に、ＬＳＩチップ９の接続用は
んだ１０よりも低融点のはんだを用いて、温度約３００
℃に加熱してコバール製（29Ｎｉ-18Ｃｏ-Ｆｅ）の封止
キャップ１４を封止部１３に接続した。このようにして
図２に示す半導体チップキャリア１５を製造した。導体
パス８の配線抵抗と遅延時間の評価をしたところ実施例
１と同様の結果が得られた。
【００４５】〈実施例３（モジュール）〉図３は、本発
明の他の実施例となるモジュールの断面模式図を示した
ものである。厚膜・薄膜混成基板１７上に、図２に示す
半導体チップキャリア１５を搭載・接続してモジュール
２２を製造した。
【００４６】厚膜・薄膜混成基板１７の裏面には、高温
はんだ２１を用いて約４１０℃に加熱してピン２０を接
続・固定してある。また、混成基板１７は、厚膜基板１
８と薄膜回路１９とから構成されており、混成基板の薄
膜回路１９の表面には、半導体チップキャリア１５をは
んだ２１より低温のはんだ１６を用いて約２５０℃に加
熱して接続搭載した。搭載した半導体チップキャリア１
５の数は８１個であった。
【００４７】〈実施例４（電子機器の製造）〉図の４
は、本発明の他の実施例となる計算機の記憶装置に組み
込まれるプロセッサボード（論理パッケージ）の断面模
式図を示したものである。図３に示すモジュール２２を
プリント基板２９上にピン２０を介して４枚搭載して、
図４に示す論理パッケージを形成した。この論理パッケ
ージに記憶パッケージ、入出力処理パッケージを組み合
わせて計算機を構成した。
【００４８】〈実施例５（半導体チップキャリア）〉図
５は、本発明のさらに異なる他の実施例となる半導体チ
ップキャリア１５の構成例を示す断面模式図である。実
施例２とほぼ同様の方法で半導体チップキャリア１５を
製造した。製法は下記の通りである。
【００４９】多層セラミック基板２を製造後に基板表面
の周辺部にマスク蒸着によりチタンと金の薄膜を形成
し、封止部１３を作成する。その後基板裏面に実施例１
の薄膜回路形成と同様のプロセスで２層から成る薄膜回
路２３を形成する。次に、基板の上面に同様の薄膜技術
で９層の薄膜回路３を形成する。薄膜回路３の下から６
層目の層には半導体チップの信号端子間を接続する導体
パス８を形成する。パスの幅及び膜厚はともに２０μｍ
である。その薄膜回路３上に高温はんだ２４で窒化アル
ミ板２６（封じキャップの一部を兼ねる）に接続したＬ
ＳＩチップ９を搭載する。ＬＳＩチップ９をはんだ１０
で薄膜回路３上に接続する際には、窒化アルミ製の封止
枠２５を基板２上に載せ、封止部１３及び１３´もはん
だにより同時に温度約３５０℃に加熱して接続した。こ
のようにして図５に示す半導体チップキャリア１５を製
造した。
【００５０】なお、薄膜回路２３の形成は、セラミック
基板２の電極のずれを修正するために行うものである。
つまり、導電ペーストにより回路パターンが形成された
グリンシートを焼成してセラミック基板２を形成する
が、焼成時に収縮するのを見込んで回路パターンを形成
しても若干ずれることがある。それ故、基板電極に接続
するピンの信頼性を高めるために薄膜回路２３を設ける
ものである。
【００５１】〈実施例６（半導体チップキャリア）〉図
６は、他の実施例となる薄膜回路部３の平面図を示した
ものである。この例では、半導体チップキャリア基板上
の薄膜回路部３内に２本のパス８を設けている。即ち、
実施例２に示した半導体チップキャリア１５と同等の構
成において、ＬＳＩチップの信号端子間を接続する低抵
抗パスを２本形成した。これら２本のパス８の内の１本
は、半導体チップの信号端子１１と１２とを接続し、他
の１本は、信号端子２７と２８とを接続した。この信号
パス８は、ＬＳＩ上に形成された配線と同様にＬＳＩ周
辺に沿って主配線を形成した。
【００５２】〈実施例７（半導体チップキャリア）〉図
７は、さらに他の実施例となる薄膜回路部３の平面図を
示したものである。この例では、半導体チップキャリア
基板上の薄膜回路部３内に設けた１本のパス８’の形状
に特徴があり、短くて周辺に平行な部分と、長くて周辺
に対し傾斜した部分とからなっている。即ち、実施例２
に示した半導体チップキャリアと同等の構成において、
ＬＳＩチップの信号端子間を接続する低抵抗パス８’を
１本形成し、それにより半導体チップの信号端子１１と
１２とを接続した。この信号パス８’は、ＬＳＩ上に形
成された配線と異なり、一部の短い部分はＬＳＩ周辺に
沿ってはいるが、長い部分（主配線）はＬＳＩ配線と４
５度傾いた配線となっている。
【００５３】〈実施例８（半導体チップキャリア）〉図
８は、さらに他の実施例となる半導体チップキャリアの
断面図を示したものである。この例の特徴は、同一キャ
リア基板１上にＬＳＩチップ９を複数個搭載してキャッ
プ封じしたところにある。即ち、実施例２に示した半導
体チップキャリアと類似の方法でチップキャリアを製造
した。チップキャリア内には半導体チップ９を４個搭載
した。キャリア基板１は多層セラミック基板２と薄膜回
路３とから構成され、実施例２と同様のプロセスで製造
した。ただし、基板の回路部は半導体チップ毎に独立し
て４個設けられている。薄膜回路３上にＬＳＩチップ９
を搭載後、チップの全体を封止キャップ１４で覆い、封
止部１３を介してはんだで温度約３００℃に加熱して接
続、封止した。
【００５４】〈実施例９（半導体チップキャリア）〉図
９（ａ）は、さらに他の実施例となる半導体チップキャ
リア１５の平面図を、また、同図（ｂ）はこの半導体チ
ップキャリア１５を構成するキャリア基板１の平面図
を、それぞれ示したものである。この例の特徴は、キャ
リア基板１を多層セラミック基板２のみで構成し、薄膜
回路３を省略したところにある。なお、チップキャリア
１５の製造方法は、実施例１と同様であるが、多層セラ
ミック基板２の製造時に、セラミック基板２内にＬＳＩ
チップ９の端子１１と１２とを接続する導体パス８を配
設した。
【００５５】〈実施例１０（半導体チップキャリア）〉
図１０は、さらに他の実施例となる半導体チップキャリ
アの平面図を示したものである。この例の特徴は、導体
パス８を薄膜回路３の内部でなく表面上に配設したとこ
ろにある。なお、チップキャリアの製造方法は、実施例
２と同様であるが薄膜回路３の製造時に、最上のポリイ
ミド層６の表面にＬＳＩチップ９の端子１１と１２とを
接続する導体パス８を配設した。
【００５６】以上の実施例では、何れも多層セラミック
基板２の材料としてアルミナの例について述べたが、そ
の他ムライト等のセラミックス、セラミックス粉末とガ
ラスから成るガラスセラミックス、さらにはガラスも適
用できることはいうまでもない。これに伴い、セラミッ
ク基板の配線導体材料についてもタングステンの他にモ
リブデン、ニツケル、銀／パラジウム、金、白金、等の
導体が適用できることも明らかである。
【００５７】また、実施例９に例示したように基板２上
の薄膜回路３は必ずしも必要なものではなく、低抵抗パ
ス８を多層セラミック基板２の表面または内部に、薄膜
回路３に設けた場合と同様のプロセスで形成し、この基
板上に半導体チップをはんだを介して直接搭載、接続す
ることもできる。
【００５８】薄膜回路３の層間絶縁膜６としては、ポリ
イミド膜を例に説明したが、それ以外にも例えばポリテ
トラフルオロエチレンやエポキシ樹脂等の有機絶縁材料
を適用することができる。また、薄膜配線８には、銅の
他に金やアルミニューム等の配線材料をも利用できるこ
とはいうまでもない。
【００５９】また、ＬＳＩ等の半導体チップを基板に接
続する方法としては、実施例に示した面付けはんだ接続
法の他にも、市販の導電ペーストを用いて接続するこ
と、また、加熱、加圧や超音波等のエネルギーにより融
着することも可能である。
【００６０】
【発明の効果】以上、代表的な実施例を例示して本発明
の内容を説明してきたが、以下に発明の効果について説
明する。
【００６１】（１）半導体チップの信号遅延時間の短縮
化ができる。従ってこれを用いたモジュール及び電子機
器の信号処理の高速化が達成できる。
【００６２】（２）従来、半導体チップ内に低抵抗の導
体パスを形成する場合には、そのために特別のプロセス
を必要とした。配線幅を広くしたり膜厚を厚くしたり、
配線材料を一般的なアルミニュームから低比抵抗の銅等
に変更した方法を用いる必要がある。この点、本発明の
チップキャリア基板に形成する配線の場合には、配線幅
を広く、膜厚を厚くすることができる。また、銅等の低
比抵抗の配線材料を適用することも容易である。従っ
て、本発明の半導体チップキャリアは従来のものと比較
して生産性が高い。
【００６３】（３）上記（２）と同様の理由で、良品の
半導体チップ上に異質のプロセスで低抵抗の配線を形成
するよりも、別途、チップキャリア基板上に半導体チッ
プ内の信号端子間を結ぶ低抵抗パスを形成し、そのうち
良品の基板と良品の半導体チップとを組合せてチップキ
ャリアを形成する方が歩留りは高い。
【図面の簡単な説明】
【図１】本発明の一実施例を示す半導体チップキャリア
の概略説明図。
【図２】本発明の他の実施例となる半導体チップキャリ
アの断面概略図。
【図３】図２のチップキャリアを厚膜・薄膜混成モジュ
ール基板上に搭載・接続したモジュールの断面概略図。
【図４】図３のモジュールをプリント基板上に４個搭載
した計算機の論理パッケージ構造を説明するための断面
概略図。
【図５】本発明の他の実施例となる半導体チップキャリ
アの断面概略図。
【図６】半導体チップキャリアの薄膜回路部３に２本の
導体パスを配設した本発明の他の実施例となる薄膜回路
部３の平面概略図。
【図７】本発明の他の実施例となる薄膜回路部３の平面
概略図。
【図８】本発明の他の実施例となる半導体チップキャリ
アの断面概略図。
【図９】本発明のさらに他の実施例となる半導体チップ
キャリアの断面概略図。
【図１０】本発明の他の実施例となる薄膜回路部３の平
面概略図。
【符号の説明】
１…チップキャリア基板、 ２…多層セラミッ
ク基板、３…薄膜回路、４…アルミナ層、５…タングス
テン導体、 ６…ポリイミド層、７…銅配
線、 ８…低抵抗導体（信号）パ
ス、８’…配線形状を傾斜させた導体パス、９…ＬＳＩ
チップ、 １０…面接続用はんだ、１１
…半導体チップ内の信号端子、 １２…半導体チップ内
の別の信号端子、１３、１３´…はんだ封止部、
１４…封止キャップ、１５…半導体チップキャリア、
１６…低温はんだ、１７…厚膜薄膜混成基板、
１８…セラミック多層基板、１９…薄膜多層回
路、 ２０…ピン、２１…中高温はんだ、
２２…モジュール、２３…裏面薄膜回
路、２４…はんだ、２５…窒化アルミ製封止枠、
２６…窒化アルミ製封止キャップ、２７…半導体チッ
プ内の信号端子、 ２８…半導体チップ内の別の信号端
子、２９…プリント基板。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小林 二三幸 神奈川県秦野市堀山下１番地 株式会社日 立製作所神奈川工場内

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】多層配線基板上に半導体チップを搭載、接
    続した半導体チップキャリアにおいて、同一半導体チッ
    プ内の信号端子間を電気的に低抵抗で接続する導体パス
    を、前記基板上もしくは基板内に配設して成る半導体チ
    ップキャリア。
  2. 【請求項２】上記多層配線基板を多層セラミック基板か
    らなる第１の多層配線導体と、その上に積層され電気的
    に接続された薄膜回路からなる第２の多層配線導体とで
    構成して成り、前記半導体チップを前記第２の多層配線
    導体上に搭載、接続して成る請求項１記載の半導体チッ
    プキャリア。
  3. 【請求項３】上記多層配線基板を、多層セラミック基板
    からなる第１の多層配線導体と、その両面にそれぞれ積
    層され電気的に接続された薄膜回路からなる第２の多層
    配線導体とで構成して成り、前記半導体チップを前記何
    れか一方の面の第２の多層配線導体上に搭載、接続して
    成る請求項１記載の半導体チップキャリア。
  4. 【請求項４】上記半導体チップ内の信号端子間を電気的
    に低抵抗で接続する導体パスを、上記第１の多層配線導
    体及び第２の多層配線導体の少なくとも一方に配設して
    成る請求項２もしくは３記載の半導体チップキャリア。
  5. 【請求項５】上記薄膜回路からなる第２の多層配線導体
    の層間絶縁膜を耐熱性有機絶縁膜で構成して成る請求項
    ２乃至４何れか記載の半導体チップキャリア。
  6. 【請求項６】上記耐熱性有機絶縁膜をポリイミド樹脂膜
    で構成して成る請求項５記載の半導体チップキャリア。
  7. 【請求項７】上記多層セラミック基板からなる第１の多
    層配線導体の周辺部に封止部を形成すると共に、前記封
    止部に基板上に搭載された半導体チップを封止る封止キ
    ャップを接続して成る請求項２乃至６何れか記載の半導
    体チップキャリア。
  8. 【請求項８】上記同一半導体チップ内の信号端子間を電
    気的に低抵抗で接続する上記導体パスの最長部分の向き
    が、前記半導体チップ内もしくはその表面の主たる配線
    の向きに対して傾斜して成る請求項１乃至７何れか記載
    の半導体チップキャリア。
  9. 【請求項９】上記半導体チップを複数個搭載し、その中
    の少なくとも１チップの信号端子間を電気的に低抵抗で
    接続する導体パスを、上記基板上もしくは基板内に配設
    して成る請求項１記載の半導体チップキャリア。
  10. 【請求項１０】請求項１乃至９何れか記載の半導体チッ
    プキャリアを複数個同一配線基板上に実装して成る電子
    モジュール。
  11. 【請求項１１】請求項１０記載の電子モジュールを複数
    個同一配線基板上に組み込んだプロセッサボードを具備
    して成る電子機器。
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