JP4946262B2 - 半導体素子の実装方法及び半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体素子の実装方法及び半導体装置の製造方法に関し、より具体的には、鉛（Ｐｂ）を含有しない外部接続用突起電極を介して半導体素子を配線基板に実装する方法に関する。
従前より、鉛（Ｐｂ）を含有しない、所謂鉛フリーの半田バンプと称される外部接続用突起電極を介して、半導体素子を配線基板にフェイスダウンでフリップチップ実装してなる半導体装置が知られている。
このような半導体装置に適用される半導体素子の断面を図１に示し、また、当該図１において点線で囲まれた部分を拡大して図２に示す。
図１及び図２を参照するに、半導体素子にあっては、シリコン（Ｓｉ）からなる半導体基板１に所謂ウエハープロセスが適用されて、その一方の主面にトランジスタなどの能動素子、及び容量素子などの受動素子が形成され（図示せず）、更に当該半導体基板１の一方の主面上に、酸化シリコン（ＳｉＯ２）層２等の絶縁層を介して多層配線層３が配設されている。
かかる多層配線層３は、図２に示すように、アルミニウム（Ａｌ）又は銅（Ｃｕ）等からなる配線層４が層間絶縁膜５を介して複数層積層されて形成されている。そして層間接続部を介して上下の配線層４間が適宜接続されている。
前記層間絶縁膜５を構成する材料としては、例えば、有機樹脂、炭素を添加した酸化シリコン（ＳｉＯＣ）、或いはフッ素がドープされたシリコンガラス（ＦＳＧ：Ｆｌｕｏｒｉｎｅ ｄｏｐｅｄ Ｓｉｌｉｃｏｎ Ｇｌａｓｓ）等の誘電率の低い材料（所謂Ｌｏｗ−Ｋ材料）が用いられ、配線間に形成される電気容量を低減し、電気信号の伝達の高速化が図られる。
半導体基板１に形成された能動素子、受動素子等の機能素子は、当該多層配線層３を介して相互に接続され、所望の機能を有する電子回路が形成される。
当該多層配線層３の上部には、アルミニウム（Ａｌ）からなる電極パッド１１が複数個選択的に配設され、多層配線層３を構成する配線４と適宜接続されている。
また当該多層配線層３上には、前記電極パッド１１の中央部を表出するよう選択的に開口を有して、例えば酸化シリコン（ＳｉＯ２）或いは窒化シリコン（ＳｉＮ）等の無機絶縁材料からなるパッシベーション層６が選択的に配設されている。
更に、半導体素子の表面の保護を図るべく、前記無機絶縁層６の上面及び電極パッド１１の上に於ける無機絶縁層６の端面を覆って有機絶縁膜７が配設されている。
当該有機絶縁膜７の材料は、例えば、ポリイミド、ベンゾシクロブテン、フェノール樹脂、又はポリベンゾオキサゾール等の有機絶縁性材料から選択される。
電極パッド１１の上面であって、無機絶縁層６及び有機絶縁膜７が設けられていない箇所から鉛直方向に、例えば、チタン（Ｔｉ）／銅（Ｃｕ）から成るバンプ下地金属（ＵＢＭ：Ｕｎｄｅｒ−Ｂｕｍｐ Ｍｅｔａｌｌｉｚａｔｉｏｎ）８が、有機絶縁膜７の上面よりも僅かに上方に至るまで、当該有機絶縁膜７の端面を覆って配設されている。
バンプ下地金属８の上面には、略球状の外部接続用突起電極９が配設されている。当該外部接続用突起電極９は、錫（Ｓｎ）−銀（Ａｇ）、又は銅（Ｃｕ）を含む錫（Ｓｎ）−銀（Ａｇ）等、鉛（Ｐｂ）を含有しない半田から構成され、半田バンプとも称される。
上述の構造を有する半導体素子１０を配線基板にフリップチップ実装した状態を図３に示す。
図３を参照するに、半導体素子１０は、配線基板２０に対しフェイスダウンでフリップチップ方式にて実装されている。
配線基板２０は、ガラスエポキシ材，ポリイミドテープ等から成る有機ビルドアップ基板である。配線基板２０の上面には、電極パッド２１が複数個選択的に配設され、当該電極パッド２１の中央部を表出するよう選択的に開口を有するソルダーレジスト２２が配設されている。
配線基板２０上に配設された電極パッド２１に対して半導体素子１０の外部接続用突起電極９が接続されている。また、半導体素子１０と配線基板２０との間には、所謂アンダーフィル材２３が配設されている。配線基板２０の下面には、半田から成る外部接続用突起電極２４が配設されている。
このような構造を有する半導体装置は、以下の工程を経て完成される。
即ち、半導体素子１０を配線基板２０に対しフリップチップ（フェイスダウン）方式にて搭載した後に、リフロー加熱処理により、外部接続用突起電極９と予め配線基板２０の電極パッド２１上に設けられ鉛（Ｐｂ）を含有しない予備半田（半田プリコート・図示を省略）とを溶融して、半導体素子１０の外部接続用突起電極９と配線基板２０とを接続する。
しかる後、半導体素子１０と配線基板２０との間にアンダーフィル材２３を充填し、硬化せしめる。
最後に、配線基板２０の下面に半田ボールを搭載し、リフロー加熱工程及び冷却工程を経て、外部接続用突起電極２４を接続する。
なお、下地金属上の錫（Ｓｎ）めっき皮膜を室温で酸化又は水酸化処理して、錫めっき皮膜表面に酸化物又は水酸化物の表面層を形成して、錫ウイスカの成長を抑制する電子部品が提案されている（例えば、特許文献１参照。）。
また、ビスマス（Ｂｉ）を含有する鉛（Ｐｂ）フリーはんだを用いて電子部品と回路基板とを接続する電子回路基板の製造方法であって、はんだを約１０〜２０℃／秒の冷却速度で冷却して電子部品と該回路基板と接続する電子回路基板の製造方法が提案されている（例えば、特許文献２参照。）。
更に、半導体チップがフリップチップ実装される配線基板のベース基板の配線層形成面に形成された配線層とチップ装着面に形成された電極とを電気的に接続する貫通孔が当該配線基板に設けられ、前記ベース基板の熱膨張率が、半導体チップと同等又は配線層の熱膨張率以下である半導体装置が提案されている（例えば、特許文献３参照。）。
特開２００６−１１１８９８号公報 特開平１１−３５４９１９号公報 国際公開第２００４／０４７１６７号パンフレット
前述の如く、鉛（Ｐｂ）を含有しない外部続用突起電極９を介して、半導体素子１０を配線基板２０にフリップチップ実装する半導体装置の製造にあっては、リフロー加熱工程により、外部接続用突起電極９及び予め配線基板２０の電極パッド２１上に設けられ鉛（Ｐｂ）を含有しない予備半田（半田プリコート・図示を省略）を溶融して、半導体素子１０の外部接続用突起電極９と配線基板２０とを接続し、しかる後冷却し固化している。
当該半導体素子１０に於けるシリコン基板の熱膨張係数は約３乃至４ｐｐｍ／℃であり、一方有機材料基板からなる配線基板２０の熱膨張係数は約１０乃至１７ｐｐｍ／℃であって、配線基板２０の熱膨張係数は半導体素子１０の熱膨張係数よりも大きい。
また、外部接続用突起電極９及び前記予備半田は、鉛（Ｐｂ）を含有しない半田から構成されるが、例えば、錫（Ｓｎ）−銀（Ａｇ）からなる半田、或いは錫（Ｓｎ）−銀（Ａｇ）−銅（Ｃｕ）からなる半田から構成される場合、当該半田の融点は２１７〜２２０℃である。
従って、当該半田が融点以上の温度例えば２５０℃に加熱されている状態では、当該半田は溶融しているため、当該半田は半導体素子１０或いは配線基板２０の熱膨張に伴う変形に追従することができる。
リフロー加熱工程に於いては、半導体素子１０が載置された配線基板２０は、それぞれヒータが設けられ直列状に配設された複数個の加熱領域（ブロック）を具備するリフロー処理装置内を移動して処理されるが、その際リフロー装置内の加熱領域毎のヒータの温度が制御されて、加熱処理並びに降温・冷却処理がなされる。
図４は、かかるリフロー処理装置に於いて実施されるところの、半導体素子１０の外部接続用突起電極９と配線基板２０との接続のためのリフロー加熱工程、及び当該リフロー加熱工程後の降温・冷却工程を示す。横軸は時間（秒）を、縦軸は温度（℃）を示す。
即ち、リフロー加熱工程にあっては、１５０℃程に加熱された状態で所定時間保持し、フラックスを活性化して外部接続用突起電極９及び予備半田（半田プリコート）の表面に於ける酸化膜を除去し、しかる後半田の融点以上の温度例えば２５０℃迄昇温・加熱する。
半田の溶融後、加熱を停止或いは加熱温度を低下させて、当該半田の融点（２１７〜２２０℃）以下の温度とし、半田を固化せしめる。当該半田が固化した後、半田の融点から常温近傍の温度まで漸次冷却（徐冷）する。
製造工程の効率化の為に、従来技術にあってはかかる冷却時の速度として０．７℃／秒程が適用されていた。前述の如く、鉛（Ｐｂ）を含有しない半田は、鉛（Ｐｂ）を含有する半田に比してその融点が高い。従って常温近傍の温度に迄効率よく冷却するために、０．７℃／秒程という冷却条件が選択されていた。
ところが、０．７℃／秒程の冷却速度で半導体装置が冷却されると、半導体素子１０の熱膨張係数と配線基板２０の熱膨張係数の差に基づき、歪み応力が顕著に発生する。即ち、配線基板２０の熱膨張係数が半導体素子１０の熱膨張係数よりも大きいため、かかる該冷却処理時に、温度変化による伸縮が大きい配線基板２０から、半導体素子１０に対し応力が作用する。
かかる状態は、半田（外部接続用突起電極９及び予備半田）が固化した状態に於いて生ずる為、配線基板２０から半導体素子１０に作用する応力を当該半田によって吸収することができない。従って、配線基板２０から半導体素子１０に作用する応力は、多層配線層３に於ける所謂Ｌｏｗ−Ｋ材料から構成される層間絶縁膜５部分に作用してしまう。
その結果、当該層間絶縁膜５を介して積層されている配線層４の層間剥離が発生し、半導体装置に電気的不良を生じてしまう。
本発明は、鉛（Ｐｂ）を含有しない外部接続用突起電極を介して半導体素子を配線基板に実装する際に、配線基板から半導体素子のＬｏｗ−Ｋ材料から構成される層間絶縁膜を含む多層配線部に作用する応力を緩和し、層間剥離の発生を防止することができる半導体素子の実装方法及び半導体装置の製造方法を提供することを目的とする。
本発明の別の観点によれば、半導体素子を、鉛（Ｐｂ）を含有しない外部接続用突起電極を介して配線基板に実装する方法であって、Ｌｏｗ−Ｋ材料から構成される層間絶縁膜を有する前記半導体素子の電極パッドを覆うバンプ下地金属に配設された前記外部接続用突起電極と前記配線基板とを接続するためにリフロー加熱処理を施した後に、接続された前記半導体素子及び前記配線基板を冷却して温度を降下させ、所定の温度に達すると、一定時間、当該所定の温度を保持し、前記一定時間経過後に、前記半導体素子及び前記配線基板を再度冷却して５０℃まで温度を降下させる、というステップ冷却が施され、前記所定の温度は８０℃以上１５０℃以下の範囲の温度であり、前記鉛（Ｐｂ）を含有しない外部接続用突起電極は、錫（Ｓｎ）−銀（Ａｇ）、又は錫（Ｓｎ）−銀（Ａｇ）−銅（Ｃｕ）からなる半田であり、前記半田の融点は２１７〜２２０℃であることを特徴とする半導体素子の実装方法が提供される。
前記ステップ冷却を１回以上施してもよい。前記所定の温度は８０℃以上１５０℃以下の範囲の温度であってもよい。前記一定の時間は、１２０秒以上であってもよい。
本発明によれば、配線基板上に、鉛（Ｐｂ）を含有しない外部接続用突起電極を介して半導体素子を配線基板に実装する方法に於いて、当該実装の際に、配線基板から半導体素子に於けるＬｏｗ−Ｋ材料から構成される層間絶縁膜を含む多層配線部に作用する応力を緩和させて、層間剥離の発生を防止することができ、半導体装置の製造歩留りを高めることができる。
本発明の実施の形態について、図５乃至図８を参照して説明する。
本発明の実施の形態は、図１乃至図３を参照して述べた、鉛（Ｐｂ）を含有しない所謂鉛フリーの半田からなる外部接続用突起電極９を介して配線基板２０に半導体素子１０をフリップチップ（フェイスダウン）式で実装する方法に於いて、特に、半導体素子１０を配線基板２０に対しフリップチップ方式にて載置した後に、半導体素子１０の外部接続用突起電極９と配線基板２０とを接続するためのリフロー加熱工程、及びその後の冷却工程に関する。
より具体的には、リフロー加熱工程により、外部接続用突起電極９及び予め配線基板２０の電極パッド２１上に設けられ鉛（Ｐｂ）を含有しない予備半田（半田プリコート・図示を省略）を溶融して両者を接続した後、当該半田を冷却固化し更に半導体装置を常温近傍の温度まで冷却する際に、冷却の方法として後述する第１の比較例、或いは第２の比較例を適用する。
このような手段により、リフロー加熱工程の後、冷却処理に因り半田が固化され、更に半導体装置を常温近傍の温度まで冷却されても、半導体素子１０の熱膨張係数と配線基板２０の熱膨張係数の差に基づき発生する応力、即ち、配線基板２０から半導体素子１０に於ける多層配線層３部分等に作用する応力の発生を抑制して、当該多層配線層３部分に於ける層間剥離等の発生を防止する。
なお、半導体素子１０及び配線基板２０の構造については、図１乃至図３を参照して行った説明が適用可能であることから、以下では省略する。
本発明の発明者は、当該冷却速度を徐冷化、即ち、冷却速度を低下させる（所定の冷却温度に達する時間を遅くする）ことにより、この様な題を解消できることを見出した。
［第１の比較例］
本比較例にあっては、漸次冷却（徐冷）速度を、従来（約０．７℃／秒）よりも遅い約０．５℃／秒に設定して冷却を行う。
図５は、リフロー処理装置に於いて実施されるところの、半導体素子１０の外部接続用突起電極９と配線基板２０との接続のためのリフロー加熱工程、及び当該リフロー加熱工程後の降温・冷却工程を示す。横軸は時間（秒）を、縦軸は温度（℃）を示す。
即ち、リフロー加熱工程にあっては、１５０℃程に加熱された状態で所定時間保持し、フラックスを活性化して外部接続用突起電極９及び予備半田（半田プリコート）の表面に於ける酸化膜を除去し、しかる後半田の融点以上の温度例えば２５０℃迄昇温・加熱する。
リフロー加熱工程の開始後約２４０秒経過すると、２５０℃に達する。このとき、当該半田は溶融している。半田の溶融後、加熱を停止或いは加熱温度を低下させて、当該半田の融点（２１７〜２２０℃）以下の温度とし、半田を固化せしめる。当該半田が固化した後、半田の融点から常温近傍の温度まで漸次冷却（徐冷）する。
本比較例にあっては、かかる冷却時の速度として０．５℃／秒を適用した。
この結果、図５に示される様に、リフロー加熱工程開始後約６５０秒経過した時点で、約５０℃に冷却される。
温度が５０℃程に達した後、配線基板２０に接続された半導体素子１０をリフロー処理装置の外に搬出し自然冷却する。
しかる後、半導体素子１０と配線基板２０との間にアンダーフィル材２３を充填し硬化させ、更に配線基板２０の下面に、半田ボールを配設し、リフロー加熱工程及び冷却工程を経て外部接続用突起電極２４を形成する。
［第２の比較例］
本比較例にあっては、漸次冷却（徐冷）速度を、従来（約０．７℃／秒）よりも遅い約０．３℃／秒に設定して冷却を行う。
図６は、リフロー処理装置に於いて実施されるところの、半導体素子１０の外部接続用突起電極９と配線基板２０との接続のためのリフロー加熱工程、及び当該リフロー加熱工程後の降温・冷却工程を示す。横軸は時間（秒）を、縦軸は温度（℃）を示す。
即ち、リフロー加熱工程にあっては、１５０℃程に加熱された状態で所定時間保持し、フラックスを活性化して外部接続用突起電極９及び予備半田（半田プリコート）の表面に於ける酸化膜を除去し、しかる後半田の融点以上の温度例えば２５０℃迄昇温・加熱する。
リフロー加熱工程の開始後約２４０秒経過すると、２５０℃に達する。このとき、当該半田は溶融している。半田の溶融後、加熱を停止或いは加熱温度を低下させて、当該半田の融点（２１７〜２２０℃）以下の温度とし、半田を固化せしめる。
当該半田が固化した後、半田の融点から常温近傍の温度まで漸次冷却（徐冷）する。
本比較例にあっては、かかる冷却時の速度として０．３℃／秒を適用した。
この結果、図６に示される様に、リフロー加熱工程開始後約８８０秒経過した時点で、約５０℃に冷却される。
温度が５０℃程に達した後、配線基板２０に接続された半導体素子１０をリフロー処理装置の外に搬出し自然冷却する。
しかる後、半導体素子１０と配線基板２０との間にアンダーフィル材２３を充填し硬化させ、更に配線基板２０の下面に、半田ボールを配設し、リフロー加熱工程及び冷却工程を経て外部接続用突起電極２４を形成する。
発明者は、これら二つの比較例に従って製造された半導体装置について、半導体素子１０の多層配線層３を確認したところ、Ｌｏｗ−Ｋ材料から構成される層間絶縁膜５を介して積層されている配線層４に於いて、層間剥離等の破壊は発生していないことを確認した。
発明者は、更にＪＥＤＥＣ（Ｊｏｉｎｔ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｅｎｇｉｎｅｅｒｉｎｇ Ｃｏｕｎｃｉｌ）−Ｌｅｖｅｌ３に規定されている条件下での吸湿、３回のリフロー試験及び、環境試験として１０００サイクルの温度衝撃試験を行い、Ｌｏｗ−Ｋ材料から構成される層間絶縁膜５を介して積層されている配線層４に応力が作用して生じる層間剥離等の破壊が発生していないことを確認した。
このように、冷却速度を、従来（０．７℃／秒）よりも遅い０．５℃／秒或いは０．３℃／秒に設定することにより、冷却に伴う半導体素子１０及び配線基板２０の収縮・変形に対して、配線基板２０から半導体素子１０に作用する前記応力の発生を抑制することができる。
従って、配線基板２０から、半導体素子１０のＬｏｗ−Ｋ材料から構成される層間絶縁膜５を介して積層されている配線層４に作用する応力は緩和され、層間剥離等の破壊の発生を防止することができる。
［第１の実施態様］
前記二つの比較例にあっては、リフロー加熱工程後の冷却工程において、冷却速度をより遅くすることにより、配線基板２０から半導体素子１０の多層配線層３中の強度が弱く脆弱な所謂Ｌｏｗ−Ｋ材料から構成される層間絶縁膜５に応力が作用して層間剥離等が発生することを防止している。
しかしながら、この様な態様にあっては、冷却速度をより遅くすれば、冷却に要する時間が長くなり、半導体装置の製造コストが上昇してしまう一因となる。
そこで、本実施態様にあっては、冷却速度を段階的（ステップ状）に変えることにより、急激な温度変化を来さず、且つ冷却処理に要する時間の短縮化を図る。急激な温度変化を生じないことにより、半導体素子１０のＬｏｗ−Ｋ材料から構成される層間絶縁膜５を介して積層されている配線層４に作用する応力は緩和され、層間剥離・破壊の発生を抑制するともに、冷却時間の長時間化を抑制する。
具体的には、リフロー加熱工程後の冷却工程中に、一定時間、所定の温度を保持し、その後再度温度を降下させる。冷却工程に於いて、これを少なくとも１回行い、５０℃程まで冷却する。
図７は、本実施の態様に於いて、リフロー処理装置に於いて実施されるところの、半導体素子１０の外部接続用突起電極９と配線基板２０との接続のためのリフロー加熱工程、及び当該リフロー加熱工程後の降温・冷却工程を示す。横軸は時間（秒）を、縦軸は温度（℃）を示す。
即ち、リフロー加熱工程にあっては、１５０℃程に加熱された状態で所定時間保持し、フラックスを活性化して外部接続用突起電極９及び予備半田（半田プリコート）の表面に於ける酸化膜を除去し、しかる後半田の融点以上の温度例えば２５０℃迄昇温・加熱する。
リフロー加熱工程の開始後約２４０秒経過すると、２５０℃に達する。このとき、当該半田は溶融している。半田の溶融後、加熱を停止或いは加熱温度を低下させて、当該半田の融点（２１７〜２２０℃）以下の温度とし、半田を固化せしめる。
当該半田が固化した後、半田の融点から常温近傍の温度まで漸次冷却（徐冷）する。
本実施の態様にあっては、当初の冷却速度を約０．７℃／秒に設定して冷却を行い、リフロー加熱工程の開始後約４１０秒経過して温度が約１５０℃になった時点で、約３００秒間当該温度約１５０℃を維持する。
その後、再び冷却速度を約０．７℃／秒に設定して、５０℃程になるまで冷却する。
この結果、図７に示される様に、リフロー加熱工程開始後約８１０秒経過した時点で、約５０℃に冷却される。
温度が５０℃程に達した後、配線基板２０に接続された半導体素子１０をリフロー処理装置の外に搬出し自然冷却する。
しかる後、半導体素子１０と配線基板２０との間にアンダーフィル材２３を充填し硬化させ、更に配線基板２０の下面に、半田ボールを配設し、リフロー加熱工程及び冷却工程を経て外部接続用突起電極２４を形成する。
［第２の実施態様］
前記第１の実施態様と同様に、リフロー加熱工程後の冷却工程中に、一定時間、所定の温度を保持し、その後再度温度を降下させる。冷却工程に於いて、これを少なくとも１回行い、５０℃程に冷却する。
図８は、本実施の態様に於いて、リフロー処理装置に於いて実施されるところの、半導体素子１０の外部接続用突起電極９と配線基板２０との接続のためのリフロー加熱工程、及び当該リフロー加熱工程後の降温・冷却工程を示す。横軸は時間（秒）を、縦軸は温度（℃）を示す。
即ち、リフロー加熱工程にあっては、１５０℃程に加熱された状態で所定時間保持し、フラックスを活性化して外部接続用突起電極９及び予備半田（半田プリコート）の表面に於ける酸化膜を除去し、しかる後半田の融点以上の温度例えば２５０℃迄昇温・加熱する。
リフロー加熱工程の開始後約２４０秒経過すると、２５０℃に達する。このとき、当該半田は溶融している。半田の溶融後、加熱を停止或いは加熱温度を低下させて、当該半田の融点（２１７〜２２０℃）以下の温度とし、半田を固化せしめる。
当該半田が固化した後、半田の融点から常温近傍の温度まで漸次冷却（徐冷）する。
本実施の態様にあっては、当初の冷却速度を約０．７℃／秒に設定して冷却を行い、リフロー加熱工程の開始後約４６０秒経過して温度が約１２０℃になった時点で、約３００秒間当該温度１２０℃を維持する。
その後、再び、冷却速度を約０．７℃／秒に設定して、約５０℃になるまで冷却する。
この結果、図８に示される様に、リフロー加熱工程開始後約８６０秒経過した時点で、約５０℃に冷却される。
温度が５０℃程に達した後、配線基板２０に接続された半導体素子１０をリフロー処理装置の外に搬出し自然冷却する。
しかる後、半導体素子１０と配線基板２０との間にアンダーフィル材２３を充填し硬化させ、更に配線基板２０の下面に、半田ボールを配設し、リフロー加熱工程及び冷却工程を経て外部接続用突起電極２４を形成する。
この様な、図７及び図８に示す実施の態様にあっては、所定の温度（図７に示す例では１５０℃、図８に示す例では１２０℃）の保持は、リフロー装置内で行われているが、本発明はかかる例に限定されない。
例えば、かかる保持する温度となった時点で、半導体素子１０及び配線基板２０をリフロー処理装置から恒温槽に移動せしめ、当該恒温槽に於いて保持温度に維持する態様であってもよい。
なお、この場合も、一定時間保持した後に冷却し、温度が約５０℃に達した後は、配線基板２０に接続された半導体素子１０を恒温槽の外に搬出し自然冷却する。
発明者は、外部接続用突起電極２４を接続した後に、半導体素子１０の多層配線層３を確認したところ、Ｌｏｗ−Ｋ材料から構成される層間絶縁膜５を介して積層されている配線層４に応力が作用して生じる層間剥離・破壊は発生していないことを確認した。
更に、本発明の発明者は、ＪＥＤＥＣ（Ｊｏｉｎｔ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｅｎｇｉｎｅｅｒｉｎｇ Ｃｏｕｎｃｉｌ）−Ｌｅｖｅｌ３に規定されている条件下での吸湿、３回のリフロー試験及び、環境試験として１０００サイクルの温度衝撃試験を行って確認したところ、Ｌｏｗ−Ｋ材料から構成される層間絶縁膜５を介して積層されている配線層４に応力が作用して生じる層間剥離・破壊は発生していないことを確認した。
一般に、応力の作用により一定の歪みが与えられ、この歪みを保持している場合、クリープ現象により、当該応力は緩和される。
本例は、このようなクリープ現象を考慮し、リフロー加熱工程後の冷却工程中に、一定時間、所定の温度を保持して応力を緩和し、その後、再度温度を降下させるというように、冷却速度をステップ状に変えている。
従って、冷却に伴う半導体素子１０及び配線基板２０の収縮変形に、当該半田は追従することができ、配線基板２０から半導体素子１０に作用する前記応力を吸収することができる。よって、配線基板２０から半導体素子１０のＬｏｗ−Ｋ材料から構成される層間絶縁膜５を介して積層されている配線層４に作用する応力は緩和され、層間剥離・破壊の発生を抑制することができる。
また、第１或いは第２の比較例にあっては、冷却速度を遅くすることにより、冷却時間が長くなり、製造コストが上昇してしまう恐れがあるが、第１の実施の態様では、冷却速度を遅くする必要はないため、処理時間の短縮化を図ることができる。
尚、保持する温度として、８０℃乃至１５０℃の範囲の所定の温度を設定することが望ましい。
発明者は、保持する温度が８０℃よりも低い場合は、保持する時点ですでに層間絶縁膜５を介して積層されている配線層４に応力が作用し、層間剥離が発生していることを確認している。
また、保持する温度が１５０℃よりも高い場合は、仮に、温度が１５０℃よりも高い温度のときの層間剥離を防ぐことができても、冷却により再度半田が変形し、配線基板２０から半導体素子１０に作用する前記応力を吸収することができないため、層間剥離を防ぐことはできない。従って、結果として、１５０℃以下の温度において冷却速度をステップ状に変えることが必要になってしまう。
従って、保持する温度として、例えば、８０℃乃至１５０℃の範囲の所定の温度を設定することが望ましい。
また、所定の温度に保持する時間は、当該温度に拘わらず、１２０秒以上であることが望ましい。
所定の温度に保持する時間が、１２０秒よりも短ければ、前記クリープ現象に基づいて応力が緩和する前に、冷却が進行してしまい、半田は、配線基板２０から半導体素子１０に作用する前記応力を吸収することができず、層間剥離を防ぐことはできない。
一方、所定の温度に保持する時間が、１２０秒以上であれば、配線基板２０から半導体素子１０に作用する前記応力を十分に緩和することができ、冷却に伴う半導体素子１０及び配線基板２０の収縮変形に当該半田は追従して、配線基板２０から半導体素子１０に作用する前記応力を吸収することができる。よって、配線基板２０から半導体素子１０のＬｏｗ−Ｋ材料から構成される層間絶縁膜５を介して積層されている配線層４に作用する応力は緩和され、層間剥離・破壊の発生を抑制できる。
従って、層間剥離・破壊の発生を抑制するという観点からは、所定の温度に保持する時間は長ければ長い方が良いが、当該保持する時間が長すぎれば、工程時間が長くなり、その結果、製造コストが上昇してしまう恐れがある。保持する時間の上限は、工程時間の上限に基づき適宜設定される。
また、ステップ数、即ち、所定の温度を一定時間保持し、その後、再度温度を降下させる回数は、本例のように１回に限らず、複数回としてもよい。なお、層間剥離・破壊の発生を抑制するという観点からは、ステップ数は多ければ多いほど良いが、当該ステップ数が多ければ、全体として工程時間が長くなり、その結果、製造コストが上昇してしまうおそれがある。従って、ステップ数の上限は、工程時間の上限に基づき適宜設定される。
このように、第１の実施の態様によれば、冷却速度をステップ状に変えることにより、第１、第２の比較例と同様に、配線基板２０から半導体素子１０のＬｏｗ−Ｋ材料から構成される層間絶縁膜５を介して積層されている配線層４に作用する応力を緩和して、層間剥離・破壊の発生を抑制することができるとともに、工程時間の短縮化を図ることができる。
以上説明したように、本発明によれば、鉛（Ｐｂ）を含有しない外部接続用突起電極を介して配線基板に半導体素子を実装する方法であって、当該実装の際に、配線基板から、当該半導体装置のＬｏｗ−Ｋ材料から構成される層間絶縁膜を介して積層されている配線層に作用する応力を緩和させて、層間剥離の発生を抑制することができる。
また、本発明によれば、配線基板として、安価な有機ビルドアップ基板を使用することができるため、製造コストのコストダウンを図ることができる。
更に、本発明によれば、配線基板に半導体素子を実装する際に上述の層間剥離の発生することを抑制する目的で特殊な構造を半導体素子並びに配線基板に持たせる必要がなく、また、特別な実装装置を用いる必要もない。従って、当該実装の際に、半導体素子において層間剥離が発生してしまうことを容易に抑制することができる。
尚、本発明は前述の如き、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形及び変更が可能である。

以上の説明に関し、更に以下の項を開示する。
（付記１） 半導体素子を、鉛（Ｐｂ）を含有しない外部接続用突起電極を介して配線基板に実装する方法であって、
前記半導体素子の外部接続用突起電極と前記配線基板とを接続するリフロー加熱処理を施した後に、
接続された前記半導体素子及び前記配線基板を、０．５℃／秒以下の冷却速度で冷却することを特徴とする半導体素子の実装方法。
（付記２） 付記１記載の半導体素子の実装方法であって、
前記冷却速度は、０．３℃／秒であることを特徴とする半導体素子の実装方法。
（付記３） 付記１又は２記載の半導体素子の実装方法であって、
前記外部接続用突起電極は、鉛を含有しない半田から構成されることを特徴とする半導体素子の実装方法。
（付記４） 付記１乃至３いずれか一項記載の半導体素子の実装方法であって、
前記配線基板は有機材料からなることを特徴とする半導体装置の実装方法。
（付記５） 付記４記載の半導体素子の実装方法であって、
前記半導体装置は、低誘電率材料から構成される層間絶縁膜を介して配線層が積層された多層配線構造を有することを特徴とする半導体装置の実装方法。
（付記６） 半導体素子を外部接続用突起電極を介して配線基板に実装する方法であって、
前記半導体素子の前記外部接続用突起電極と前記配線基板とを接続するためにリフロー加熱処理を施した後に、
接続された前記半導体素子及び前記配線基板を冷却して温度を降下させ、所定の温度に達すると、一定時間、当該所定の温度を保持し、前記一定時間経過後に、前記半導体素子及び前記配線基板を再度冷却して温度を降下させる、というステップ冷却が施されることを特徴とする半導体素子の実装方法。
（付記７） 付記６記載の半導体素子の実装方法であって、
前記ステップ冷却を１回以上施すことを特徴とする半導体素子の実装方法。
（付記８） 付記６又は７記載の半導体素子の実装方法であって、
前記所定の温度は８０℃以上１５０℃以下の範囲の温度であることを特徴とする半導体素子の実装方法。
（付記９） 付記６乃至８いずれか一項記載の半導体素子の実装方法であって、
前記一定の時間は、１２０秒以上であることを特徴とする半導体素子の実装方法。
（付記１０） 付記９記載の半導体素子の実装方法であって、
前記一定の時間は、約３００秒以上であることを特徴とする半導体素子の実装方法。
（付記１１） 付記６乃至１０いずれか一項記載の半導体素子の実装方法であって、
前記外部接続用突起電極は、鉛を含有しない半田から構成されることを特徴とする半導体素子の実装方法。
（付記１２） 付記６乃至１１いずれか一項記載の半導体素子の実装方法であって、
前記配線基板は有機材料からなることを特徴とする半導体素子の実装方法。
（付記１３） 付記１２記載の半導体素子の実装方法であって、
前記半導体素子は、低誘電率材料から構成される層間絶縁膜を介して配線層が積層された多層配線構造を有することを特徴とする半導体素子の実装方法。
（付記１４） 半導体素子の鉛（Ｐｂ）を含有しない外部接続用突起電極と配線基板とを接続するリフロー加熱処理を施した後に、
接続された前記半導体素子及び前記配線基板を、０．５℃／秒以下の冷却速度で冷却することを特徴とする半導体装置の製造方法。
（付記１５） 半導体素子の外部接続用突起電極と配線基板とを接続するためにリフロー加熱処理を施した後に、接続された前記半導体素子及び前記配線基板を冷却して温度を降下させ、
所定の温度に達すると、一定時間、当該所定の温度を保持し、
前記一定時間経過後に、前記半導体素子及び前記配線基板を再度冷却して温度を降下させる、というステップ冷却が施されることを特徴とする半導体装置の製造方法。
半導体素子の構造を示す断面図である。 図１において点線で囲まれた箇所の拡大図である。 図１に示す半導体素子を配線基板にフリップチップ実装した状態を示す図である。 図３に示す半導体装置のリフロー加熱工程及びリフロー加熱工程後の冷却工程（冷却速度は約０．７℃／秒）における半導体装置の温度変化を示すグラフである。 図３に示す半導体装置のリフロー加熱工程及びリフロー加熱工程後の冷却工程（冷却速度は約０．５℃／秒）における半導体装置の温度変化を示すグラフである。 図３に示す半導体装置のリフロー加熱工程及びリフロー加熱工程後の冷却工程（冷却速度は約０．３℃／秒）における半導体装置の温度変化を示すグラフである。 図３に示す半導体装置のリフロー加熱工程及びリフロー加熱工程後の冷却工程（ステップ冷却その１）における半導体装置の温度変化を示すグラフである。 図３に示す半導体装置のリフロー加熱工程及びリフロー加熱工程後の冷却工程（ステップ冷却その２）における半導体装置の温度変化を示すグラフである。
符号の説明
３ 多層配線層
４ 配線層
５ 層間絶縁膜
９ 外部接続用突起電極
１０ 半導体素子
２０ 配線基板

Claims (3)

  1. 半導体素子を、鉛（Ｐｂ）を含有しない外部接続用突起電極を介して配線基板に実装する方法であって、
    Ｌｏｗ−Ｋ材料から構成される層間絶縁膜を有する前記半導体素子の電極パッドを覆うバンプ下地金属に配設された前記外部接続用突起電極と前記配線基板とを接続するためにリフロー加熱処理を施した後に、
    接続された前記半導体素子及び前記配線基板を冷却して温度を降下させ、所定の温度に達すると、一定時間、当該所定の温度を保持し、前記一定時間経過後に、前記半導体素子及び前記配線基板を再度冷却して５０℃まで温度を降下させる、というステップ冷却が施され、
    前記所定の温度は８０℃以上１５０℃以下の範囲の温度であり、
    前記鉛（Ｐｂ）を含有しない外部接続用突起電極は、錫（Ｓｎ）−銀（Ａｇ）、又は錫（Ｓｎ）−銀（Ａｇ）−銅（Ｃｕ）からなる半田であり、前記半田の融点は２１７〜２２０℃であることを特徴とする半導体素子の実装方法。
  2. 請求項１記載の半導体素子の実装方法であって、
    前記ステップ冷却を１回以上施すことを特徴とする半導体素子の実装方法。
  3. 請求項１又は２記載の半導体素子の実装方法であって、
    前記一定の時間は、１２０秒以上であることを特徴とする半導体素子の実装方法。
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