KR100469543B1 - 반도체장치,반도체장치제조프로세스,다이입출력패턴재구성방법및다이-적응가능한반도체장치어셈블리설계방법 - Google Patents

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Abstract

반도체를 만드는 프로세스 및 표준화된 다이 대 기판 본딩 위치들을 갖는 결과적인 장치를 본 문헌에 기재하였다. 반도체 다이(32)는 크기, 구성 또는 다이 변화의 본드 패드 배열에서와 같이, 단자(62, 64) 또는 트레이스 단부들의 유사하게 표준화된 어레이를 반도체 장치(30)를 형성하는데 적용할 수 있도록 특정한 크기, 피치 및 패턴의 표준 볼 그리드 또는 다른 어레이를 제공한다. 현저하게 상이한 회로를 가지지만 공통의 어레이 패턴을 갖는 다이는 동일한 기판이나 다른 캐리어에 적용될 수 있다는 것도 고려해야 한다.

Description

반도체 장치, 반도체 장치 제조 프로세스, 다이 입출력 패턴 재구성 방법 및 다이-적응 가능한 반도체 장치 어셈블리 설계 방법{Standardized bonding location process and apparatus}
본 발명은 반도체 다이-기판 도전체 상호 연결들을 형성하는 프로세스에 관한 것으로, 특히 다양한 다이 사이즈들, 구성들, 본드 패드 배열들(bond pad arrangements) 및 회로를 위한 표준화된 본딩 위치들(bonding locations)을 형성하는 프로세스 및 이 프로세스로부터 형성된 반도체 다이 어셈블리에 관한 것이다.
실리콘 칩 위에 최소의 수의 회로들을 포함하는 제 1 세대의 집적 회로들은1960년대 후반에 이용되었다. 이러한 제 1 세대의 구성 요소들은 알루미늄 또는 금-기반의 박막 트레이스들(traces)을 전형적으로 포함하여, 실리콘 내에 내장된 능동 및 수동 장치들을 집적하였다. 제 1 세대의 간단한 반도체 장치들 이래로, 다이당 회로의 수는 지수적으로 증가되었다. 1970년대 초기에, 바이폴라 논리 칩들은 약 100개의 회로들을 포함하고, 상업용 바이폴라 주 메모리를 형성하는 최초의 모 놀리식 메모리는 128개의 비트들을 갖는다. 그 이후에, 논리 회로들의 수는 칩 당 10,000 개 이상으로 성장하였고, 바이폴라를 대체한 FET 트랜지스터들에 의해 1 기가비트 메모리칩들이 출현하였다.
집적 회로들에서 능동 소자 또는 장치의 집적화와 고밀도화 프로세스(densification process)는 보드들(boards), 카드들 및 모듈들로부터 칩 자체로 회로간 배선 및 접속부들(connections)의 연속적이고 진행중인 이전(migration)의 동기가 되었다. 다층 배선을 갖는 칩의 표면은 이전의 다층 인쇄 회로 보드들과 다층 세라믹 패키지들에 통상적인 도전체 및 절연체 구성들이 축소판(microcosm)이 되었다. 70개의 회로들 및 3개의 배선층을 갖는 논리 칩은 5 mm 평방보다 적은 칩 위에 약 5m의 알루미늄 배선을 갖는다. SiO2의 미크론-두께의 절연막을 통하는 레벨간 비아 접속부들(via connections)은 17,000개 이상이 있다. 여전히, 칩내에 있는 도전체 용량은 실리콘 소자들의 밀도화보다 떨어진다. 칩의 대부분의 영역(약 3/2)은 배선을 위한 플랫폼(platform)으로서 역할을 한다.
지금까지, 칩의 외주 둘레 또는 칩 중앙 아래의 1열 또는 2열의 본드 패드 입/출력들(I/Os)을 리드들 및 때로는 리드프레임의 버스들에 직렬 배선 본딩하는 것(serial wirebonding)은 대부분의 세라믹 또는 플라스틱 이중 인-라인 패키지(plastic dual in-line packages)의 요구들을 만족시켜 주고 있다. 오늘날의 자동화된 배선 본딩은 1960년대의 수공의 본딩에 비해 매우 빠르고, 효과적이며, 신뢰할 만하다. 그러나, 배선 본딩은 일부의 응용에 있어 TAB 본딩으로 대체되고 있으며, TAB 본딩은 접속부들의 주변의 밀도가 두 배 또는 세 배가 될 수 있으며, 모든본딩들은 동시에 이루어진다. 솔더-범프된 접속부들(solder-bumped connections)은 영역 어레이 또는 패턴 구성으로 발전되었고, 여기서, 칩의 표면의 대부분은 가능한 많은 I/O 개수들에 대해 제어된 컬랩스 칩 접속부들(controlled collapse chip connections)(C4s)로 회복된다. 배선 본딩과는 달리, C4는 칩이 웨이퍼 형태일 때, 칩의 액티브 표면상에 솔더 범프 형성(solder bump formation)을 지시한다. 전형적으로, 이러한 구조에 있어서, 실리콘 산화물, 실리콘 질화물 또는 폴리이미드 패시 베이션의 층은 범프들(bumps)의 형성 이전에, 칩의 액티브 표면상의 최종 배선 위에 형성되어야만 한다. 이는, 심지어 진보된 배선 본딩된 칩들에서도, 부식 및 기계적인 손상으로부터 미세한 배선을 보호하기 위한 일반적인 주의 사항이 된다.
솔더-범프 상호 접속은 1960년대 초에 사용되기 시작하여, 수동 배선 본딩의 비용, 낮은 신뢰도 및 저생산성을 개선하였다. 초기의, 복잡성과 회로 밀도가 낮은 칩들은 단지 주변 접촉들 또는 본드 패드들만을 요구한 반면, 솔더-범프 기술은 전체-분포 영역 어레이들(full-population area arrays)로 발전함에 따라 I/O 밀도를 상당히 확장하였다. 전형적으로, C4들은 칩 상에 있는 습윤성 금속 패드들(wettable metal pads)상에 증착된 솔더 범프들과, 기판에 의해 지지되는 회로 트레이스들(circuit traces)의 단부들(ends)에 있는 솔더 습윤성 단자들의 정합 풋프린트(matching footprint)를 이용한다. 업사이드-다운 칩(upside-down chip)[통상적으로 플립 칩(flip chip)이라 함]은 기판에 대해 정렬되고, 솔더를 리플로우(reflow)함으로써 모든 접합들(joints)이 동시에 형성된다. 또한, 어레이들내의 솔더 범프들을 대신하여 도전성 입자들이 적재된 중합체 또는 도전성 중합체 범프들을 사용하는 것은 이미 공지되어 있다. 미세 피치 범프 어레이들(fine pitch bump arrays)은 본 기술 분야에서 "볼 그리드 어레이들(ball grid arrays)", 또는 "BAGs"라고 칭한다.
소정의 다이(본 기술에서 "칩"과 동일한 의미로 지칭)상에 다른 도전성 범프들 또는 C4s의 밀도화에 더하여, 본 기술에서 기술적인 발전은 반도체 다이들의 전체 사이즈(소정의 회로 밀도에 대해)를 감소시켰다. 또한, 회로 소자 설계 및 제조기술의 계속된 발전으로 인하여, 소정의 다이는 상업상의 수명 기간(commercial lifespan) 동안, 1 또는 그 이상의 배로 축소되어 웨이퍼의 수율(per-wafer yield), 장치 속도와 성능, 및 품질을 향상시킬 수 있다. 부가적으로, 서로 다른 제조업자들로부터 제조된 유사한 다이들은 서로 다른 사이즈 및/또는 형태가 될 수 있지만, 동일한 인쇄 회로 보드 또는 다른 도전체-적재 기판(conductor-carrying substrate)상에 이용되도록 적용될 수 있다. 결과적으로, 다양한 사이즈의 다이들은 소정의 기판에 허용할 필요성이 인식되었다. 예를 들면, 미국 특허 제 5,168,345 호는 여러 사이즈들의 다이들이 부착될 수 있는 대체적으로 방사형 패턴으로 배열된 복수의 도전성 리드들을 갖는 기판을 개시하고 있다. 마찬가지로, 미국 특허 제 5,327,008 호에는, 많은 서로 다른 사이즈들의 다이에 사용되기 적당한 범용 리드프레임이 개시되어 있다. 상술한 두 특허들에 있어서, 본드 배선들은 다이 본드 패드들을 리드 프레임의 리드들에 접속하기 위하여 이용된다.
그러나, 이러한 배열들은 전혀 다른 본드 패드 패턴들을 갖는 다이들의 범프-형 상호 접속부들(플립-칩 본딩)에 대해서 실용적이지 못한데, 왜냐하면, 기판 또는 다른 캐리어 상에서 범프 상호 접속부들과 매칭 단자들 또는 다른 접속기 구조들의 정밀한 상호 위치 관계가 요구되기 때문이다. 그러므로, 리드프레임과 같은 다른 캐리어 또는 기판의 트레이스 단부들 또는 단자들의 표준화된 어레이가 다이사이즈 또는 본드 패드 패턴에 관계없이 본딩될 수 있는 범프된 다이(bumped die)를 제공하는 것이 바람직하다. 따라서, 단일 기판 또는 리드프레임 도전체 구성은 서로 다른 세대들의 동일한 다이 또는 서로 다른 다이를 함께 수용하도록 사용될 수 있다.
도 1은 본 발명에 따른 반도체 다이의 제 1 실시예의 3세대 진보(three-generation progression)를 도시하는 상면도.
도 2는 본 발명에 따른 다이-및-기판 반도체 장치를 도시하는 부분 횡단면도.
도 2a는 도 2에 도시된 다이 I/O 접속 구조의 변형예를 도시하는 부분 횡단면도.
도3은 본 발명에 따른 반도체 장치의 제 2 실시예의 3세대 진보를 도시하는 상면도.
도 4는 본 발명에 따른 반도체 장치의 제 3 실시예의 3세대 진보를 도시하는 상면도.
도 5는 본 발명에 따른 반도체 장치의 제 4 실시예의 3세대 진보를 도시하는 상면도.
도 6은 본 발명에 따른 반도체 장치의 제 5 실시예의 3세대 진보를 도시하는 상면도.
도 7은 본 발명에 따른 반도체 장치의 제 6 실시예의 3세대 진보를 도시하는 상면도.
도 8은 본 발명에 따른 반도체 장치의 제 7 실시예의 3세대 진보를 도시하는 상면도.
도 9는 다이의 단일 에지 상의 I/O 접속부들에 재라우트된 본드 패드들을 갖는 다이를 도시하는 상면도.
도 10은 본 발명에 따른 I/O 접속부들의 공통 원형 어레이에 재라우트된 다른 본드 패드들을 갖는 2개의 다이를 도시하는 상면도.
도 11은 또 다른 상이한 I/O 패턴에 대해 구성된 리드프레임을 수용하도록 재라우트되고, 공통의 외부 리드 구성을 제공하는 서로 다른 본드 패드들을 갖는 2개의 다이를 도시하는 상면도.
따라서, 본 발명은 외부 접속부들의 표준화된 어레이가 위에 형성된 반도체 다이를 제조하는 프로세스, 결과적으로 얻은 다이 및 다이 어셈블리를 포함한다. 즉, 소정의 반도체 다이는 그 다이의 액티브 표면 위에 형성된 외부 접속부들의 설정된 패턴, 피치 및 사이즈(어레이로 칭함)를 갖고, 따라서, 그 다이는 트레이스의 단부들, 단자들 또는 다른 접촉 구조들의 실질적으로 동일한 표준화된 어레이를 갖는 기판 또는 다른 캐리어와 물리적 및 전기적으로 결합(mate)할 수 있다. 다이의 사이즈가 제품 개발 동안에 감소되므로, 새롭게 형성된 다이[통상 축소(shrink)이라고 칭함]은 기판과의 접합(jointing)에 대해, 그 다이에 형성된 외부 접속부들의 어레이의 동일한 구성 및 사이즈를 갖는다. 그러므로, 과거 사이즈의 제 1 세대 소정 다이의 외부 접속부 패턴과 매칭하는 단일 기판 트레이스 단부 또는 단자 구성은, 다음 세대의 작은 다이들에 재사용될 수도 있다.
유사하게, 서로 제조업자들이 다른 다이들 또는 본드 패드 패턴들을 서로 갖는 다른 다이들은 동일한 I/O 범프 패턴들을 갖는 본 발명에 따라 재구성될 수 있다. 예를 들면, 주변 본드 패드들의 2개의 평행한 열들을 갖는 다이, 하나 또는 2개의 중앙 패드열을 갖는 다이, 중앙 패드열과 각각의 단부에서 횡단 주변의 패드열을 갖는 하이브리드 패드 패턴을 갖는 다이 및, 모두 4개의 측면을 따라 패드들을 갖는 다이는 공통 I/O 어레이 패턴으로 재구성될 수 있다.
본 발명의 다이는 표면에 형성된 복수의 외부 접촉 또는 접속(본드) 패드들을 갖는데, 다이에 존재하는 복수의 외부 접속부들은 접촉 패드들과 외부 접속부들 사이에 연장하는 도전성 트레이스들에 의해 접속되어 있다. 접촉 패드들 및 트레이스들은 본 기술분야에서 이미 공지된 폴리이미드 또는 다른 적당한 재료와 같은 절연 재료에 의해 적어도 부분적으로 피복될 수 있다.
양호한 실시예에 있어서, 표준화된 외부 접속(I/O) 어레이를 이용하는 다이의 사이즈는 소정의 집적 회로 장치에 대해 적어도 2배로 감소될 수 있는데, 이러한 전형적인 하나의 장치는 64 메가-비트 다이나믹 랜덤 액세스 메모리(DRAM) 다이이다. 게다가, 다이 사이즈는, 표준화된 접속 어레이의 배열을 강제로 변경시키지 않고, 측면의 1차원(x, y) 또는 2차원에서 감소될 수 있다.
양호한 실시예에서 있어서, I/O 어레이는 일련의 행과 열(rows and columns)로 구성되고, 열들은 실질적으로 상호 평행하고 및 행들은 수직이다. 다른 실시예에 있어서, 어레이는 평행한 열들의 패턴으로 구성되고, 각 열의 I/O 접속부들은 인접한 열로부터 오프셋된다. 또 다른 실시예에 있어서, 어레이는 직사각형 구성을 형성하고, 직사각형의 외주변에만 상호 접속부들이 위치한다.
또 다른 실시예에 있어서, 어레이는 적어도 하나의 열의 접속기들에 구성된다. 하나의 열이 사용되면, 그 열은 다이의 중앙선, 한 측면 또는 그들 사이의 임의의 측면을 따라 형성될 수 있다. 2개의 열이 사용되면, 그 열들은 다이 중앙선의 양옆에서 서로 인접하거나, 다이의 대향 측면에서 근접하거나, 피치를 최소화하기 위해 오프셋된 각각의 열의 I/O 접속부들과 함께 다이의 한 측면에 배치될 수 있다.
또 다른 실시예에 있어서, I/O 어레이는 접속부들의 하나 또는 2개의 중앙열들로 구성되고, 이 열들은 양단에서 접속부들의 횡단 열들을 갖는다.
또 다른 실시예에 있어서, I/O 어레이는 접속부들의 하나 또는 그 이상의 동심의 링들을 사용하는 원형의 구성으로 된다.
본 발명의 중요한 관점에 있어서, 임의의 선택된 단일, 표준화된 트레이스-단부 어레이 패턴의 기판은 동일한 집적 회로, 또는 외부 장치들에 대해 전기적으로 동일하게 보이는 회로를 실질적으로 포함하는 매우 소형화된 반도체 다이들의 다음 세대들에 사용될 수 있다는 것이다. 즉, 특정한 외부 접속부 구성 없이도, 외부 접속부들의 레이아웃(layout)은 후속하는 사이즈가 감소 또는 축소된 다이들에 대해 일정하게 유지된다.
본 발명의 다른 중요한 관점은 다이들의 외부 접속부들을 표준화함으로써, 제조자가 다르고 본드 패드 배열이 다른 다이들을 상호 교환할 수 있는 것이다.
본 발명의 또 다른 중요한 관점은 각각의 다이의 본드 패드들을 접촉하도록 구성된 내부 리드 단부들을 갖는 단일 리드 프레임에, 현저하게 다른 본드 패드 배열들을 갖는 다이들을 장착할 수 있다는 것이다. 이러한 상호 교환성은 리드프레임 리드들에 대한 접속에 대해 공통의 하나로, 서로 다른 다이들상의 다양한 I/O 패턴을 재구성함으로써 달성될 수 있다.
본 발명의 또 다른 중요한 관점은 다른 회로 소자를 갖는 다이들을, 표준화된 단자 또는 트레이스 단부 어레이를 사용하는 다른 캐리어 또는 기판에 접속시킬 수 있다는 것이다.
도 1을 참조하면, 본 발명에 따른 전형적인 반도체 다이(10)가 도시되어 있다. 다이(10)는 DRAM과 같은 동일한 집적 회로를 포함하는 일련의 점점-작아지는 다이들(12 및 14)의 제 1 세대이다. 다이들(10, 12 및 14)은 각각 그들의 액티브 표면에 형성된 스페이싱(spacing)과 외부 접속부들(16)의 어레이를 갖는다. 도시된 바와 같이, 접속부들(16)은 축소된 다이들(10, 12 및 14)의 세대 각각에 대해 일정한 구성 및 스페이싱을 유지한다. 즉, 접속부들(16)의 사이즈 및 위치들은 다이(10)의 제 1 세대에서 그 다음의 다이(12)까지, 그리고 계속해서, 본 경우의 다이(14)인 최소의 다이가 될 때까지 일정하게 유지된다. 도 1에 도시된 바와 같이, 외부 접속부들(16)의 전형적인 구성은 접속부들(16)의 일련의 실질적으로 상호 수직인 열들 및 행들로 구성되는 일반적으로 직사각형 어레이(15)이다.
다이들(10, 12 및 14)의 제 1 및 제 2 단부들(18 및 20) 각각에 가까운 곳에는 복수의 다이 접촉 또는 접속(본드) 패드들(22)이 있다. 패드들(22)은 선택된 패드들(22)에서 외부 접속부들(16)로 연장하는 회로의 런들(circuit runs) 또는 트레이스들(24)을 통해 멀리 떨어진 외부 접속부들(16)에 접속된다. 도시된 바와 같이, 트레이스들(24)은 접속부들(16)의 모두 또는 일부를 패드들(22)에 전기 접속할 수 있다. 더욱이, 일부의 트레이스들(24)은 설계 요건 및 선호에 따라서 그들의 경로들을 따라 26으로 도시된 바와 같이 다른 경로들과 병합할 수 있다. 접속부들(16)이 다이들(10, 12 및 14)의 각각의 세대에 대하여 미리 결정되고 고정 위치에 있기 때문에, 패드들(22)과 접속부들(16) 사이의 트레이스들(24)의 길이는 일반적으로 한 세대에서 다음 세대로 이전할 때 감소된다. 간결성과 각 다이 세대의 대응하는 본드 패드들의 식별을 위해, 트레이스들(24)은 제 1 세대 다이(10)의 본드 패드들(22)로부터 2개의 연속적인 축소부들(12 및 14)의 본드 패드들을 통해 연장하여 도시되었다. 그러나, 실제로, 각 세대의 트레이스들(24)은 도 1상의 예시적인 점선 트레이스들(24a)로 도시된 바와 같이, 본드 패드(22)로부터 그에 대응하는 접속(16)으로 보다 직접적으로 라우트될 수 있다.
도 2에 도시된 바와 같이, 본 발명에 따른 장치를 나타내는 베어 다이 장치(bare die device)(30)는 단부들(38 및 40) 각각에 근접하여 패드들(34 및 36)의 열(도면의 평면에 수직)을 갖는 반도체 다이(32)를 포함한다. 다이의 액티브 표면상의 패시베이션층(통상적으로는 실리콘 이산화물 또는 실리콘 질화물)을 통해 연장하는 회로 런들(42) 또는 트레이스들(44)은 패드들(34 및 36)을 외부 접속부들(46 및 48)[예컨대, 볼 그리드 어레이(BGA) 또는 본 기술 분야에 이미 공지된 다른접속부들을 형성하기 위해 도전성 입자들을 포함하는 솔더(solder) 또는 도전성 에폭시 볼들(conductive epoxy balls) 또는 폴리머 볼들(polymer balls)]에 각각 접속시키는데 사용된다. 런들 또는 트레이스들(42, 44)은 예컨대 스퍼터링(sputtering)(저용해 금속들), 스텐실링(stencilling)(도전성 잉크들 또는 중합체들)과 같은 본 기술분야에 이미 공지된 방법으로 형성될 수 있거나, 또는 중합체막의 금속화(예컨대, 폴리이미드) 및 회로의 트레이스들의 형성에 의해 다이(32)에 적용하기 이전에 형성될 수 있는데, 그러한 구조들은 TAB(테이프 자동화 본딩) 테이프라고 통상적으로 불리고, 더 일반적인 명칭으로는 플렉스 회로(flex circuits)라 한다. 트레이스 재료 및 절연체는 성능 파라미터들이 충족되는 한 본 발명에 중요하지 않는다.
도 2에 도시된 바와 같이, 트레이스들(42 및 44)은 중합체막 층(50)상에 존재할 수 있고, 층(50) 및 피복층(52) 사이에 개재될 수 있다. 그러나 이들 어떠한 층도 본 발명의 요건은 아니다. 층들(50 및 52)은 폴리이미드 또는 다른 적절한 절연 재료로 형성될 수 있는데, 미리 형성되거나 원위치에 형성되며, 그 층들이 사용되는 경우 그들 각각의 층은 예들 들어, 대략 6 ㎛ 두께가 된다. 도 2A에 도시된 바와 같이, 트레이스들(42 및 44)은 절연체층(50)상에 존재할 수 있는데, 피복층(52)은 사용되지는 않는다. 도 2A의 구조는 플렉스 회로-형 본드 패드 재라우트 구조(flex circuit-type bond pad rerouting structure)에 특히 적합하다. 총들(50)[ 및 사용된다면 (52)]은 다이(32)의 표면(54)상의 상하기 쉬운 회로에 부가적인 보호를 또한 부수적으로 제공한다. 층들(50 및 52)은 필요시에, 실록산 폴리이미드(siloxane polyimide) 또는 스핀-온 글래스층(spin-on glass layer)을 포함할 수 있다.
상호 접속부들(46 및 48)의 위치 각각과 매칭하도록 배향된 단자들(62 및 64)을 갖는 임의의 기판(60)이 본 발명에 따른 베어 다이를 형성하기 위해 활용될 수 있다. 도시된 바와 같이, 기판(60)은 조합 박막(combination thin-film) 및 후막(thick-film) 패키지이거나, 또는 인쇄 회로 보드 또는 다른 칩 캐리어 소자(chip carrier element)와 같은 본 기술분야에 공지된 임의의 다른 기판일 수 있다. 단자들(62 및 64)과 같은, 기판 트레이스 단부들 또는 다른 단자들 각각은 범프 접속부들(bump connections)(46 및 48)과 결합하도록 구성되거나 그 역으로 구성된다. 그와 같은 기판(60)은 접지 및 신호 회로(66 및 68) 및 전력 및 접지 회로(70)를 포함할 수 있다. 박막 또는 후막 층(72)은 폴리이미드 또는 본 기술분야에 공지된 임의의 다른 적절한 재료를 포함할 수 있고, 후막층(74)은 세라믹 재료 또는 어떤 다른 적절한 재료를 포함할 수 있다. 기판(60)은 보다 상위 레벨의 패키지에 접속하기 위해 I/O 핀들(76 및 78)을 또한 포함할 수 있다. 본 기술분야의 당업자들이 알고 있는 바와 같이, 기판(60)에 대한 대부분의 상세한 설명은 본 발명에 따른 장치(30)의 기능성에 필수적이 아니며, 단지 예시적인 설명을 위해 제공된 것이다.
다이(32) 및 협력하는(cooperating) 기판(60)은 기계적 또는 광학적인 정렬시스템과 같은 본 기술분야에 공지된 임의의 적절한 수단에 의해 상호 정렬될 수 있다. 광학 정렬 시스템이 사용되는 경우, 병진(translational) 및 회전 정렬을 위한 기준으로서 작용하도록 범프 패턴의 다이 중앙에 소위 "영점(null point)"를 제공하는 것이 바람직하다. 엄격한 제조 허용 오차들(tight manfacturing tolerances)과 함께, 패턴 인식 시스템과 같은 광학 시스템을 이용하면, 가능한 가장 작은 패턴들로 매우 미세한-피치 스몰 볼(small ball) 또는 범프 어레이들을 이용할 수 있다.
도 3 내지 도 8은 본 발명에 따른 다이들(10, 12 및 14)의 다양한 실시예들 도시하며, 이 실시예들은 다양한 구성의 접속부들(16)을 구비한다(간단화하기 위하여, 본드 패드들(22)로부터 외부 접속부(16)로 연장되는 회로 런들 또는 트레이스들(24)은 도3 내지 도8에 도시되어 있지 않다).
도 3에 도시된 어레이(80)는 다이(10)의 표면(54)상에 스태거된 열의 패턴(staggered row pattern)을 형성한다.
도 4에 있어서, 외부 접속부들(16)의 어레이(90)는 직사각형의 윤곽(outline)을 형성한다. 물론, 제 2의 내부 직사각형 접속부들(16)이 부가될 수 있다.
도 5에 있어서, 외부 접속부들(16)은 2개의 열의 외부 접속부들(16)로 이루어진 어레이(100)를 형성하고, 2개의 열은 다이(10)의 중앙선(102)의 양옆에서 서로 인접한다. 접속부들(16) 각각은 중앙선(102)에 수직인 선(104)에 대하여, 다른 열내의 대응하는 접속부들(16)로부터 약간 오프셋된다.
유사하게, 도6에 있어서, 어레이(110)는 2개의 열의 접속부들(16)을 포함하는데, 여기서, 접속부(16)의 하나의 열은 다이(10)의 중앙선(112)에 대하여, 다른 하나의 열의 미러 이미지이고, 제 3 세대 다이(14)의 주변과 근접하게 되도록 거리(114)만큼 분리되어 있다.
도 7에 있어서, 어레이(120)는 중앙선(122)을 따라 단일 열의 접속부들(16)에 의해 형성된다. 도시된 바와 같이, 어레이(120)는 6개의 접속부들(16)을 포함한다. 그러나, 접속부(16)들의 수는 설계 파라미터들 및 I/O들에 요구되는 최소 수에 따라 변화할 수 있다.
도 8은 다이 축소부들의 세 개의 세대들을 나타내는 여러 다이들(130, 132 및 134)이 2 또는 그 이상의 차원에서 반드시 축소될 필요는 없다는 것을 도시한다. 즉, 다이(130)는 그 세로 길이가 감소되어 다음 세대의 다이(132)로 될 수 있다. 유사하게, 다음 세대(제3세대)의 다이(134)는 도시된 바와 같이 단지 1차원에서 감소될 수 있다.
도 9는 본드 패드들(22)의 중앙열을 갖는 다이(200)를 예시한다. 중앙열의 본드 패드들은, 상술된 바와 같이, 트레이스(24)의 이용을 통해, 다이의 한 측면을 따라 I/O 접속부들(16)이 배치된 에지 접속 구성으로 재구성된다. 또한, 접속부들(16)은, 본 예에 있어서, 도전형의 범프들 이외의 것이 될 수 있고, 직접 다이 접속을 위한 캐리어의 클립형 접속기들 또는 다이가 캐리어내의 슬롯에 삽입되는 DDC배열, 또는 단일 인-라인 패키지(SIP)의 리드와 접속될 수 있는 플레이트형 접촉부들을 포함할 수 있고, 이러한 구조는 일례는 본 발명의 출원인에게 양도된 미국 특허 제5,138,434 호에 개시되어 있다.
도 10은, 설명의 목적을 위해, 2개의 중첩된 다이들(300 및 302)을 도시하며, 첫 번째의 작은 다이(300)는 2개의 평행한 열들의 주변 본드 패드들(322)을 갖고, 두 번째의 큰 다이(302)는 중앙열의 본드 패드들(322')을 갖는다. 각각의 본드 패턴은 도전성 범프들과 같은 I/O 상호 접속부들(16)의 공통 원형의 구성 또는 어레이로 재구성된다. 점선으로 도시된 바와 같이, 트레이스들(24)은 각각의 상이한 다이들의 본드 패드들(322, 322')의 각각의 세트로부터 I/O 접속부들(16)의 공통 어레이까지 연장되도록 용이하게 구성될 수 있다. 다중 동심 접속부들(16)을 포함하는 I/O어레이도 이용될 수 있다
도 11은 동일한 사이즈의 2개의 중첩된 다이들(400 및 402)을 예시하며, 각각의 다이는 리드프레임(410)에 장착 가능한 범프된 본드 패드들(422 및 422')의 상이한 배열을 가지며, 리드프레임(410)의 내부 리드 단부들(412)은 두 다이에 사용된 공통의 재라우트된 I/O 패턴(크로스 해칭)을 수용하고, 기판 또는 다른 캐리어에 대한 접속을 위해 외부 리드 단부들(430)의 공통 I/O 배열을 제공하도록 구성된다. 본드 패드들(422)은 실선으로 도시된 트레이스들(24)에 의해 재라우트되고, 본드 패드들(422')은 점선으로 도시된 트레이스들(24)에 의해 재라우트된다. 리드프레임이 다른 다이의 I/O 패턴과 정합하도록 구성된 경우에는 단지 하나의 다이 I/O 패턴만이 재라우트될 필요가 있음을 알 수 있다. 그러나, 일부 예에 있어서, 두 다이의 I/O 패턴들이 재라우트되는 것이 바람직함을 알 수 있다. 도 11은, 필요하다면, 칩간 리드 배열(lead-between-chip(LBC) arrangement)에서 리드프레임의 대향 측면들에 장착된 2개의 대향 다이들(face-to-face dice)의 이용과, LBC가 본 발명에 의해 이용되는 방식을 예시하고 있다.
인쇄 회로 보드들과 같은 캐리어들에 대하여 다양한 다이들을 접속시키기 위하여, 상이한 사이즈의 다이들과 상이한 회로를 갖는 다이들을 산업계에 이용되는 표준화된 패키징에 맞게 적용할 수 있는, 표준화된 다이-기판 접속 어레이의 사용이 고려된다. 예를 들어, 기판으로부터 연장되는 외부 리드들 또는 다른 단자 또는 핀 소자들을 갖고, 삽입물(insert)로서 구성된 기판 및 단자들의 표준화된 어레이는, 사이즈, 원형(origin), 또는 포함된 집적 회로들의 형태에도 관계없이, 매칭 범프 구성을 갖는 임의의 다이를 수용 및 포함할 수 있다. 예를 들어, 본 발명을 사용하면, 주변 본드 패드 배열을 갖는 다이는 중앙의 본드 패드열을 사용하는 다이로 대체될 수 있다. 따라서, 작은 외곽 J-리드 패키지를 위한 외부 리드들로 구성된 기판은 임의의 매칭-접속 다이를 장착(carry)할 수 있다. 사실상, 기판은 칩 아래의 리드들(leads-under-chip; LUC) 또는 칩 위의 리드들(lead-over-chip; LOC)의 설계 리드프레임이 될 수 있고, 내부 리드 단부들은 패드들로서 구성되고, 다이의 접속 범프들과 본명을 위해, 필요하다면 적절히 도금(plated)된다. 물론, 2개의 대향 다이들과 삽입된 리드프레임을 갖는 상술한 LBC 배열 또한 가능하다. 다음, 결과적으로 얻은 어셈블리는 플라스틱 패키지의 전사 성형(transfer molding) 등에 의해 패키지될 수 있다. 대안적으로, 연장하는 리드들을 갖는 세라믹 기판과 같이, 단자 어레이를 갖는 다이 캐리어 영역을 정의하고 리드들을 포함하는 절연 기판은 범프된 다이를 수용할 수 있고, 글롭-탑(glop-top), 미리 형성된 커버, 또는 보호 실리콘 겔(dammed silicon gel)과 같은 커버 또는 다른 보호가 그 위에 배치될 수 있다. 절연성 충진제(insulative underfill)는 다이와 기판 사이에 이용될 수 있다.
본 기술분야에 숙련된 사람들은 본 발명에 따른 반도체 다이용 외부 접속의 레이아웃이, 이용된 기판 및/또는 다이 재료들 또는 그 내부 회로 구성들에 의존하지 않는 점을 알 수 있다. 또한, 본 기술분야에 통상의 지식을 가진 자는 예시된 실시예들 중 한 실시예의 하나 또는 그 이상의 특징들이 하나 또는 그 이상의 다른 특징들과 조합되어, 본 명세서에서 설명되고 청구된 본 발명의 범위내에서 다른 조합을 형성할 수 있음을 알 수 있다. 따라서, 어떤 대표적 실시예들 및 상세한 설명은 본 발명의 설명을 위해 예시된 것이고, 본 기술분야에 숙련된 사람들은 본 발명의 범주를 벗어남이 없이, 본 명세서에 기재된 본 발명에서의 다양한 변형안이 첨부된 청구 범위내에서 정의될 수 있음을 알 수 있다. 예를 들어, 다양한 부가적인 어레이 구성들이 이용될 수 있는데, 즉, 단일 표준화된 어레이를 이용하는 다이축소들의 세대의 수는 증가 또는 감소될 수 있고, 외부 접속부들의 수는 변경될 수 있고, 다이-사이즈 감소의 형태는 다이의 평면에서 1차원 축소를 포함하도록 변경될 수 있다. 본 발명은 동일한 기판과 정합 가능한 기능적으로 상이한 다이들을 이용할 수 있다. 예를 들어, SIMM(single in-line memory module) 및 플러그-인 프로세서는 부 보드(daughter board)의 공통 설계에 이용될 수 있고, 이 부 보드는 메인보드(mother board)에도 접속될 수 있다. 외부 접속부들을 간단하게 하기 위해서는 원한다면, 예를 들어 전력 및 접지와 같이, 다이의 본드 패드들의 일부만이 재라우트될 수 있다.

Claims (38)

  1. 반도체 장치에 있어서,
    표면상에 복수의 단자들을 포함하는 캐리어 기판으로서, 상기 복수의 단자들은, 제 1 다이의 액티브 표면상에 위치되고 그 액티브 표면으로부터 돌출하는, 제 1 피치 및 패턴의 외부 접속부들의 어레이와 결합(mate)하도록 배열된, 상기 캐리어 기판;
    상기 캐리어 기판 표면상의 단자들의 배열과 적어도 부분적으로 상이한 배열로 복수의 본드 패드들이 위에 배열된 액티브 표면을 갖는 제 2 다이와,
    상기 제 2 다이상의 복수의 외부 접속부들로서, 상기 외부 접속부들은 상기 제 2 다이의 액티브 표면상에 위치되고 그 액티브 표면으로부터 돌출하며, 상기 제2 다이상의 상기 외부 접속부들의 적어도 일부는 상기 제 2 다이상의 본드 패드들의 적어도 일부로부터 오프셋되고, 상기 제 2 다이상의 상기 복수의 외부 접속부들은 상기 제 2 다이의 액티브 표면 위에 어레이로 배열되고, 상기 제 2 다이의 외부접속부들의 상기 어레이는 피치 및 패턴이 상기 제 1 다이의 액티브 표면상에 위치한 상기 어레이의 상기 외부 접속부들의 상기 제 1 피치 및 패턴에 실질적으로 대응하도록 배열되고, 상기 제 2 다이의 외부 접속부들은 상기 캐리어 기판 표면상의 복수의 단자들과 접촉 결합되는, 상기 복수의 외부 접속부들과,
    상기 제 2 다이의 액티브 표면을 통해 연장하여 상기 제 2 다이 상의 복수의 외부 접속부들의 적어도 일부를, 상기 제 2 다이 상의 복수의 본드 패드들 중 적어도 일부에 접속하는 복수의 회로 트레이스들(circuit traces)을 포함하고,
    상기 제 2 다이의 적어도 하나의 본드 패드가, 상기 제 1 다이의 적어도 2개의 본드 패드들의 상대 위치 및 상대 간격(spacing) 중 적어도 하나에 관하여 상기 제 1 다이의 본드 패드들의 배열과 비교해서, 상기 제 2 다이의 적어도 하나의 다른 본드 패드에 대한 상대 위치 및 상대 간격 중 적어도 하나가 다르고, 선택적으로, 사이즈, 형태 및 회로 중 적어도 하나가 다르다는 점에서, 상기 제 2 다이는 상기 제 1 다이와 본드 패드들의 배열이 서로 다른, 반도체 장치.
  2. 제 1 항에 있어서, 상기 복수의 회로 트레이스들 중 적어도 하나의 트레이스의 적어도 일부는 상기 제 2 다이의 상기 액티브 표면상에 존재하는 절연 재료의 개별 총(discrete layer)상에 배치되는, 반도체 장치.
  3. 제 2 항에 있어서, 상기 절연 재료는 폴리이미드(polyimide), 실록산 폴리이미드(siloxane polyimide) 및 스핀-온 글래스(spin-on glass)를 포함하는 그룹으로 부터 선택되는, 반도체 장치.
  4. 제 1 항에 있어서, 상기 복수의 회로 트레이스들 중 적어도 하나의 트레이스의 적어도 일부는 절연 재료에 의해 피복되는, 반도체 장치.
  5. 제 4 항에 있어서, 상기 절연 재료는 폴리이미드, 실록산 폴리이미드 및 스핀-온 글래스를 포함하는 그룹으로부터 선택되는, 반도체 장치.
  6. 제 1 항에 있어서, 상기 제 1 다이 및 상기 제 2 다이의 상기 외부 접속부 어레이들은 도전성 범프들(conductive bumps)의 어레이들을 포함하는, 반도체 장치.
  7. 제 6 항에 있어서, 상기 범프들은 리플로우 가능한 금속 재료(reflowable metal material), 도전성 중합체(conductive polymer) 및, 도전성 재료를 가진 중합체(polymer carrying conductive material)를 포함하는 그룹으로부터 선택되는, 반도체 장치
  8. 제 6 항에 있어서, 상기 제 1 다이 및 상기 제 2 다이의 상기 외부 접속부 어레이들 각각은 BGA를 포함하는, 반도체 장치.
  9. 제 1 항에 있어서, 상기 제 2 다이는 상기 제 1 다이에 비해 적어도 1차원에서 크기가 감소되는, 반도체 장치.
  10. 제 9항에 있어서, 상기 제 2 다이는 상기 제 1 다이의 축소(shrink)인, 반도체 장치.
  11. 제 1 항에 있어서, 상기 제 1 다이 및 상기 제 2 다이의 상기 어레이들의 접속부들의 상기 외부 어레이들은 단일 열로 중앙 선상에 배열되는, 반도체 장치.
  12. 제 1 항에 있어서, 상기 제 1 다이 및 상기 제 2 다이의 상기 어레이들의 상기 외부 접속부들은 적어도 2개의 열로 배열되는, 반도체 장치.
  13. 제 1 항에 있어서, 상기 제 1 다이 및 상기 제 2 다이의 상기 어레이들의 상기 외부 접속부들은, 접속부들로 이루어진 적어도 하나의 사각형을 포함하는 사각형 구성(configuration)으로 배열되는, 반도체 장치.
  14. 제 1 항에 있어서, 상기 제 1 다이 및 상기 제 2 다이의 상기 어레이들의 상기 외부 접속부들은 열들 및 행들로 배열되는, 반도체 장치,
  15. 제 1 항에 있어서, 상기 제 1 다이 및 상기 제 2 다이 각각의 상기 외부 접속부 어레이는 접속부들로 이루어진 적어도 하나의 원형을 구비하는 원형의 어레이를 포함하는, 반도체 장치.
  16. 반도체 장치 제조 프로세스에 있어서,
    복수의 본드 패드를 구비한 액티브 표면을 갖는 다이를 제조하는 단계로서, 상기 복수의 본드 패드는 상기 액티브 표면 및 상기 다이 상에 배열되고, 상기 다이 제조 단계는 상기 다이보다 적어도 하나의 외부 치수가 큰 다른 다이를 축소하는 단계를 포함하고, 상기 다른 다이는 그 액티브 표면으로부터 돌출하는 외부 접속부 어레이를 포함하고, 상기 다른 다이의 적어도 하나의 본드 패드가, 상기 다이의 적어도 2개의 본드 패드들의 상대 위치 및 상대 간격 중 적어도 하나에 관하여 상기 다이의 본드 패드들의 배열과 비교해서, 상기 다른 다이의 적어도 하나의 다른 본드 패드에 대한 상대 위치 및 상대 간격 중 적어도 하나가 다르다는 점에서, 상기 다이와 본드 패드들의 배열은 서로 다른, 상기 제조 단계와,
    상기 다이의 상기 액티브 표면 및 상기 다이 상의 복수의 회로 트레이스들을 상기 본드 패드들의 적어도 일부로부터 상기 액티브 표면상의 원격 위치들(remote locations) 및 상기 본드 패드들 중 적어도 일부의 본드 패드들로부터의 오프셋까지 연장하는 단계와,
    상기 다이의 상기 액티브 표면으로부터 돌출하는 외부 접속부들을 형성하는 단계로서, 상기 다이의 전기적인 상기 접속부들의 적어도 일부는 상기 원격 위치들에 배치되어, 상기 다이의 상기 외부 접속부들은 상기 다른 다이의 상기 액티브 표면으로부터 돌출하는 상기 외부 접속부 어레이와 동일한 패턴 및 피치의 외부 접속부들의 어레이를 규정하는, 상기 형성 단계를 포함하는, 반도체 장치 제조 프로세스.
  17. 제 16 항에 있어서, 상기 복수의 회로 트레이스들 중 적어도 하나의 트레이스의 적어도 일부를 절연 재료의 층으로 피복하는 단계를 더 포함하는, 반도체 장치 제조 프로세스.
  18. 제 16 항에 있어서, 상기 회로 트레이스들 중 적어도 하나의 트레이스의 적어도 일부를 상기 주 표면에 제공된 절연 재료의 충상에 형성하는 단계를 더 포함하는, 반도체 장치 제조 프로세스.
  19. 제 16 항에 있어서, 상기 외부 접속부들을 도전성 범프들로서 형성하는 단계를 더 포함하는, 반도체 장치 제조 프로세스.
  20. 제 19 항에 있어서, 상기 외부 접속부들은 금속, 도전성 중합체 및 도전성 재료를 포함하는 중합체를 포함하는 그룹으로부터 선택된 재료로 형성되는, 반도체 장치 제조 프로세스,
  21. 반도체 장치 제조 프로세스에 있어서,
    액티브 표면을 갖는 다이를 제조하는 단계로서, 복수의 본드 패드들이 상기 다이 상에 배열되고 상기 액티브 표면 위에 배열되며, 상기 다이의 적어도 하나의 본드 패드가, 상기 선택된 다른 다이의 적어도 2개의 본드 패드들의 상대 위치 및 상대 간격 중 적어도 하나에 관하여 상기 선택된 다른 다이의 본드 패드들의 배열과 비교해서, 상기 다이의 적어도 하나의 다른 본드 패드에 대한 상대 위치 및 상대 간격 중 적어도 하나가 다르고, 선택적으로, 사이즈, 형태 및 회로 중 적어도 하나가 다르다는 점에서, 상기 다이는 선택된 다른 다이와 본드 패드들의 배열이 서로 다르고, 상기 선택된 다른 다이는 외부 접속부 어레이를 포함하는, 상기 제조단계와,
    상기 다이 상에 및 상기 다이의 상기 액티브 표면 위에 복수의 회로 트레이스들을 연장하는 단계로서, 상기 회로 트레이스들은 상기 본드 패드들의 적어도 일부로부터 액티브 표면상의 위치들--여기서, 액티브 표면상의 위치들은 상기 본드 패드들로부터 이격되고, 상기 적어도 일부의 본드 패드들로부터 측면으로 오프셋됨--까지 연장되는, 상기 연장 단계와,
    상기 선택된 다른 다이의 외부 접속부의 패턴 및 피치와 동일한 패턴 및 피치의 외부 접속부들의 어레이를 규정하기 위해, 상기 본드 패드들의 적어도 일부로 부터 이격된 상기 위치들을 포함하는 위치들에서 상기 다이의 상기 액티브 표면으로부터 돌출하는 외부 접속부들을 형성하는 단계를 포함하는, 반도체 장치 제조 프로세스.
  22. 제 16 항에 있어서, 표면 위에 도전체를 갖고, 상기 외부 접속부 어레이와 패턴이 정합하는 접촉 영역들을 갖는 기판을 제공하는 단계, 및 상기 다이와 상기 기판의 도전체 접촉 영역들 중 적어도 일부를 상기 어레이의 상기 외부 접속부들에 의해 접속시키는 단계를 더 포함하는, 반도체 장치 제조 프로세스,
  23. 다이-적응 가능한(die-adaptable) 반도체 장치 어셈블리를 설계하는 방법에 있어서 ,
    반도체 다이의 액티브 표면상에 제조될 적어도 하나의 집적 회로 기능을 식별하는 단계와,
    상기 적어도 하나의 집적 회로 기능을 외부 회로에 전기적 연통(electrical communication)하기 위한 외부 접속부들의 개수를 식별하는 단계와,
    상기 적어도 하나의 집적 회로 기능을 포함하는 반도체 다이의 상기 액티브 표면과 상기 외부 회로 사이의 상기 전기적 연통을 실행하기 위해 접속부들의 소정의 구성 및 피치를 갖는 외부 접속부 어레이를 선택하는 단계와,
    접속부들의 소정 구성 및 피치를 갖는 서로 다른 선택된 외부 접속부 어레이를 적어도 2개의 반도체 다이들 각각의 액티브 표면상에 위치시키는 단계로서, 상기 외부 접속부 어레이를 통한 상기 외부 회로로의 상기 적어도 2개의 반도체 다이들 각각에 의한 직접적인 상기 전기적 연통을 가능하게 하며, 상기 적어도 2개의 반도체 다이들 중 적어도 하나의 반도체 다이의 적어도 하나의 본드 패드가, 상기 적어도 2개의 반도체 다이들 중 다른 적어도 하나의 다른 반도체 다이의 적어도 2개의 본드 패드들의 상대 위치 및 상대 간격 중 적어도 하나에 관하여 상기 적어도 하나의 다른 반도체 다이의 본드 패드들의 배열과 비교해서, 상기 적어도 하나의 반도체 다이의 적어도 하나의 다른 본드 패드에 대한 상대 위치 및 상대 간격 중 적어도 하나에서 다르고, 선택적으로, 사이즈 및 형태 중 적어도 하나가 다르다는 점에서, 상기 적어도 2개의 반도체 다이들은 본드 패드들의 배열이 서로 다르고, 상기 적어도 2개의 반도체 다이들 각각은 상기 적어도 하나의 식별된 집적 회로 기능을 포함하는, 상기 위치시키는 단계를 포함하는, 반도체 장치 어셈블리 설계 방법.
  24. 제 23 항에 있어서, 제 1 다이와, 상기 제 1 다이의 축소를 포함하는 제 2 다이의 형태로 상기 적어도 2개의 반도체 다이들을 제공하는 단계를 더 포함하는, 반도체 장치 어셈블리 설계 방법.
  25. 제 23 항에 있어서, 서로 다른 제조 출처(manufacturing origin)의 제 1 및 제 2 다이의 형태로 상기 적어도 2개의 반도체 다이들을 제공하는 단계를 더 포함하는, 반도체 장치 어셈블리 설계 방법.
  26. 제 23 항에 있어서, 상기 적어도 2개의 반도체 다이들 중 적어도 하나의 반도체 다이 상에 회로 트레이스들을 구성하는 단계를 더 포함하고, 상기 회로 트레이스들은 상기 적어도 하나의 반도체 다이 상의 상기 외부 접속부 어레이의 상기 외부 접속부들의 위치들과, 상기 동일한 반도체 다이의 상기 액티브 표면상의 적어도 일부의 본드 패드 위치들 사이에서 연장되는, 반도체 장치 어셈블리 설계 방법.
  27. 제 26 항에 있어서, 상기 적어도 일부의 본드 패드 위치들은 상기 적어도 2개의 반도체 다이들 중 적어도 하나의 반도체 다이의 상기 액티브 표면의 외주상에 위치되고, 상기 외부 접속부 어레이를 상기 적어도 2개의 반도체 다이들의 상기 액티브 표면들 상의 비교적 중앙에 위치시키는 단계를 더 포함하는, 반도체 장치 어셈블리 설계 방법.
  28. 제 23 항에 있어서, 상기 적어도 2개의 반도체 다이들을 적어도 제 1 다이와 상기 제 1 다이의 적어도 하나의 축소의 형태로 제공하는 단계를 더 포함하고, 회로 트레이스들의 패턴을 선택하는 단계를 더 포함하며, 상기 회로 트레이스들 중 적어도 일부는 상기 제 1 다이 상의 적어도 일부의 본드 패드 위치들로부터 상기 외부 접속부들의 적어도 일부로 연장되고, 상기 적어도 하나의 축소의 적어도 일부의 본드 패드 위치들을 통해 통과하는, 반도체 장치 어셈블리 설계 방법.
  29. 제 23 항에 있어서, 상기 적어도 2개의 반도체 다이들 중 적어도 하나의 반도체 다이와 함께 사용 가능한 외부 접속부 어레이 어댑터를 설계하고, 상기 어댑터상에 상기 선택된 외부 접속부 어레이를 포함시키는 단계를 더 포함하고, 상기 적어도 2개의 반도체 다이들 중 상기 적어도 하나의 반도체 다이는 상기 선택된 외부 접속부 어레이의 위치들로부터 오프셋된 본드 패드들을 포함하고, 상기 적어도 2개의 다이들 중 상기 적어도 하나의 상기 액티브 표면상에 배치되도록 상기 어댑터를 구성하고, 상기 어댑터상의 상기 선택된 외부 접속부 어레이의 외부 접속부들과 상기 적어도 2개의 다이들 중 상기 적어도 하나의 본드 패드 위치들 사이를 연통하는 회로 트레이스들을 포함하고, 상기 적어도 2개의 반도체 다이 들 중 상기 적어도 하나의 다이 상에 상기 외부 접속부 어레이를 위치시키는 단계는 상기 다이의 액티브 표면에 상기 어댑터를 제공하는 단계를 포함하고, 상기 적어도 하나의 반도체 다이의 적어도 일부의 본드 패드들이 상기 서로 다른 선택된 회로 트레이스들 중 적어도 일부와 연통되는, 반도체 장치 어셈블리 설계 방법.
  30. 반도체 장치에 있어서,
    제 1 다이 및 제 2 다이 각각의 액티브 표면 위에 배치되고, 그 표면으로부터 돌출하도록 선택된 어레이로 배열되는 복수의 외부 접속부들로서, 상기 제 2 다이의 적어도 하나의 본드 패드가, 상기 제 1 다이의 적어도 2개의 본드 패드들의 상대 위치 및 상대 간격 중 적어도 하나에 관하여 상기 제 1 다이의 본드 패드들의 배열과 비교해서, 상기 제 2 다이의 적어도 하나의 다른 본드 패드에 대한 상대 위치 및 상대 간격 중 적어도 하나가 다르고, 선택적으로, 사이즈, 형태 및 회로 중 적어도 하나가 다르다는 점에서, 상기 제 2 다이는 상기 제 1 다이와 본드 패드들의 배열이 서로 다르고, 상기 외부 접속부들의 어레이는 기판의 표면상에 포함된 도전체들과 결합하는데 적당한 피치 및 패턴으로 되어 있는, 상기 복수의 외부 접속부들을 포함하고,
    상기 제 1 다이 및 상기 제 2 다이 각각은 그 액티브 표면상에 상기 어레이로 배열되는 외부 접속부들을 포함하고, 상기 제 1 다이 및 상기 제 2 다이 중 적어도 하나의 다이는 집적 회로를 포함하는 액티브 표면 위에 복수의 본드 패드들을 포함하고, 상기 복수의 본드 패드들의 적어도 일부는 다이에 포함된 어레이의 적어도 일부의 외부 접속부 위치들로부터 측면으로 오프셋된 적어도 하나의 다이상에 위치되고, 복수의 트레이스들은 적어도 하나의 다이의 액티브 표면 위에서 연장하고, 상기 적어도 하나의 다이상의 상기 복수의 본드 패드들의 적어도 일부와 상기 적어도 하나의 다이--여기서, 이 다이로부터 상기 적어도 하나의 다이 상의 상기 복수의 본드 패드들의 적어도 일부가 측면으로 오프셋됨--에 포함된 어레이의 적어도 일부의 외부 접속부들을 접속하는, 반도체 장치.
  31. 제 30 항에 있어서, 상기 복수의 회로 트레이스들은 상기 적어도 하나의 다이 상에 형성되는, 반도체 장치.
  32. 제 30 항에 있어서, 상기 복수의 회로 트레이스들은 상기 적어도 하나의 다이의 상기 액티브 표면에 제공된 절연체 캐리어상에 형성되는, 반도체 장치.
  33. 제 30 항에 있어서, 상기 복수의 트레이스들은 절연 재료에 의해 적어도 부분적으로 피복되는, 반도체 장치.
  34. 제 30 항에 있어서, 상기 외부 접속부들은 도전성 범프들을 포함하는, 반도체 장치.
  35. 다이 I/O 패턴들을 재구성하는 방법에 있어서,
    액티브 표면상에 제 1 I/O 패턴이 있는 액티브 표면을 갖는 제 1 다이를 선택하는 단계와,
    액티브 표면상에 제 2 I/O 패턴이 있는 액티브 표면을 갖는 제 2 다이를 선택하는 단계로서, 상기 제 2 I/O 패턴은 상기 제 1 I/O 패턴과 다른, 상기 제 2 다이 선택 단계와,
    상기 제 1 다이 및 상기 제 2 다이가 그들의 각각의 액티브 표면으로부터 공통 I/O 패턴을 제공하도록 상기 각각의 다이들 중 적어도 하나의 다이의 액티브 표면상에 상기 제 1 및 제 2 I/O 패턴들 중 적어도 하나의 패턴을 재구성하는 단계를 포함하는, 다이 I/O 패턴 재구성 방법.
  36. 제 35 항에 있어서, 상기 공통 I/O 패턴은 상기 제 1 I/O 패턴 및 제 2 I/O패턴과 다르고, 상기 공통 I/O 패턴을 제공하기 위해 상기 제 1 및 제 2 I/O 패턴들 모두를 재구성하는 단계를 더 포함하는, 다이 I/O패턴 재구성 방법.
  37. 제 13 항에 있어서, 상기 적어도 2개의 열들의 배열은 상기 적어도 2개의 열들이 상호 평행한 배열과, 상기 적어도 2개의 열들이 상호 수직인 제 1 및 제 2 열을 포함하는 배열로부터 선택되는, 반도체 장치.
  38. 제 12 항에 있어서, 한 열의 상기 외부 접속부들은 적어도 하나의 인접한 열의 접속부들로부터 오프셋되는, 반도체 장치.
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