CN104603942B - 使用于多裸晶集成电路的有弹性尺寸的裸晶 - Google Patents

使用于多裸晶集成电路的有弹性尺寸的裸晶 Download PDF

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Abstract

一种集成电路(IC)结构(100)可包含第一裸晶(10)和第二裸晶(115)。所述第二裸晶可包含第一基底单元(120)和第二基底单元(130)。所述第一基底单元和所述第二基底单元中的每一者为独立的，并且在所述第二裸晶内在所述第一基底单元与所述第二基底单元之间没有信号通过。所述IC结构可包含插入层(105)。所述插入层包含将所述第一裸晶耦合到所述第一基底单元的第一多个裸晶间导线(215A)、将所述第一裸晶耦合到所述第二基底单元的第二多个裸晶间导线(215C)，以及将所述第一基底单元耦合到所述第二基底单元的第三多个裸晶间导线(215D)。在一些实施例中，所述第一基底单元和所述第二基底单元是相同的。

Description

使用于多裸晶集成电路的有弹性尺寸的裸晶
技术领域
本发明涉及集成电路(IC)。更确切地说，本发明涉及使用多个裸晶形成的集成电路。
背景技术
多裸晶集成电路(IC)是多个裸晶置放在单个封装内的一类IC。多裸晶IC也可被称作“封装中系统”或“SiP”。多裸晶IC可包含电路结构，所述电路结构允许裸晶在单个封装内以比待实施为单独的IC或实施为安装在印刷电路板上的个体IC封装的裸晶将实现的速度更快的速度彼此通信。
产生用于现代集成电路的掩模组代价高昂。“掩模组”指代定义用于半导体制造的平板印刷步骤的几何结构的电子数据。所产生的每个实体掩模被称作“光掩模”。短语“掩模组”指代制造特定裸晶所需的所述光掩模的集合。
由于每个裸晶需要掩模组，可发现多裸晶IC的光掩模成本可能远远超过单裸晶IC的光掩模成本。额外的成本延伸到开发出多裸晶IC的不同变化(例如，产品线或产品族)的情况。通常，为多裸晶IC创建额外产品线涉及切换多裸晶IC的一或多个裸晶以有利于一或多个其它的替代裸晶，例如，视产品线要求而定的具有较大或较小容量的裸晶。不幸的是，针对在创建多裸晶IC产品族中所使用的每个裸晶产生掩模组的需要可能成本过高。
发明内容
集成电路(IC)结构可包含第一裸晶和第二裸晶。第二裸晶可包含第一基底单元和第二基底单元。第一基底单元和第二基底单元中的每一者是独立的。在第二裸晶内的第一基底单元与第二基底单元之间没有信号通过。所述IC结构还可包括插入层。所述插入层可包含将第一裸晶耦合到第一基底单元的第一多个裸晶间导线、将第一裸晶耦合到第二基底单元的第二多个裸晶间导线，以及将第一基底单元耦合到第二基底单元的第三多个裸晶间导线。
视情况地，第一基底单元和第二基底单元可为相同的。另外或替代地，第一基底单元和第二基底单元由不包含电路元件的划线区域隔开。
视情况地，第一裸晶可包括第一联合测试行动小组接口；第一基底单元可包括第二联合测试行动小组接口；且第二基底单元可包括第三联合测试行动小组接口。对于一些此类裸晶，第二联合测试行动小组接口可提供对第二联合测试行动小组接口的测试数据输入信号进行寄存的第一操作模式及不对第二联合测试行动小组接口的测试数据输入信号进行寄存的第二操作模式。对于一些此类裸晶，第三联合测试行动小组接口提供对第三联合测试行动小组接口的测试数据输入信号进行寄存的第一操作模式及不对第三联合测试行动小组接口的测试数据输入信号进行寄存的第二操作模式。
第二联合测试行动小组接口可包含缓冲器，所述缓冲器经配置以接收联合测试行动小组信号并产生所述联合测试行动小组信号的经缓冲版本作为输出。
插入层可包含裸晶间导线，所述裸晶间导线将第一基底单元的测试数据输入引脚与第二基底单元的馈通旁路引脚耦合，其中所述裸晶间导线在第一基底单元与第二基底单元之间形成未寄存的信号路径。第三联合测试行动小组接口可包含：测试数据输入引脚，所述引脚通过所述插入层的裸晶间导线耦合到第二联合测试行动小组接口的测试数据输出引脚；寄存器，所述寄存器耦合到测试数据输入引脚并经配置以产生在测试数据输入引脚上接收到的信号的寄存版本作为第三联合测试行动小组接口的第一中间测试数据输出信号；以及选择器电路，所述选择器电路经配置以根据第三联合测试行动小组接口的操作模式将第一中间测试数据输出信号或未寄存的第二中间测试数据输出信号传递到第二基底单元的测试数据输出引脚。
视情况地，每一基底单元可包含联合测试行动小组接口，所述接口包括：联合测试行动小组控制器，所述控制器经配置以接收测试数据输入信号并产生所述测试数据输入信号的寄存版本作为第一中间测试数据输出信号；第一选择器，所述第一选择器经配置以在所述联合测试行动小组控制器的控制下传递馈通旁路信号或所述测试数据输入信号作为第二中间测试数据输出信号；以及第二选择器，所述第二选择器经配置以在所述联合测试行动小组控制器的控制下传递第一中间测试数据输出信号或第二中间测试数据输出信号。
视情况地，第一基底单元可包含通过第二多个裸晶间导线耦合到第一裸晶的动态配置端口；且第二基底单元可包含通过第三多个裸晶间导线耦合到第二裸晶的动态配置端口。第一基底单元可经配置以实施多个操作模式中的一个模式；且第二基底单元可经配置的以实施独立于所述第一基底单元的操作模式的多个操作模式中的一个模式。
用于IC的联合测试行动小组控制器可包含：联合测试行动小组控制器，所述控制器经配置以接收测试数据输入信号并产生所述测试数据输入信号的寄存版本作为第一中间测试数据输出信号；第一选择器，所述第一选择器经配置以在所述联合测试行动小组控制器的控制下传递馈通旁路信号或所述测试数据输入信号作为第二中间测试数据输出信号；以及第二选择器，所述第二选择器经配置以在所述联合测试行动小组控制器的控制下传递第一中间测试数据输出信号或第二中间测试数据输出信号。
集成电路裸晶可包含第一基底单元和第二基底单元。第一基底单元和第二基底单元中的每一者为独立的，由划线区域隔开，并且在集成电路裸晶内的第一基底单元与第二基底单元之间没有信号通过。
附图说明
图1为说明集成电路结构(IC结构)的地形视图的第一框图。
图2为说明IC结构的横截面侧视图的第二框图。
图3为说明用于可编程裸晶的示范性架构的第三框图。
图4为说明示范性晶片的第四框图。
图5为说明IC结构的地形视图的第五框图。
图6为参照图1及2描述的IC结构的另一方面的第六框图。
图7为说明图6的接口的示范性实施的第七框图。
图8为说明图6的接口的示范性实施的第八框图。
图9为说明使用插入层的基底单元之间的联合测试行动小组连接性的第九框图。
图10为说明联合测试行动小组接口的第十框图。
图11为说明图10的联合测试行动小组接口的操作状态的表格。
具体实施方式
尽管本说明书以定义一或多个实施例的特征的权利要求作为结论，这些特征被看作是新颖的，但是应相信，通过考虑结合附图进行描述，一或多个实施例将得到更好的理解。根据需要，本说明书内揭示了一或多个详细的实施例。然而，应了解，所述一或多个实施例仅为示范性的。因此，本说明书内所揭示的的特定结构以及功能性细节并不解释为限制性的，而是仅作为权利要求书的依据以及作为用于教示所属领域的技术人员在实际的任何适当详细结构中以各种方式采用所述一或多个实施例的代表性依据。另外，本文所使用的术语以及短语并不意欲为限制性的，而是提供本文所揭示的一或多个实施例的可理解描述。
本说明书中所揭示的示范性结构涉及集成电路(IC)，并更确切地说，涉及使用多个裸晶形成的集成电路。根据本说明书中所揭示的创造性布置，由多个裸晶形成的IC(被称作“多裸晶IC”)可使用包含“N”个基底单元的至少一个裸晶来构造，其中N为整数值。基底单元形成在晶片上，在所述晶片中，基底单元是相同的并使用划线间隔开。基底单元可沿选定的划线实体分隔，以形成包含来自单个晶片的N个基底单元的裸晶，其中N等于1、2、3、4等。
一旦分成具有N个基底单元的裸晶(在本文中被称作基底单元裸晶)，那么每个基底单元裸晶可与单一封装内的一或多个其它裸晶组合以作为多裸晶IC。在一个方面中，可使用堆叠硅互连(SSI)技术组合多个裸晶。通过改变基底单元裸晶内的基底单元的数目，可产生不同的多裸晶IC产品而不会过度增加所需掩模组的数目。举例来说，具有两个基底单元的基底单元裸晶可与选定裸晶组合以形成第一多裸晶IC产品。从与具有两个基底单元的基底单元裸晶相同的晶片获得具有三个基底单元的基底单元裸晶，所述基底单元裸晶可与选定的裸晶组合以产生第二且不同的多裸晶IC产品。除了制造第一多裸晶IC产品需要的那些掩模组之外，第二多裸晶IC产品可在没有任何额外掩模组的情况下生产。
图1为说明IC结构100的地形视图的第一框图。IC结构100是多裸晶IC结构的实例。如所说明，IC结构100描绘可用于将IC的多个裸晶堆叠在单一封装内的封装方法的实例。IC结构100可包含插入层105、裸晶110以及裸晶115。
IC结构100是SSI技术的实例，且因此可被称作SSI结构。一般来说，SSI结构和/或SSI技术指代插入层用于耦合一或多个其它裸晶的多裸晶IC结构。所述插入层使用多种材料中的任一种形成并包含耦合安装在插入层上的两个或两个以上的不同裸晶的一或多个裸晶间导线。插入层还可包含一或多个硅通孔(TSV)。裸晶通常是使用焊料凸块耦合到插入层，但并不需要如此。
插入层105可以为具有平坦表面的裸晶，在所述平坦表面上可以水平地堆叠裸晶110以及裸晶115。如图所示，裸晶110及裸晶115可并排定位在插入层105的平坦表面上。虽然使用图1中的两个水平堆叠裸晶来实施，但IC结构100也可使用堆叠在插入层105的平坦表面上的超过两个裸晶来实施。举例来说，IC结构100可具有安装在插入层105的平坦表面上的3个、4个或更多个裸晶。在另一实施例中，裸晶115可垂直地堆叠在裸晶110的顶部上。在又一实施例中，插入层105可用作两个垂直堆叠裸晶之间的中间层。在所述情况下，插入层105可以使多裸晶IC封装内垂直堆叠的裸晶彼此分离。
插入层105可以为SSI装置的两个或两个以上的裸晶提供共同安装表面及电耦合点。插入层105可以充当用于裸晶之间的互连路由的中间层或充当用于IC结构100的接地层或电源平面层。在一个方面中，插入层105可以使用硅晶片衬底来实施，不论所述硅晶片衬底掺杂或未掺杂N型和/或P型杂质。插入层105的制造可包含允许一或多个金属互连层沉积的一或多个额外的处理步骤。这些金属互连层可包含铝、金、铜、镍、各种硅化物，和/或类似者。
插入层105可使用允许一或多个电介质或绝缘层(例如二氧化硅)沉积的一或多个额外的处理步骤来制造。一般来说，插入层105可实施为无源裸晶，因为插入层105可不包含有源电路元件。然而，在另一方面中，插入层105可使用允许产生有源电路元件(例如，晶体管装置和/或二极管装置)的一或多个额外的处理步骤来制造。正如所述，插入层105一般为裸晶并以一或多个TSV和裸晶间导线的存在为特征，如将在本说明书中更详细地描述。
仅出于说明目的提供插入层105在本说明书中作为硅插入层的实施。可使用其它类型的插入层和所述插入层内的对应结构。举例来说，可使用由有机材料、玻璃或类似者形成的插入层。就这点来说，在玻璃插入层的情况中可包含其它结构，例如玻璃穿孔(TGV)。因此，本说明书中所揭示的各种结构和材料出于说明的目的而提供，且因此不欲作为本文中所揭示的一或多个实施例的限制。
裸晶110和裸晶115仅通过插入层105彼此通信。裸晶115实施为具有N个基底单元的基底单元裸晶。在图1所描画的实例中，N等于三。因此，裸晶115包含基底单元120、125和130。基底单元120、125和130中的每一者为相同的。裸晶110仅通过插入层105与基底单元120、125和130中的每一者通信。类似地，基底单元120-130并不通过裸晶115彼此通信。实际上，基底单元120-130仅通过插入层105彼此通信，尽管插入层是同一裸晶的部分。
在裸晶115内，基底单元120-130中的每一者是完全独立的。基底单元120-130中的每一者包含对于晶片分类测试、供电、接地、时钟产生所必需的所有资源，例如锁相回路(phase locked-loops；PLL)、联合测试行动小组(Joint Test Action Group；JTAG)电路系统及类似者。在一个方面中，例如，基底单元120由划线135与基底单元125隔开。类似地，基底单元125由划线140与基底单元130隔开。“划线”指代通常包含在晶片上形成裸晶的许多不同处理层(例如扩散层和金属层)的区域。划线并不包含任何电路结构。晶片上的划线是晶片的结构(例如裸晶)在晶片处理完成时彼此实体分离的区域。划线还可被称作“划线区域”、“划痕”或“裸晶密封”。基底单元120-130可以说是处于定义裸晶115的周边的划线环之内，如将参考图4更详细地描述。
裸晶110及裸晶115可实施为各种不同类型裸晶中的任一种，例如，随机存取存储器(RAM)、中央处理单元、可编程IC、模/数(AD)转换器、数/模(DA)转换器、专用集成电路(ASIC)或类似者。在一个方面中，裸晶110及裸晶115各自可实施为同一类型的裸晶，例如，都实施为可编程IC，都实施为存储器等等。在所述情况下，虽然都可能为同一类型，但所述两个裸晶可相同或可具有不同的结构、架构，和/或容量。在另一方面中，裸晶110和裸晶115中的每一者可实施为不同类型的裸晶。举例来说，裸晶110可实施为可编程IC，而裸晶115实施为RAM或实施为ASIC。
在一个实例中，裸晶110可实施为可编程IC，例如现场可编程门阵列(FPGA)，而裸晶115实施为ASIC，其中基底单元120-130中的每一者是相同的电路区块。举例来说，基底单元120-130中的每一者可实施为高速串行输入/输出(HSSIO)、实施为DA转换器、实施为AD转换器或类似者。
尽管特定类型的电路区块用于实施裸晶115的基底单元120-130，但每一基底单元可使用对应于用于将裸晶115连接到插入层105的连接密度要求的间距来实施。在间距适当的情况下，可根据切割包含所述基底单元的晶片的形式来形成裸晶115的多个不同大小的版本，包含1个、2个、3个、4个或更多个基底单元。
应了解，如果裸晶115将被分成两个或两个以上独立裸晶，例如，在基底单元120-130中的每一者是单独的裸晶的情况下，用于将每一各自的裸晶安装于插入层105上的间隔要求将显著大于单一裸晶中包含两个或两个以上基底单元的情况。换句话说，在安装在插入层105上时，单一裸晶(例如裸晶115)内的基底单元120与基底单元125之间的间隔小于已各自实施为单独裸晶的基底单元120与基底单元125之间的间隔，例如，基底单元120已通过沿划线135进行切割而与基底单元125实体分离。另外，利用插入层(例如插入层105)组装使用SSI技术建构的多裸晶IC结构的成本取决于附接到插入层的裸晶的数目。因此，通过在单一裸晶中包含两个或两个以上基底单元，尽管每个基底单元通过插入层105仅通信链接到其它基底单元，使用插入层105上的较少区域并带来较少成本。
图2为说明IC结构的横截面侧视图的第二框图。更确切地说，图2说明沿切线2-2截取的图1的IC结构100的视图。由此，在整个本说明书中，相同的编号将用于指代相同项。
参考图2，裸晶110及115中的每一者可通过焊料凸块205电耦合到插入层105。焊料凸块205可使用各种不同类型的焊料凸块中的任一种来实施。可使用的不同类型的焊料凸块的实例包含(但不限于)：铜柱、银-锡(Ag-Sn)凸块、铅-锡凸块、铜-锡凸块或类似者。焊料凸块205中的每一者可用来将裸晶110及115实体附接到插入层105。例如，插入层105通过焊料凸块205耦合到裸晶110。类似地，裸晶115(包含图中未示出的基底单元120-130)通过焊料凸块205耦合到插入层105。在一实施例中，焊料凸块205可以“微型凸块”的形式实施。
尽管裸晶110以及裸晶115到插入层105的耦合可通过焊料凸块205来实现，但是也可使用各种其它技术以将插入层105耦合到裸晶110以及裸晶115。例如，可使用接合线或边缘线以将裸晶110以及裸晶115耦合到插入层105上。在另一实例中，可使用粘合材料以将裸晶110以及裸晶115实体附接到插入层105上。由此，如图2内所说明，裸晶110以及裸晶115通过焊料凸块205到插入层105的耦合是出于说明的目的而提供，并且并不欲限制本说明书内所揭示的一或多个实施例。
插入层105内的互连材料可用于形成在裸晶110与裸晶115之间传递裸晶间信号的裸晶间导线。插入层105的标记为240的区域可包含形成导线或互连的一或多个导电(例如图案化金属)层。例如，互连215可使用区域240的一或多个图案化金属层形成。因此，互连215表示裸晶间导线，所述裸晶间导线将焊料凸块205A耦合到焊料凸块205B，从而将裸晶110耦合到裸晶115并允许裸晶间信号在裸晶110与裸晶115之间交换。
此外，插入层105可使用可与通孔(未示出)耦合在一起的多个导电层实施。在所述情况下，互连215可使用两个或两个以上导电层实施，所述导电层使用插入层105内的通孔耦合在一起。用以实施插入层105内的互连(例如裸晶间导线)的多个导电层的使用允许更多数目的信号被路由并且在插入层105内实现信号的更加复杂的路由。
在本说明书内，相同的参考标号用于指代终端、信号线、导线以及其对应的信号。就这点来说，术语“信号”、“导线”、“连接”、“终端”和“引脚”在本说明书内有时可以互换地使用。还应了解，术语“信号”、“导线”或类似者可以表示一个或多个信号，例如，通过单个导线的单个比特的传输或通过多个平行导线的多个平行比特的传输。另外，每一个导线或信号可以根据具体情况表示在由信号或导线连接的两个或两个以上组件之间的双向通信。
焊料凸块220可用于将插入层105电耦合到表面235上。表面235可以表示(例如)多裸晶IC封装，IC结构100在所述多裸晶IC封装内实施。焊料凸块220进一步可以直接将IC结构100耦合到在多裸晶IC封装外部的节点。在一实施例中，焊料凸块220可以“受控熔塌芯片连接”或“4C”凸块的形式实施。例如，焊料凸块220可用于将插入层105实体附接到表面235。TSV 225表示通孔，当所述通孔填充有导电材料时，其形成垂直地横向(例如，延伸)穿过插入层105的大部分(如果不是全部)的电连接。
TSV 225可通过在插入层105中钻出或蚀刻开口来实施，所述插入层从第一平坦表面(即，焊料凸块205耦合到的表面)延伸穿过到第二平坦表面(即，焊料凸块220耦合到的表面。随后导电材料可以沉积在TSV 225内。可以用于填充TSV 225的导电材料的实例可包含(但不限于)铝、金、铜、镍，各种硅化物，和/或类似者。在另一实例中，TSV 225可实质上遍历插入层105以将焊料凸块220与如用于形成互连215的区域240的一或多个金属层耦合。互连215和一或多个常见通孔随后可将TSV 225耦合至焊料凸块205。
如所论述，可使用其它技术实施插入层105。就其它技术与其它相应结构(例如，TGV)一起使用的程度来说，短语“穿透孔”(TV)可用于指代TSV、TGV或表示延伸穿过或实质上延伸穿过插入层结构的导体的其它结构。在任何情况下，再次参考图2，TSV 225与焊料凸块220结合将裸晶110和裸晶115耦合到表面235。如图2中所示，插入层105的第一平坦表面可实体耦合到裸晶110和裸晶115。插入层105的第二平坦表面可实体耦合到表面235。
虽然图2中未说明裸晶115的个别基底单元，如所论述，个别基底单元之间的通信并未发生在裸晶115内。实际上，个别基底单元之间的通信(达发生通信时所需要的程度)使用图2中所说明的各种裸晶间导线穿过插入层105发生。如此允许基底单元中的每一者以相同方式实施并在晶片中由划线间隔开，从而允许产生具有数目变化的基底单元的裸晶。
图3为说明用于可编程裸晶的示范性架构300的第三框图。例如，架构300可用于实施FPGA类型的裸晶。如图所示，架构300包含若干不同类型的可编程电路，例如，逻辑电路、阻塞电路。举例来说，架构300可包含大量不同的可编程单元片，包括数千兆位收发器(MGT)301、可配置逻辑区块(CLB)302、RAM区块(BRMA)303、输入/输出区块(IOB)304、配置及时钟逻辑(CONFIG/CLOCKS)305、数字信号处理区块(DSP)306、专用I/O区块307(例如，配置端口及时钟端口)，以及其它可编程逻辑308，例如，数字时钟管理器、AD转换器、系统监控逻辑等等。
在一些裸晶中，每个可编程单元片包含可编程互连元件(INT)311，所述可编程互连元件具有到达及来自每个相邻单元片中的相应INT 311的标准化连接。因此，INT 311一起实施用于所说明裸晶的可编程互连结构。每一个INT 311还包含到同一单元片内的可编程逻辑元件及来自所述元件的连接，如图3的顶部处所包含的实例所示。
例如，CLB 302可包含可以被编程以实施用户逻辑的可配置逻辑元件(CLE)312外加单个INT 311。BRAM 303可包含除一或多个INT 311之外的BRAM逻辑元件(BRL)313。通常，单元片中所包含的INT 311的数目取决于单元片的高度。在所描画的架构中，BRAM单元片与五个CLB具有相同的高度，但也可以使用其它数目(例如，四个)。除适当数目的INT 311之外，DSP单元片306可包含DSP逻辑元件(DSPL)314。除INT 311的一个实例之外，IOB 304可包含(例如)I/O逻辑元件(IOL)315的两个实例。如本领域技术人员将清楚，连接到例如IOL315的实际I/O衬垫通常不局限于IOL 315的区域。
在图3所描画的实例中，接近裸晶的中心(例如，由区域305、307和308所形成)的柱状区域可用于配置、时钟和其它控制逻辑。由此柱延伸的水平区域309用以横跨可编程IC的宽度来分布时钟与配置信号。
架构300进一步包含一或多个接口350。每一接口350为参考本说明书的图5及6更详细描述的裸晶到裸晶接口。一般来说，接口350实施为可编程数据路径及促进裸晶到裸晶通信的配置缓冲器。更明确地说，接口350支持从实施架构300的裸晶到基底单元的通信。应了解，架构300可包含超过一个接口350。在一个方面中，架构300针对每一基底单元包含一个接口350，实施架构300的裸晶将与所述每一基底单元通信。
一些利用图3中所说明的架构的IC包含额外的逻辑区块，所述逻辑区块分裂组成IC的较大部分的规则柱状结构。额外的逻辑区块可以为可编程区块和/或专用电路系统。例如，被描绘成PROC 310的处理器区块跨越了若干列的CLB与BRAM。
在一个方面中，PROC 310被实施为专用电路系统，例如，制造为裸晶的一部分的硬连线处理器，所述裸晶实施IC的可编程电路系统。PROC 310可表示各种不同的处理器类型和/或系统中的任一者，从复杂性上来说，范围从个别处理器(例如，能够执行程序代码的单个核心)到具有一或多个核心、模块、协处理器、接口或类似者的完整处理器系统。
在另一方面中，将PROC 310从架构300中省去并用所描述的其它各种可编程区块的一或多者替换。另外，可利用这些区块形成“软处理器”，因为可编程电路系统的各种区块可用于形成可执行程序代码的处理器，与PROC 310的情况一样。
短语“可编程电路系统”可以指代IC或裸晶内的可编程电路元件(例如，本文所述的各种可编程或可配置的电路区块或单元片)，以及根据加载到裸晶中的配置数据选择性地与各种电路区块、单元片和/或元件耦合的互连电路系统。举例来说，图3中所示的在PROC310外部的部分(例如，CLB 303和BRAM 303)可被视为裸晶的可编程电路系统。
一般来说，直到配置数据被加载到裸晶中，可编程电路系统的功能才建立。一组配置比特可用于对裸晶的可编程电路系统(例如FPGA)进行编程。配置比特通常被称作“配置比特流”。一般来说，可编程电路系统在未先将配置比特流加载到裸晶中的情况下不具有操作性或功能性。配置比特流有效地实施或实例化可编程电路系统内的特定电路设计。电路设计指定了(例如)可编程电路区块的功能方面以及各种可编程电路区块之间的实体连接性。
为“硬连线”或“硬化”(即不可编程)的电路系统被制造为IC的部分。不同于可编程电路系统，硬连线电路系统或电路区块不在通过加载配置比特流的IC的制造之后实施。通常认为硬连线电路系统具有(例如)在未先将配置比特流加载到裸晶的情况下具有功能性的专用电路区块及互连，例如，PROC 310和/或接口350。
在一些情况下，硬连线电路系统可具有一或多个可操作模式，所述可操作模式可根据存储在裸晶内的一或多个存储器元件中的寄存器设定或值来设置或选择。可操作模式可以(例如)通过将配置比特流加载到裸晶中来设置。尽管具有此能力，但硬连线电路系统并不被认为是可编程电路系统，因为硬连线电路系统是可操作的并且当制造为裸晶的部分时具有特定的功能。
图3旨在说明可用于实施裸晶的示范性架构，所述裸晶包含可编程电路系统，例如，可编程网状架构。例如，一列中逻辑区块的数目、列的相对宽度、列的数目以及排序、包含在列中的逻辑区块的类型、逻辑区块的相对大小，以及包含在图3顶部处的互连/逻辑实施纯粹为示范性的。在实际的裸晶中，(例如)CLB出现的任何地方通常包含超过一个相邻列的CLB，以便于用户电路设计的有效实施。然而，相邻CLB列的数目可以随着裸晶的整体大小而变化。另外，裸晶内的区块(例如PROC 310)的大小和/或定位仅出于说明的目的，且并不意图作为本说明书内所揭示的一或多个实施例的限制。
参照图1，例如，图3的架构300可实施于裸晶110内。然而，应了解，裸晶110内实施的架构不需要包含参考图3所描述的所有元件。裸晶110(例如)可包含图3中所描述的元件的任何子集。然而，在一个方面中，裸晶110包含接口350。类似地，裸晶115可包含参考图3所描述的元件的任何子集。在一特别方面中，包含在裸晶110和裸晶115中的一或多个或所有元件可为互相排斥的，因为IC结构100的一个裸晶中所包含的任何元件类型或区块不包含在IC结构100的任何其它裸晶中，以避免功能重叠。然而，在另一方面中，裸晶110和裸晶115可包含功能重叠的一或多个相同类型的元件。
图4为说明示范性晶片400的第四框图。晶片400上的每一正方形阴影区域表示基底单元。如图所示，每一基底单元通过划线或划线区域与每一其它基底单元间隔开。每一基底单元与每一其它基底单元相同。通过如图所示将划线放置在每一基底单元之间，可由晶片400形成具有不同数目的基底单元的裸晶。
举例来说，如果具有单个基底单元的裸晶根据以粗重轮廓示出的划线环405与晶片400实体分离，那么所述裸晶可从晶片400产生。裸晶的周边由划线环405定义。如果具有两个基底单元的裸晶根据以粗重轮廓示出的划线环410与晶片400实体分离，那么所述裸晶可从晶片400产生。裸晶的周边由划线环410定义。作为另一实例，如果具有三个基底单元的裸晶和具有四个基底单元的裸晶分别使用划线环415和420与晶片400实体分离，那么所述裸晶可从晶片400产生。具有三个基底单元的裸晶的周边由划线环415定义。具有四个基底单元的裸晶的周边由划线环420定义。
图4中说明的实例仅用于说明的目的。应了解，可根据用于分割晶片400的划线的特定型样获得具有数目变化的基底单元的裸晶。参考图1，裸晶115是可从晶片400产生的具有三个基底单元的裸晶的实例。
图5为说明集成电路结构(IC结构)500的地形视图的第五框图。IC结构500是可类似于图1的IC结构100实施的多裸晶IC。IC结构500是使用SSI技术实施的。如图所示，IC结构包含插入层505，裸晶510与裸晶515安装在所述插入层上。在此实例中，裸晶510用于例如代替裸晶110。IC结构500可为IC结构100的较小版本，例如，提供相较于IC结构100类似但较少的功能的不同族的多裸晶IC。鉴于图1的IC结构100包含具有三个基底单元的裸晶115，图5的IC结构500包含仅具有两个基底单元520和525的裸晶515。基底单元520和525可彼此相同并与基底单元120相同。裸晶515可从参考图1及4所描述的晶片获得，即，获得裸晶115的同一晶片。
如所论述，每一基底单元是裸晶上的单独及独立的电路区块。在一个方面中，然而每一基底单元实施可编程IC架构，如参考图3所说明。在另一方面中，每一基底单元实施固定或实质上固定的电路系统，在所述电路系统中，响应于配置数据的加载而实施一或多个不同的操作模式。举例来说，考虑每一基底单元实施HSSIO的情况。每一HSSIO可经配置以实施一或多个不同的操作模式，所述操作模式为了实施而需要来自多裸晶IC结构内的另一裸晶(例如，主裸晶)的配置。
在实施HSSIO时，每一基底单元(例如)可实施一或多个操作模式。每一操作模式可指定包含在HSSIO接口内的收发器的各种属性。例如，收发器可配置为以每秒1、2、3、4、5或更多千兆比特(gbps)进行通信。收发器可经配置以使用多个不同的通信协议(例如，周边组件互连(PCI)高速、千兆附接单元接口(XAUI)或类似者)中的一者进行通信。操作模式进一步指定装置(例如，复用器、解复用器、触发器、解码图案、循环冗余校验(CRC)及类似者)的设定。因此，基底单元的每一操作模式可指定通信速度、通信协议及所述的各种其它参数。应了解，在每一基底单元内实施的特定操作模式取决于加载到基底单元中的配置数据，并且不管其它基底单元是否定位在同一裸晶上，每一基底单元可独立于每一其它基底单元配置。
因此，在一个方面中，每一基底单元具有来自主裸晶(例如，裸晶110或裸晶510)的用于配置基底单元的专用配置路径。在另一方面中，可将配置数据提供到第一基底单元并随后从一个基底单元串行级联到下一个基底单元。在任一情况下，不管配置信息是从基底单元级联到基底单元还是通过主裸晶独立地提供到每一基底单元，通过插入层505(或图1的情况中的插入层105)形成或实施数据路径的连接。
图6为说明图1及2的IC结构100的另一方面的第六框图。为了说明，裸晶110实施为可编程IC(例如，FPGA)，尽管本说明书内所揭示的实施例在这一点上并不受限。如图所示，裸晶110包含接口605、610及615。裸晶110针对裸晶115内的每一基底单元包含一个接口。例如，接口605、610及615中的每一者可实施为如参考图3所描述的接口350。因此，基底单元120、125及130中的每一者包含接口620、625及630中的各自一者。
如图所示，接口605通过焊料凸块205和如所论述位于插入层105之内的裸晶间导线215A耦合到接口620。接口610通过焊料凸块205和位于插入层105之内的裸晶间导线215B耦合到接口625。类似地，接口615通过焊料凸块205和插入层105之内的裸晶间导线215C耦合到接口630。应了解，裸晶间导线215A-215C中的每一者可表示多个裸晶间导线，例如，十个、上百个或上千个裸晶间导线。就这点来说，焊料凸块205中的每一者可表示促进每一基底单元120-130与裸晶110之间的多比特并行接口的多个凸块。
如图6中所示，基底单元120-130也通过裸晶间导线215D耦合在一起。裸晶间导线215D可表示与联合测试行动小组功能相关联的多个裸晶间导线。裸晶间导线215D可表示基底单元120-130之间的并行连接、基底单元120-130之间串行连接或并行连接与串行连接的组合。结合图9更详细地描述联合测试行动小组互连。
如图6中所说明，基底单元120-130中的每一者具有与裸晶110内的基底单元特定接口通信的独立接口。使用适当的接口605-615，裸晶110可对独立于彼此和/或并联的基底单元120-130中的每一者进行编程。就这点来说，接口605-615中的每一者与接口620-630中的每一者可包含对配置信号及上电初始化信号的完整补充。例如，裸晶110与基底单元120-130的每一者之间的每一接口可包含数据路径信道、控制信道及动态重配置端口(DRP)。
图7为说明图6的接口605的示范性实施的第七框图。如所论述，裸晶110可以可编程IC(例如FPGA)的形式实施。接口605-615中的每一者可使用裸晶110的可用资源以与参考图7所描述的相同或类似方式实施。
接口605可包含三个不同的信道，包含数据路径信道、控制信道及DRP。可用于传输用户数据的数据路径信道包含区块702和区块706。区块702可提供30个子信道，其中每一子信道包含24个信号导线，例如，24比特的并行接口。区块706可提供28个子信道，其中每一子信道包含24个信号导线，例如，24比特的并行接口。
区块702包含电平移位器710及配置RAM 714。区块702进一步可包含时钟复用器区块716及可编程数据路径718。如图所示，可编程数据路径718耦合到裸晶110的路由电路系统720，所述路由电路系统进一步耦合到电路系统722。电路系统722表示裸晶110内的可编程电路系统，例如，裸晶110内的用户实施的电路设计。
区块706包含电平移位器734及配置RAM 738。区块706进一步可包含时钟复用器区块740及可编程数据路径742。如图所示，可编程数据路径742耦合到裸晶110的路由电路系统744，所述路由电路系统进一步耦合到电路系统746。电路系统746表示裸晶110内的可编程电路系统，例如，裸晶110内的用户实施的电路设计。
接口605的控制信道通过区块704实施。区块704可提供2个子信道，其中每一子信道包含24个信号导线，例如，24比特的并行接口。如图所示，区块704包含电平移位器726、时钟及控制缓冲器728、配置RAM 730及时钟复用器区块732。从裸晶110内的电路系统提供全局控制信号及全局时钟信号到时钟复用器区块732以用于分配到如图所示的其它时钟复用器区块。
接口605的DRP通过区块708实施。区块708可提供2个子信道，其中每一子信道包含24个信号导线，例如，24比特的并行接口。如图所示，区块708包含电平移位器750及752、配置RAM 758及760，以及DRP接口762。DRP接口762充当主接口并耦合到裸晶110的路由电路系统764及766。路由电路系统764及766在裸晶110内分别耦合到电路系统768及770。
DRP接口762通过配置RAM读/写端口耦合到配置RAM 714、730、738、758及760。DRP接口762经配置以将接收自各种来源的配置数据帧传送到配置RAM 714、730、738、758及768，并进一步将配置数据传输到基底单元(例如，基底单元605的接口620)，以便存储在其中的配置RAM之内。
每一基底单元的DRP接口进一步允许基底单元在例如现场操作的同时得以升级或微调。例如，在操作期间，可在现场通过经过DRP提供升级的配置信息到基底单元来动态调谐滤波器或其它电路系统。为了在上电时配置独立的基底单元，利用促进所述动态更新能力的同一端口(例如，DRP)。由于每一基底单元需要DRP以用于现场配置，DRP可用于首先配置来自另一裸晶的每一基底单元而无须添加额外的端口或电路系统到基底单元。以此方式，如所描述地分离基底单元不引发关于添加的电路系统的额外开销，因为每一基底单元已经包含DRP。
图8为说明图6的接口620的示范性实施的第八框图。如所描述，接口620实施于裸晶115的基底单元120内。出于论述的目的，基底单元120实施为HSSIO。接口620-630中的每一者可如参考图8所描述地实施。
接口620(如同接口605)包含三个不同的信道，包含数据路径信道、控制信道及DRP。可用于传输用户数据的数据路径信道包含区块802和区块806。区块802可提供30个子信道，其中每一子信道包含24个信号导线，例如，24比特的并行接口。区块806可提供28个子信道，其中每一子信道包含24个信号导线，例如，24比特的并行接口。接口605的区块702通过插入层内的裸晶间导线耦合到接口620的区块802。
区块802包含电平移位器810及配置RAM 814。区块802进一步可包含时钟复用器区块816及可编程数据路径818。如图所示，可编程数据路径818耦合到基底单元120的电路系统820。基底单元120的电路系统820表示实施基底单元120的HSSIO功能的功能电路系统。区块806包含电平移位器830及配置RAM834。区块806进一步可包含时钟复用器区块836及可编程数据路径838。如图所示，可编程数据路径838耦合到电路系统820。
接口620的控制信道通过区块804实施。区块804可提供2个子信道，其中每一子信道包含24个信号导线，例如，24比特的并行接口。如图所示，区块804包含电平移位器822、时钟及控制缓冲器824、配置RAM 826及时钟复用器区块828。将接收自接口605的区块704的全局控制信号及全局时钟信号转换为系统控制信号及系统时钟信号，所述信号又被提供到电路系统820。
接口620的DRP端口通过区块808实施。区块808可提供2个子信道，其中每一子信道包含24个信号导线，例如，24比特的并行接口。如图所示，区块808包含电平移位器840及842、配置RAM 848及850，以及DRP接口852，所述DRP接口为从接口。DRP接口852可耦合到配置存储器854。DRP接口852根据从图7的DRP接口762接收的配置数据对配置存储器854进行编程。配置存储器854控制电路系统820的功能，例如，将电路系统820放置到多个不同操作模式中的一者中。
为从接口的DRP接口852通过配置RAM读/写端口耦合到配置RAM 814、826、834、848及850。当从裸晶110接收到配置数据帧时，DRP接口762可将帧传送到配置RAM 814、826、834、848或850中的适当者或传送到配置存储器854。例如，响应于接口605的DRP接口762发送配置数据，DRP接口852可将配置数据写入到适当的配置RAM和/或配置存储器854中。
图9是说明使用插入层的基底单元之间的联合测试行动小组连接性的第九框图。说明图1的基底单元120-130。如所论述，基底单元120-130是相同的。密钥说明每一各自的基底单元120-130的引脚布局。如图所示，基底单元120-130中的每一者包含联合测试行动小组接口实施，所述实施包含TMS(测试模式状态)引脚、TCK(测试时钟)引脚、TDI(测试数据输入)引脚、旁路模式引脚、馈通旁路引脚、TMS_out引脚、TCK_out引脚、TDO(测试数据输出)引脚，以及旁路使能引脚。举例来说，所说明的各种引脚可表示到插入层105(未示出)的微型凸块连接。
每一基底单元进一步可包含从TDI引脚到TDO引脚的信号路径905。信号路径905可经配置以提供寄存的信号路径或未寄存的信号路径，如将在本说明书中更详细地描述。在基底单元120-130的个别者之间传播的信号通过插入层105传输。例如，参考基底单元120及基底单元125，以下信号实施于插入层105之内：将基底单元120的TMS_out引脚连接到基底单元125的TMS引脚的信号；将基底单元120的TCK_out引脚连接到基底单元125的TCK引脚的信号；将基底单元120的TDO引脚与基底单元125的TDI引脚连接的信号；以及将基底单元120的旁路使能引脚与基底单元125的旁路使能引脚连接的信号。
例如，参考基底单元125及基底单元130，以下信号实施于插入层105之内：将基底单元125的TMS引脚连接到基底单元130的TMS引脚的信号；将基底单元125的TCK引脚连接到基底单元130的TCK引脚的信号；将基底单元125的TDO引脚与基底单元130的TDI引脚连接的信号；以及将基底单元125的旁路使能引脚(及基底单元120的旁路使能引脚)与基底单元130的旁路使能引脚连接的信号。另外，基底单元130的馈通旁路引脚通过插入层105耦合到由基底单元120(例如，裸晶的最后一个基底单元)所接收的TDI信号。
在一个方面中，提供到每一基底单元的旁路模式引脚的信号确定基底单元的联合测试行动小组接口的操作模式。如图所示，基底单元120及125的旁路模式引脚耦合到高电压(例如VCC)，而基底单元130的旁路模式引脚耦合到接地。因此，基底单元120及125的联合测试行动小组接口处于正常操作模式中。基底单元130的联合测试行动小组接口处于被称为“馈通旁路”的不同操作模式中。应了解，使用耦合到每一基底单元的旁路模式引脚的高或低信号以用于调用联合测试行动小组接口的特定操作模式是出于说明的目的并可在如此要求时逆转。另外，虽然示出为静态连接，但每一旁路模式引脚可耦合到插入层105内的信号，所述信号耦合到另一裸晶(例如，可编程IC)内的控制单元，从而允许另一裸晶控制每一基底单元中的联合测试行动小组接口的特定操作模式并在操作中(动态地)切换每一基底单元的联合测试行动小组接口的操作模式以根据可能需要用于测试的目的。
一般来说，馈通旁路模式控制基底单元的联合测试行动小组接口是在基底单元的TDO引脚上传递在基底单元的TDI引脚上接收到的信号还是在基底单元的TDO引脚上传递在基底单元的馈通旁路引脚上接收到的信号。因此，在正常操作模式中，对于基底单元120及125中的每一者，将TDI引脚上的信号传递到TDO引脚。基底单元120及125中的每一者内的另外的设定确定是否寄存信号路径905。在实施馈通旁路模式时，基底单元130将在馈通旁路引脚处接收的信号传递到TDO引脚而不是传递TDI引脚上的信号。如图所示，提供到基底单元130的馈通旁路引脚的信号是从插入层获取的TDI信号。从馈通旁路引脚到基底单元的TDO引脚的信号路径是未寄存的信号路径。
从联合测试行动小组的观点来看，图9中所说明及图10中将更详细描述的特征允许多裸晶IC起单个装置的作用。在电子系统中，当装置被放置在联合测试行动小组旁路模式中时，每一装置经配置以移出一个一值。通过对移出给定系统(例如，其上安装有多个IC的电路板)外的一的数目进行计数，可确定装置的数目。
然而，在多裸晶IC的情况下，与多个装置相反，装置必须作为单个装置呈现给最终用户(例如，在多裸晶IC内的每一裸晶移出一个一值的情况下)。从使用联合测试行动小组的最终用户的观点来看，在以上图9中及跟随的图10中说明的特征允许多裸晶IC起单个装置的作用，因为整个多裸晶IC可配置以移出一个单独一值。例如，只有那些经寄存的TDI-TDIO信号路径将移出一个一值。未寄存的那些信号路径展现通过的行为，且并不产生被移出的一个一值。使用图9中所说明的插入层配置，可控制哪一或哪些裸晶产生用于联合测试行动小组旁路模式的一值及哪些裸晶不产生一值。然而，出于在多裸晶IC自身开发中的测试目的，可实施不同的联合测试行动小组模式，从联合测试行动小组的观点来看，所述联合测试行动小组模式使多裸晶IC呈现为多个装置。
图10为说明联合测试行动小组接口1000的第十框图。联合测试行动小组接口1000可在每一基底单元(即，参照图9所描述的基底单元120-130)内实施，以有助于所描述的各种联合测试行动小组操作模式。一般来说，每一基底单元的联合测试行动小组接口可耦合到其中所包含的DRP从接口。
如图所示，联合测试行动小组接口1000包含联合测试行动小组控制器1005、缓冲器1010及1015，以及选择器电路1020和1025。联合测试行动小组控制器1005接收TMS信号、TCK信号、TDI信号，以及旁路模式信号。缓冲器1010也接收TCK信号并产生TCK信号的经缓冲版本作为TCK_out信号，所述TCK_out信号被提供到基底单元的TCK_out引脚。缓冲器1015接收TMS信号并产生TMS信号的经缓冲版本作为TMS_out信号，所述TCK_out信号被提供到基底单元的TMS_out引脚。缓冲TMS及TCK信号的能力允许实质上减小对所述信号的负载。在数个基底单元(或裸晶)对TMS及TCK信号施加大于预期的负载的实施方案中，这种缓冲可以是有用的，因为在仅引发TCK及TMS信号上的小延迟的同时减少了负载效应。
明显地，可根据由安置有基底单元的插入层建立的连接来确定是否缓冲TMS信号及TCK信号。例如，图9中所说明的配置利用对基底单元120中的TMS及TCK信号的缓冲，因为TMS_out引脚和TCK_out引脚耦合到基底单元125。然而，基底单元125及130不利用对TMS及TCK信号的缓冲，因为基底单元125的TMS及TCK引脚在绕过基底单元125的TMS_out引脚和TCK_out引脚的同时耦合到基底单元130的TMS引脚和TCK引脚。
旁路模式信号(对应于旁路模式引脚)确定基底单元的联合测试行动小组接口是处于正常模式还是馈通旁路模式中。当处于馈通旁路模式中时，联合测试行动小组控制器1005通过控制信号1030指示选择器电路1020传递馈通旁路信号作为信号1035。当处于正常模式中时，联合测试行动小组控制器1005通过控制信号1030指示选择器1020传递TDI信号作为信号1035。选择器电路1020可实施为复用器或能够响应于控制信号选择性传递多个信号中的一者或响应于控制信号产生具有所要状态的特定信号的任何其它电路。实际上，选择器电路1020确定TDI信号是来自标准的TDI还是来自馈通旁路，所述标准的TDI来自相邻的基底单元TDO的级联，所述馈通旁路来自基底单元的级联链中的第一TDI。
旁路使能信号控制选择器电路1025是传递信号1040还是信号1035作为TDO信号。信号1035及信号1040可被视为中间TDO信号，因为信号1035或信号1040中的一者作为TDO被传递。联合测试行动小组控制器1005例如根据旁路使能信号的状态提供控制信号1045到选择器电路1025。选择器电路1025可实施为复用器或能够响应于控制信号选择性传递多个信号中的一者或响应于控制信号产生具有所要状态的特定信号的任何其它电路。在任何情况下，选择器电路1025允许信号1035(TDI信号或馈通旁路信号)或信号1040中任一者作为TDO传递。通过选择器电路1020及选择器电路1025的信号路径为未寄存的路径，不同于从TDI通过联合测试行动小组控制器1005及输出信号1040的寄存器1055的路径。以此方式，选择器电路1025确定是传递未寄存的信号(TDI信号或馈通旁路信号)还是寄存的信号(信号1040)作为TDO。
在一个方面中，旁路使能信号实施为将在基底单元中具有弱上拉使能的双向开放漏极信号。不管模式如何，在馈通旁路命令不处于联合测试行动小组控制器1005的联合测试行动小组指令寄存器中时，每一基底单元将驱动旁路使能为低。当馈通旁路命令或高Z命令处于联合测试行动小组指令寄存器中时，或在测试逻辑重设状态后，旁路使能信号可为三态的。因此，若所有基底单元处于馈通旁路模式中时，则旁路使能信号将为高。不管模式如何，在馈通旁路命令或高Z命令处于联合测试行动小组指令寄存器中时，或在测试逻辑重设状态后，每一基底单元将传递信号1035作为TDO信号。当馈通旁路指令或高Z指令处于联合测试行动小组指令寄存器中时，联合测试行动小组接口在处于馈通旁路模式中时传递馈通旁路信号1035作为TDO信号。在测试逻辑重设状态后，联合测试行动小组接口在处于馈通旁路模式中时也传递馈通旁路信号作为TDO信号，且馈通旁路指令或高Z指令处于联合测试行动小组指令寄存器中。在测试逻辑重设状态后，联合测试行动小组接口在处于馈通旁路模式中时也传递馈通旁路信号作为TDO信号，且旁路使能信号为高。如果旁路使能信号为低，那么联合测试行动小组控制器1005使用寄存器1055、使用信号1035或使用信号1040(如由馈通模式确定)将TDI引脚连接到TDO引脚。使用如所描述的多个基底单元实施裸晶时，此旁路将显著降低馈通延迟。
参考图10所描述的联合测试行动小组接口可添加到任何其它裸晶(例如，裸晶110)，以进一步降低馈通延迟。因此，基于联合测试行动小组接口根据具体情况在每一裸晶中和/或基底单元中的模式，多裸晶IC可经配置以产生单个装置识别符或传递单独一值。出于测试多裸晶IC自身的目的，可将联合测试行动小组接口放置于一操作模式中，在所述操作模式中，每一个别裸晶和/或基底单元能够响应于装置识别符和/或传递一个一值。联合测试行动小组接口的操作模式的任何组合可基于在每一裸晶和/或基底单元中提供信号值到联合测试行动小组控制器来实施，以在每个裸晶和/或每个基底单元的基础上实现所述联合测试行动小组接口的所要操作模式。
根据本说明书内所揭示的创造性布置，每一基底单元进一步可设计成包含完全独立的内建自测试(BIST)结构。每一基底单元还可包含大约50个探针引脚加供电端及接地端的标准低引脚计数接口。每一基底单元的小尺寸有助于多位点测试。在晶片分类期间，多位点测试允许同时测试许多裸晶。在一个方面中，高产晶片可用于制造具有最大数目的基底单元的裸晶，因为良好裸晶需要多个连续的基底单元。低产晶片可用于形成具有最低数目(例如较少)的基底单元的裸晶，因为需要较少连续的良好基底单元。
以结合方式参考图9及10来描述示范性操作场景。插入层具有三个相同的如图9中所说明配置且在本说明书中描述的基底单元。每一基底单元包含如参考图10所描述的联合测试行动小组控制器。基底单元120及125正以正常模式操作。基底单元130以馈通旁路模式操作。参考图10所描述的不具有额外特征的第四标准(例如常规)的联合测试行动小组控制器可包含在另一裸晶(例如，FPGA)内，所述裸晶也安装在插入层上。第四联合测试行动小组控制器的TDI引脚连接到基底单元130的TDO引脚。
通过在将共同的TMS引脚设置为高的情况下对所有基底单元所共有的TCK引脚计时七次，将所有联合测试行动小组控制器放置在测试逻辑重设状态中。所有联合测试行动小组控制器将处于馈通旁路模式，从而使旁路使能引脚为三态并使旁路使能信号在插入层内为高。
可再次使用TMS及TCK引脚对联合测试行动小组控制器进行计时，以将联合测试行动小组控制器放置在转换-DR状态中。在正常模式中操作的联合测试行动小组控制器使用非寄存路径将TDI引脚连接到TDO引脚。在馈通旁路模式中操作的联合测试行动小组控制器使用非寄存路径将馈通旁路引脚连接到TDO引脚。第四联合测试行动小组控制器在正常旁路模式中操作并在TDI引脚与TDO引脚之间具有信号寄存器延迟。
接着可使用TMS及TCK引脚对JTAP控制器进行计时，以向基底单元120、125、130内的联合测试行动小组控制器的指令寄存器及第四联合测试行动小组控制器分别加载指令“馈通旁路”、“馈通旁路”、“馈通旁路”及“外测试”。
可再次使用TMS及TCK引脚对联合测试行动小组控制器进行计时，以实施转移-DR状态。在正常模式中操作的联合测试行动小组控制器使用非寄存路径将TDI引脚连接到TDO引脚。在旁路使能模式中操作的联合测试行动小组控制器使用非寄存路径将馈通旁路引脚连接到TDO引脚。第四联合测试行动小组控制器将联合测试行动小组控制器的I/O边界扫描寄存器连接在所述单元的TDI引脚与TDO引脚之间。结果是装置仅第四单元的边界扫描寄存器(参照多裸晶IC)处于装置的TDI引脚与TDO引脚之间的适当位置中，同时在三基底单元中引发的延迟在馈通旁路中最小。
可再次使用TMS及TCK引脚对JTAP控制器进行计时，以向每一基底单元120、125、130的联合测试行动小组控制器的指令寄存器及第四联合测试行动小组控制器加载指令“高-Z”。
可再次使用TMS及TCK引脚对联合测试行动小组控制器进行计时，以实施转移-DR状态。在正常模式中操作的基底单元联合测试行动小组控制器使用非寄存路径将TDI引脚连接到TDO引脚。在旁路使能模式中操作的联合测试行动小组控制器使用非寄存路径将馈通旁路引脚连接到TDO引脚。第四联合测试行动小组控制器将单个旁路寄存器连接在所述单元的TDI引脚与TDO引脚之间。所有联合测试行动小组控制器使I/O为三态，如高-Z命令所要求。结果是装置(参照多裸晶IC)在TDI引脚与TDO引脚之间具有单个寄存器，同时在三基底单元中引发的延迟在馈通旁路模式中最小。
图11为说明图10的联合测试行动小组接口的可操作状态的表格。“旁路信号模式”列指示旁路信号的状态。“指令寄存器”列指示联合测试行动小组控制器内的指令寄存器中的特定联合测试行动小组指令。“馈通旁路信号”列指示馈通旁路信号是否用于由表格11的行所定义的模式，其中“旁路输入”指示信号被或可被使用。“旁路使能信号”列指示联合测试行动小组接口的旁路使能信号的状态。“作为TDO传递的信号”指示哪个信号路径有效并用于根据行中的联合测试行动小组接口的其它元件的状态从联合测试行动小组接口产生和/或传输TDO信号输出。作为TDO信号输出的特定信号可为：作为信号1035传递并接着作为TDO输出的TDI信号(未寄存)；在联合测试行动小组控制器内寄存并作为信号1040传递及作为TDO输出的TDI信号(寄存)；或作为信号1035传递并接着作为TDO输出的馈通旁路信号(未寄存)。
本说明书内所揭示的实例提供用于开发各种多裸晶IC产品同时减少所需掩模组数目的技术。利用插入层技术来将裸晶的基底单元以通信方式与其它裸晶链接。如所论述，基底单元是相同的并且无法通过实施每一基底单元的裸晶彼此通信。与允许裸晶与仅几十个信号耦合的封装技术的限制相反，插入层技术允许裸晶以数以千计的信号密度耦合在一起。
出于解释的目的，阐述特定的命名法以提供对本文中所揭示的各种发明性概念的透彻理解。然而，本文所用的术语仅出于描述具体实施例的目的且并不意图为限制性的。例如，在整个本说明书中对“一个实施例”、“一实施例”或类似语言的引用意味着结合实施例描述的特定特征、结构或特性包含在本说明书内所揭示的在至少一个实施例中。因此，短语“在一个实施例中”、“在一实施例中”以及类似语言在整个本说明书中的出现可以(但不一定)全部指代同一实施例。
本文所使用的术语“一”被定义为一个或一个以上。本文所使用的术语“多个”被定义为两个或两个以上。如本文所使用的术语“另一”被定义为至少第二或更多。如本文所使用的术语“耦合”被定义为连接，不论是没有任何介入元件的直接地连接还是利用一或多个介入元件的间接地连接，除非另外指明。两个元件还可以机械方式、电气方式，或通信链接方式通过通信信道、路径、网络，或系统来耦接。
如本文所使用的术语“和/或”指代并包含相关联的所列项目中的一或多者的任何和所有可能的组合。将进一步理解，当用于本说明书时，术语“包含(includes)”和/或“包含(including)”指定存在所陈述的特征、整数、步骤、操作、元件和/或组件，但不排除存在或添加一或多个其它特征、整数、步骤、操作、元件、组件和/或其群组。还将理解，尽管术语“第一”、“第二”等在本文中可以用于描述各种元件，但这些元件不应受这些术语的限制，因为这些术语仅用于区分元件。
取决于上下文，术语“如果”可以被解释为表示“当……时”或“在……之后”或“响应于确定”或“响应于检测”。类似地，取决于上下文，短语“如果确定”或“如果检测到【规定条件或事件】”可以解释为表示“在确定后”或“响应于确定”或“在检测到【规定条件或事件】后”或“响应于检测到【规定条件或事件】”。
以下权利要求书中所有手段或步骤加功能元件的相对应的结构、材料、动作以及等效物意在包含用于结合如特别请求的其它所请求的元件来执行功能的任何结构、材料或动作。在图式中，所示出的各种元件和/或区块未按比例绘制。因此，区块和/或元件中的一或多者的尺寸可根据所示出的实例而变化。
在不脱离本发明的精神或本质属性的情况下，本说明书内所揭示的本发明可以以其它形式来体现。因此，应该参考以上权利要求书而非前述指示本发明的范围的说明书。

Claims (12)

1.一种集成电路结构，所述集成电路结构包括：
第一裸晶；
第二裸晶，所述第二裸晶包括第一基底单元和第二基底单元；
其中所述第一基底单元和所述第二基底单元中的每一者为独立的，并且在所述第二裸晶中的所述第一基底单元与所述第二基底单元之间没有信号通过；以及
插入层，所述插入层包括将所述第一裸晶耦合到所述第一基底单元的第一多个裸晶间导线、将所述第一裸晶耦合到所述第二基底单元的第二多个裸晶间导线，以及将所述第一基底单元耦合到所述第二基底单元的第三多个裸晶间导线。
2.根据权利要求1所述的集成电路结构，其中所述第一基底单元和所述第二基底单元是相同的。
3.根据权利要求1所述的集成电路结构，其中所述第一基底单元和所述第二基底单元由不包含电路元件的划线区域隔开。
4.根据权利要求1至3中任一项所述的集成电路结构，其中：
所述第一裸晶包括第一联合测试行动小组接口；
所述第一基底单元包括第二联合测试行动小组接口；并且
所述第二基底单元包括第三联合测试行动小组接口。
5.根据权利要求4所述的集成电路结构，其中所述第二联合测试行动小组接口提供对所述第二联合测试行动小组接口的测试数据输入信号进行寄存的第一操作模式以及不对所述第二联合测试行动小组接口的所述测试数据输入信号进行寄存的第二操作模式。
6.根据权利要求5所述的集成电路结构，其中所述第三联合测试行动小组接口提供对所述第三联合测试行动小组接口的测试数据输入信号进行寄存的第一操作模式以及不对所述第三联合测试行动小组接口的所述测试数据输入信号进行寄存的第二操作模式。
7.根据权利要求4所述的集成电路结构，其中所述第二联合测试行动小组接口包括：
缓冲器，所述缓冲器经配置以接收联合测试行动小组信号并产生所述联合测试行动小组信号的经缓冲版本作为输出。
8.根据权利要求4所述的集成电路结构，其中所述插入层包括：
裸晶间导线，所述裸晶间导线将所述第一基底单元的测试数据输入引脚与所述第二基底单元的馈通旁路引脚耦合；
其中所述裸晶间导线在所述第一基底单元与所述第二基底单元之间形成未寄存的信号路径。
9.根据权利要求8所述的集成电路结构，其中所述第三联合测试行动小组接口包括：
测试数据输入引脚，所述测试数据输入引脚通过所述插入层的裸晶间导线耦合到所述第二联合测试行动小组接口的测试数据输出引脚；
寄存器，所述寄存器耦合到所述测试数据输入引脚，并经配置以产生在所述测试数据输入引脚上接收到的信号的寄存版本作为所述第三联合测试行动小组接口的第一中间测试数据输出信号；以及
选择器电路，所述选择器电路经配置以根据所述第三联合测试行动小组接口的操作模式，将所述第一中间测试数据输出信号或未寄存的第二中间测试数据输出信号传递到所述第二基底单元的测试数据输出引脚。
10.根据权利要求1至3中任一项所述的集成电路结构，其中每一基底单元包括联合测试行动小组接口，所述联合测试行动小组接口包括：
联合测试行动小组控制器，所述联合测试行动小组控制器经配置以接收测试数据输入信号，并产生所述测试数据输入信号的寄存版本作为第一中间测试数据输出信号；
第一选择器，所述第一选择器经配置以在所述联合测试行动小组控制器的控制下传递馈通旁路信号或所述测试数据输入信号作为第二中间测试数据输出信号；以及
第二选择器，所述第二选择器经配置以在所述联合测试行动小组控制器的控制下传递所述第一中间测试数据输出信号或所述第二中间测试数据输出信号。
11.根据权利要求1至3中任一项所述的集成电路结构，其中：
所述第一基底单元包括通过所述第二多个裸晶间导线耦合到所述第一裸晶的动态配置端口；并且
所述第二基底单元包括通过所述第三多个裸晶间导线耦合到所述第二裸晶的动态配置端口。
12.根据权利要求11所述的集成电路结构，其中：
所述第一基底单元可经配置以实施多个操作模式中的一个模式；并且
所述第二基底单元可经配置以实施独立于所述第一基底单元的所述操作模式的所述多个操作模式中的一个模式。
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