CN103460656B - 用于通讯的多芯片模组、系统及方法 - Google Patents

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Abstract

兹揭示一多芯片模组（500）的一实施例。在该多芯片模组（500）的此实施例中，一收发器晶片（501）系具有多个收发器（511）。一纵横式交换器晶片（503）系具有至少一个纵横式交换器（513）。一协定逻辑区块晶片（502）系具有多个协定逻辑区块（512）。该收发器晶片（501），该纵横式交换器晶片（503）和该协定逻辑区块晶片（502）系一起被耦合至一中介层（510）。该中介层（510）系使该等收发（511）器和该等协定逻辑区块（512）彼此互连，且使该等协定逻辑区块（512）和该至少一个纵横式交换器（513）彼此互连。

Description

用于通讯的多芯片模组、系统及方法
技术领域
本发明的一实施例系与集成电路元件(IC)有关，更特别而言，本发明的一实施例系与用于通讯之多芯片模组有关。
背景技术
高处理量之交换器结构集成电路传统上系以单一的单石集成电路所形成，其系倾向为一大致上大型的集成电路。因此，与制作此等用于各种应用环境的集成电路之半导体制程的复杂度及/或成本系相当高。再者，假如一协定充分地被改变，则此等大型的单石集成电路可能需要被更换进而增加成本。于是，提供用以降低此等成本之一高处理量的交换结构系合意的。
发明内容
一个或更多实施例通常系与用于通讯之多芯片模组有关。
一实施例通常系关于多芯片模组。在此实施例中，收发器晶片系具有多个收发器。纵横式交换器晶片系具有至少一个纵横式交换器。协定逻辑区块晶片系具有多个协定逻辑区块。该收发器晶片，该纵横式交换器晶片和该协定逻辑区块晶片系一起被耦合至中介层。该中介层系使该等收发器和该等协定逻辑区块彼此互连，且使该等协定逻辑区块和该至少一个纵横式交换器彼此互连。
在前段所描述的实施例之各种其它实施例中，该多芯片模组可进一步包括以下的一或更多者。第二收发器晶片可具有多个第二收发器。第二协定逻辑区块晶片可具有多个第二协定逻辑区块。该第二收发器晶片和该第二协定逻辑区块晶片可被耦合至该中介层。该中介层可使该第二收发器和该第二协定逻辑区块彼此互连。该中介层可进一步使该第二协定逻辑区块和该至少一个纵横式交换器彼此互连。该第一收发器晶片，该第一协定逻辑区块晶片，该第二收发器晶片和该第二协定逻辑区块晶片全部皆可以第一方位被安装至该中介层的矩形晶片。该第一收发器晶片和该第一协定逻辑区块晶片可被定位在该纵横式交换器晶片之左侧上。该第二收发器晶片和该第二协定逻辑区块晶片可被定位在该纵横式交换器晶片之右侧上。该第一收发器晶片可为最左外侧晶片。该第二收发器晶片可为最右外侧晶片。第三收发器晶片可具有多个第三收发器。第三协定逻辑区块晶片可具有多个第三协定逻辑区块。该第三收发器晶片和该第三协定逻辑区块晶片可被耦合至该中介层。该中介层可使该第三收发器和该第三协定逻辑区块彼此互连。该中介层可进一步使该第三协定逻辑区块和该至少一个纵横式交换器彼此互连。第四收发器晶片可具有多个第四收发器。第四协定逻辑区块晶片可具有多个第四协定逻辑区块。该第四收发器晶片和该第四协定逻辑区块晶片可被耦合至该中介层。该中介层可使该第四收发器和该第四协定逻辑区块彼此互连。该中介层可进一步使该第四协定逻辑区块和该至少一个纵横式交换器彼此互连。该第一协定逻辑区块，该第二协定逻辑区块，该第三协定逻辑区块和该第四协定逻辑区块全部皆可为现场可程式规划。该第三收发器晶片，该第四收发器晶片，该第三协定逻辑区块晶片和该第四协定逻辑区块晶片全部皆可以第二方位被安装至该中介层的矩形晶片。该第二方位大致上可至少垂直于该第一方位。该第三收发器晶片和该第三协定逻辑区块晶片可被定位在该纵横式交换器晶片之顶侧上。该第四收发器晶片和该第四协定逻辑区块晶片可被定位在该纵横式交换器晶片之底侧上。该第三收发器晶片可为最顶外侧晶片。该第四收发器晶片可为最底外侧晶片。该第一收发器晶片，该第二收发器晶片，该第三收发器晶片和该四收发器晶片大致上可分别比该第一协定逻辑区块晶片，该第二协定逻辑区块晶片，该第三协定逻辑区块晶片和该第四协定逻辑区块晶片还长。该多芯片模组可在系统中。该系统可包含网路交换器，该网路交换器可具有背板，线路卡和交换卡。该多芯片模组可被安装在该线路卡或该交换卡上。
另一实施例通常系与用于通讯之方法有关。在此实施例中，封包系由多芯片模组之收发器晶片所接收。该封包系从该收发器晶片经由中介层以被提供至该多芯片模组之协定逻辑区块晶片。该中介层系使该收发器晶片和该协定逻辑区块晶片彼此互连。该封包系从该协定逻辑区块晶片经由该中介层以被提供至该多芯片模组之纵横式交换器晶片。该中介层系使该协定逻辑区块晶片和该纵横式交换器晶片彼此互连。
在前段所描述的实施例之各种其它实施例中，该用于通讯之方法可进一步包括以下的一或更多者。可将该封包经由该中介层以从该纵横式交换器晶片提供至该多芯片模组之第二协定逻辑区块晶片。该中介层可使该第二协定逻辑区块晶片和该纵横式交换器晶片彼此互连。可将该封包经由该中介层以从该第二协定逻辑区块晶片提供至该多芯片模组之第二收发器晶片。该中介层可使该第二协定逻辑区块晶片和该第二收发器晶片彼此互连。可从该第二收发器晶片发送该封包离开该多芯片模组。可用该第一协定逻辑区块晶片来实例化第一移入处理区块，以依据第一协定来移入处理该封包。可用该第二协定逻辑区块晶片来实例化第一移出处理区块，以依据该第一协定来移出处理该封包。可用该第一协定逻辑区块晶片来实例化第二移入处理区块，以依据第二协定来移入处理另一封包。可用该第二协定逻辑区块晶片来实例化第二移出处理区块，以依据该第二协定来移出处理该其它封包。该第一协定和该第二协定可为不同协定。响应于第一移入处理区块组态位元串流，该第一移入处理区块可以用第一可程式规划资源来实例化。响应于第二移入处理区块组态位元串流，该第二移入处理区块可以用第二可程式规划资源来实例化。响应于第一移出处理区块组态位元串流，该第一移出处理区块可以用第三可程式规划资源来实例化。响应于第二移出处理区块组态位元串流，该第二移出处理区块可以用第四可程式规划资源来实例化。可将该封包经由该中介层以从该纵横式交换器晶片提供回到该多芯片模组之第一协定逻辑区块晶片。可将该封包经由该中介层以从该第一协定逻辑区块晶片提供回到该多芯片模组之第一收发器晶片。可从该第一收发器晶片发送该封包离开该多芯片模组。依据协定可以用该第一协定逻辑区块晶片来实例化移入处理区块，用以移入处理该封包，并且依据该协定可以用该第一协定逻辑区块晶片来实例化移出处理区块，用以移出处理该封包。
又另一实施例通常系与一多芯片模组有关。在此一实施例中，至少一个通讯晶片，至少一个协定逻辑区块晶片和一纵横式交换器晶片系被安装在一中介层上。该中介层系使该至少一个通讯晶片，该至少一个协定逻辑区块晶片和该纵横式交换器晶片互连，以经过由该至少一个通讯晶片，该至少一个协定逻辑区块晶片和该纵横式交换器晶片所代表之三个类型的晶片中的至少一者以将资讯在该多芯片模组中来回通讯。
在前段所描述的实施例之各种其它实施例中，该多芯片模组可进一步包括以下的一或更多者。第一数目个该至少一个通讯晶片和该至少一个协定逻辑区块晶片可以用第一方位被安装在该中介层上。第二数目个该至少一个通讯晶片和该至少一个协定逻辑区块晶片可以用第二方位被安装在该中介层上。该第一方位可垂直或大致上垂直于该第二方位。该至少一个通讯晶片可使用第一半导体制程来制作。该至少一个协定逻辑区块晶片可使用比该第一半导体制程还先进之一第二半导体制程来制作。该纵横式交换器晶片可使用该第二半导体制程来制作。
附图说明
图1系用以描述其中可实施本发明一个或更多观点的一柱状现场可程式规划栅极阵列(FPGA)架构的一示范性实施例的一简化区块图；
图2系用以描述一网路交换器的一示范性实施例的一立体区块视图；
图3系用以描述一交换系统的一示范性实施例的一区块图；
图4系用以描述一单基板交换系统的一示范性实施例的一区块图；
图5系用以描述一多芯片模组的一示范性实施例的一区块图；
图6系用以描述一多芯片模组的另一示范性实施例的一区块图；
图7系用以描述一多芯片模组之的又另一示范性实施例的一区块图；
图8系用以描述一多芯片模组的一示范性实施例的一立体区块视图；
图9系用以描述图8中一多芯片模组的一中介层的一示范性实施例之具有一部分透明的一立体区块视图；
图10系具有上层构件之图9的一立体区块视图；
图11系用以描述一可重新组态系统的一示范性实施例的一区块图；
图12系用以描述一通讯过程的一示范性实施例的一区块图；
图13系用以描述一实例化(instantiation)流程的一示范性实施例的一区块图；
图14系用以描述一高速序列收发器(HST)的一示范性实施例的一电路图；
图15系用以描述一高速序列收发器经耦合至一协定逻辑区块(PLB)的一示范性实施例的一电路图；
图16系用以描述一纵横式交换器的一示范性实施例的一区块/电路图；
图17系用以描述一可重新组态系统之另一示范性实施例的一区块图。
具体实施方式
在下述说明中，多个具体细节系被提到以对本发明的具体实施例提供一更详尽叙述。然而，该项领域中的技术人士应了解：本发明系可在没有于下文中给出所有该等具体细节的情况下来实现。在其它实例中，未详细描述众所周知的特征并未详细叙述以便不对本发明发生混淆。为方便说明，相同的数字编号系被使用在不同图式中以指代相同的项目；然而，在替代性实施例中，该等项目可以有所不同。再者，为清楚起见，多个物件的单一实例系可被用来指出其多个实例。
可程式规划逻辑元件(PLD)系一种众所周知类型的集成电路，其系可经程式规划以执行指定的逻辑功能。现场可程式规划栅极阵列(FPGA)的一种类型的可程式规划逻辑元件通常系包含一可程式规划瓦片阵列。该些可程式规划瓦片系可包含例如输入/输出区块(IOB)、可组态逻辑区块(CLB)、专用随机存取记忆体区块(BRAM)、倍增器、数位讯号处理区块(DSP)、处理器、时脉管理器、延迟锁定回路(DLL)等。如本文中所使用，「包含」系意谓在没有限制下的包括。
各个可程式规划瓦片典型系包含可程式规划互连件及可程式规划逻辑两者。该可程式规划互连件典型系包含具有不同长度的大量的的互连线路，其等系通过多个可程式规划互连点(PIP)进行互连。该可程式规划逻辑系使用多个可程式规划元件(其可包含例如函数产生器、暂存器、算术逻辑等等)来实施一使用者设计的逻辑。
该可程式规划互连件及该可程式规划逻辑典型系藉由将一组态资料串流载入内部组态记忆体单元中以进行程式规划，其中该内部组态记忆体单元系定义如何组态该等可程式规划元件。该组态资料系可读取自记忆体(例如从一外部可程式规划唯读记忆体)，或藉由一外部装置以被写入该现场可程式规划栅极阵列。各别记忆体单元的一总集状态系决定该现场可程式规划栅极阵列的功能。
另一类型的可程式规划逻辑元件系为复杂可程式规划逻辑元件或CPLD。该复杂可程式规划逻辑元件系包含藉由一互连交换器矩阵以连接在一起且连接至输入/输出(I/O)资源的两个或更多「功能区块」。该复杂可程式规划逻辑元件系的各个功能区块系包含类似于可程式规划逻辑阵列(PLA)及可程式规划阵列逻辑(PAL)元件中所使用到的一两阶及/或(AND/OR)结构。在该复杂可程式规划逻辑元件中，组态资料典型系以芯片上方式而被储存在非挥发性记忆体中。在一些复杂可程式规划逻辑元件中，组态资料系被以芯片上方式而被储存在非挥发性记忆体中，接着被下载至挥发性记忆体以作为一初始组态(程式规划)顺序的一部分。
对于所有该些可程式规划逻辑元件(PLD)来说，该元件的功能性系可藉由用于控制目的而予以提供的资料位元进行控制。该等资料位元系能被储存在挥发性记忆体(例如：静态记忆体单元，如在现场可程式规划栅极阵列及一些复杂可程式规划逻辑元件中)、非挥发性记忆体(例如：快闪记忆体，如在一些复杂可程式规划逻辑元件中)、或其它类型的记忆体单元中。
其它可程式规划逻辑元件系藉由应用诸如一金属层的一处理层以进行程式规划，该处理层系可程式规划地使该元件上的各种元件互连。该些可程式规划逻辑元件系已知为掩模可程式规划元件。该些可程式规划逻辑元件系能以其它方式来实施，例如使用熔丝或反熔丝技术。该术语「可程式规划逻辑元件」系包含但不限于这些示范性元件，而且涵盖仅部分可程式规划的元件。举例来说，一种类型的可程式规划逻辑元件系包含一经硬体编码晶体管逻辑和一可程式规划交换器结构(用以可程式规划的方式互连该经硬体编码晶体管逻辑)的一组合。
如上文所注记，先进的现场可程式规划栅极阵列系能包含数种不同类型的可程式规划逻辑区块。举例来说：图1所例示一现场可程式规划栅极阵列架构100系包含许多个不同的可程式规划瓦片，其包含多个十亿位元收发器(MGT)101、可组态逻辑区块(CLB)102、随机存取记忆体区块(BRAM)103、输入/输出区块(IOB)104、组态及计时逻辑(CONFIG/CLOCK)105、数位讯号处理区块(DSP)106、专用输入/输出区块(I/O)107(例如：组态连接埠及时脉连接埠)，和其它可程式规划逻辑108，诸如数位时脉管理器、类比至数位转换器、系统监视逻辑等等。一些现场可程式规划栅极阵列系亦包含专用处理器区块(PROC)110。
在一些现场可程式规划栅极阵列中，各个可程式规划瓦片系包含可程式规划互连元件(INT)111，其系具有来回在各个邻近瓦片中的一对应互连元件的标准化连接。因此，使该等可程式规划互连元件一起系实施用于所例示现场可程式规划栅极阵列的可程式规划互连结构。该可程式规划互连元件(INT)111系亦包含来回在相同瓦片内的可程式规划逻辑元件的连接，如由所包含在图1的上部处的实例来显示。
举例来说：一可组态逻辑区块102系可包含一可组态逻辑元件(CLE)112(其系可经程式规划以实施使用者逻辑)加上单一可程式规划互连元件(INT)111。除了一个或更多可程式规划互连元件，该随机存取记忆体区块103系亦可包含一随机存取记忆体区块逻辑元件(BRL)113。典型地，在一瓦片中所包含互连元件的数目系取决于该瓦片的高度。在所绘示实施例中，随机存取记忆体区块瓦片系具有等同于五个可组态逻辑区块的相同高度，但其它数目系亦能予以使用(例如：四个)。除了适当数目的可程式规划互连元件，一数位讯号处理区块瓦片106系亦可包含一数位讯号处理区块逻辑元件(DSPL)114。除了该可程式规划互连元件(INT)111的一个实例，一输入/输出区块104系可包含例如一输入/输出逻辑元件(IOL)115的两个实例。该项领域中的技术人员将容易了解到：例如被连接到输入/输出区块逻辑元件115的实际输入/输出区块焊垫典型系不被局限到该输入/输出逻辑元件115的区域。
在所绘示实施例中，接近该晶片(图1中所示)中心的水平区域系被使用于组态、时脉及其它控制逻辑。从该水平区域延伸的垂直行109系被用来于跨于该现场可程式规划栅极阵列的广度来分布该等时脉及组态信号。
利用图1中所例示架构的一些现场可程式规划栅极阵列系包含额外逻辑区块，以扰乱用以构成该现场可程式规划栅极阵列的一绝大部分的规则柱状结构。该等额外逻辑区块系能多个可程式规划区块及/或专用逻辑。举例来说：处理器区块110系跨距数行的可组态逻辑区块及随机存取记忆体区块。
注意到：图1系倾向仅例示一示范性的现场可程式规划栅极阵列架构。例如：在一列中的逻辑区块数目、多列的相对宽度、多列的数目及次序、在该等列中所包含的逻辑区块类型、该等逻辑区块的相对大小、并且于图1的上部处所包含的互连件/逻辑实施方式系纯粹示范性的。例如：在一实际的现场可程式规划栅极阵列中，超过一个邻近例的可组态逻辑区块典型地系予以包含而不论该等可组态逻辑区块的出现，以促进使用者逻辑的有效实施方式，不过邻近可组态逻辑区块列的数目系随着该现场可程式规划栅极阵列的总大小而变化。
一种高处理量的交换结构系可为具有一个或更多纵横式交换器(XBAR)的一单石集成电路。此等单石集成电路系可具有多重重复的协定元件(PE)，其中各个协定元件系可由一个或更多高速序列收发器(HST)和一个协定逻辑区块(PLB)所组成。此一单石集成电路系可为具有硬体化协定元件的一特定应用集成电路(ASIC)或特定应用标准产品(ASSP)。
相较来说，以额外细节在下文所述的可扩展系统级封装的多晶片元件(诸如一多芯片模组(MCM))，系用于提供一高处理量的现场可程式规划网路交换器。此一可扩展系统级封装的多晶片元件系可包含多重高速序列收发器。再者，此一可扩展系统级封装的多晶片元件系可被用来提供一多协定网路交换器。
图2系用以描述一网路交换器200的一示范性实施例的一立体区块视图。该网路交换器200系可包含一个或更多线路卡201，背板202，和一个或更多交换卡203。此网路交换器200系可进一步包含一底座，一热转移装置，或其它构件，其等系因为清楚且非限制性目的而未显示或叙述在本文中。
图3系用以描述一交换系统300的一示范性实施例的一区块图。举例来说：该交换系统300系可被实施为一网路交换器，诸如图2的网路交换器200。该交换系统300系可为一底座型的交换系统；然而，其他类型的交换系统系亦可依据本文中的叙述来使用。
该交换系统300系包含背板302和一个或更多线路卡，诸如线路卡301-1到301-P(301)，其中P系为等于或大于1的一正整数。该交换系统300系进一步包含一个或更多交换卡，诸如交换卡303-1到303-Q(303)，其中Q系为等于或大于1的一正整数。至少一个线路卡301系跨过该背板302以与至少一个交换卡303互连。更具体来说，两个或更多线路卡301系跨过该背板302以与至少一个交换卡303互连。
举例来说：各个线路卡301系可包含一个或更多实体层装置(PHY)，诸如线路卡301-1的实体层装置311。该等实体层装置311系可直接与线路介面进行通讯，其中此等线路介面系可为用于传播讯号的光纤、同轴缆线、金属接线传导物、或其它媒体。此等线路介面一般系已知且因为清楚及非限制性目的而未显示在图3中。举例来说：该等实体层装置311系可被连接至一个或更多线路卡的协定处理器，诸如协定处理器312。例如在一电信系统中，该协定处理器312系可被指称为一制框器(framer)，其中此一制框器系可被用于处理SONET、SDH、OTN或其他类型的讯框。再者，例如在一乙太网路型系统中，该协定处理器312系可被指称为一媒体存取控制器(MAC)。
一线路卡的协定处理器312系可直接经由该背板302以与一交换卡303进行通讯。可选地，该协定处理器312系可经由另一线路卡装置或其它线路卡装置313以与一交换卡303进行通讯。例如：此等装置313系可包含网路处理器、流量管理器、记忆体模组、及/或背板介面装置。例如：记忆体系可被使用于一查找表中的封包缓冲。再此，应该要理解到：可以有超过一个的交换卡303，其中多重交换卡系可被使用于交换扩展性及/或冗余性。
图3中的双向箭头341到343一般系代表可以涉及多重迹线的电气链路。对于此等链路的每条链路来说，一高速序列传送器系可将一讯符从该链路的一末端驱动至该链路的另一末端，其中一高速序列接收器系可接收此讯符且予以解译。在其它实例中，晶片对晶片(die-to-die)链路系可以并行方式驱动。
举例来说：该等交换卡303各者系包含至少一个背板交换器，诸如背板交换器330-1到330-Q(330)。该等背板交换器330系可以多芯片模组(MCM)来实施，如下文以额外细节详加叙述。
图4系用以描述一单基板交换系统400的一示范性实施例的一区块图。举例来说：对于经实施为桌上型交换器、可堆迭交换器或类似物的交换系统来说，一般系使用诸如主机板401的单主机板。除了因为清楚及非限制性目的而为例式性地描述在本文中的其他构件，该主机板401系亦可包含一交换器装置402，记忆体403，和实体层装置311。
该交换器装置402系可以一多芯片模组来实施，如以额外细节在下文所述。该交换器装置402系可被耦合以用于和该记忆体403进行通讯，且可被耦合以用于和该等实体层装置311进行通讯。
图4中的双向箭头441一般系代表可以涉及多重迹线的电气链路。对于此等链路中的每条链路来说，一高速序列传送器系可将一讯符从该链路的一末端驱动至该链路的另一末端，其中一高速序列接收器系可接收且解译此讯符。
图5系用以描述一多芯片模组500的一示范性实施例的一区块图。该多芯片模组500系包含三种类型的集成电路晶片：一收发器晶片，一协定逻辑区块晶片和一纵横式交换器晶片，此等所有晶片系被耦接置一中介层510。举例来说：该多芯片模组500系可被使用作为与实体层介面相关联的一交换器装置，诸如图4的交换器装置402和实体层装置311；一背板交换器，诸如图3的背板交换器330；及/或与实体层介面相关联的一协定处理器，诸如图3的一协定处理器312和实体层装置311。
在此示范性实施例中，四个收发器晶片501-1到501-4(501)系被安装或另外被耦合至该中介层510。在此示范性实施例中，每个收发器晶片501系具有多重高速序列收发器(HST)511。每个高速序列收发器511系可包含一个或更多高速序列传送器，一个或更多高速序列接收器，及一个或更多相关联的时脉倍增和时脉分布电路系统区块，如下文以额外细节详加叙述。应该要理解到：除了一收发器晶片，一独立的传送器晶片和一独立的接收器晶片系亦可被使用。据此，该收发器晶片501可以更普遍地被认为是通讯晶片，而不论是双向通讯还是单向通讯。
在此示范性实施例中，四个协定逻辑区块晶片502-1到502-4(502)系被安装或另外被耦合至该中介层510。每个协定逻辑区块晶片502系具有用于实施协定处理逻辑功能的多重协定逻辑区块(PLB)512。然而应该要理解到：除了可以与一协定逻辑区块相关联的其它构件，该等协定逻辑区块晶片502各者系亦可包含诸如多个非高速序列收发器输入/输出(HST I/O)的额外构件。在此示范性实施例中，该等协定逻辑区块晶片502系基于现场可程式规划栅极阵列的协定逻辑区块512。因此应该要理解到：该等协定逻辑区块晶片502系包含多个可程式规划资源，其系可例如使用一个或更多组态位元串流进行程式规划，来以硬体方式提供协定处理逻辑功能。
应该要理解到：通常可以为矩形或方型的晶片501-1，501-2，502-1和502-2所有系可被安装在该中介层510上，使得并行或大致上并行于彼此以用于「并排整合」或「2D整合」。同样地，通常可以为矩形或方型的晶片501-3，501-4，502-3和502-4所有系可被安装在该中介层510上，使得并行或大致上并行于彼此以用于「并排整合」或「2D整合」。然而，当经安装在该中介层510上时，该等晶片501-1，501-2，502-1和502-2的方位系垂直或大致上垂直于该等晶片501-3，501-4，502-3和502-4。
在此示范性实施例中，单一纵横式交换器晶片503系被安装在或另外耦合至该中介层510。该纵横式交换器晶片503系可包含一个或更多纵横式交换器(XBAR)513。再者，在另一实施例中，该等纵横式交换器513系可包含具有较小纵横式构件的一阵列，且此等纵横式构件系可使用相关联的整体控制发讯加以控制。
该中介层510在此示范性实施例中系一被动式中介层。换言的，该中介层510系仅仅提供互连性，如下文以额外细节详加叙述。该中介层510系以各别配对方式使各别晶片501和502互连以用于双向通讯，且使该等晶片502和503互连以用于双向通讯。
该收发器晶片501-1的高速序列收发器511系对该多芯片模组500提供一左侧的实体层介面。该中介层510系将该收发器晶片501-1的高速序列收发器511互连至该协定逻辑区块晶片502-1的协定逻辑区块512。该协定逻辑区块晶片502-1的协定逻辑区块512系藉由该中介层510而被互连至该纵横式交换器晶片503的至少一个纵横式交换器513。
该收发器晶片501-2的高速序列收发器511系对该多芯片模组500提供一右侧的实体层介面。该中介层510系将该收发器晶片501-2的高速序列收发器511互连至该协定逻辑区块晶片502-2的协定逻辑区块512。该协定逻辑区块晶片502-1的协定逻辑区块512系藉由该中介层510而被互连至该纵横式交换器晶片503的至少一个纵横式交换器513。
该收发器晶片501-3的高速序列收发器511系对该多芯片模组500提供一顶侧的实体层介面。该中介层510系将该收发器晶片501-3的高速序列收发器511互连至该协定逻辑区块晶片502-3的协定逻辑区块512。该协定逻辑区块晶片502-3的协定逻辑区块512系藉由该中介层510而被互连至该纵横式交换器晶片503的至少一个纵横式交换器513。
该收发器晶片501-4的高速序列收发器511系对该多芯片模组500提供一底侧的实体层介面。该中介层510系将该收发器晶片501-4的高速序列收发器511互连至该协定逻辑区块晶片502-4的协定逻辑区块512。该协定逻辑区块晶片502-4的协定逻辑区块512系藉由该中介层510而被互连至该纵横式交换器晶片503的至少一个纵横式交换器513。
应该要理解到：所有该等收发器晶片501系可藉由相同的遮罩层集合来制造。更一般来说，应该要理解到：配随着对即使在相同晶圆上的晶片的间从有多个变化的理解，所有该等收发器晶片501系可被相同地制作。同样地，应该要理解到：所有该等协定逻辑区块晶片502系可被相同地制作。此外，应该要理解到：该等纵横式交换器晶片系可对于多个多芯片模组500来大量制造。再者，对于制作多个多芯片模组500来说，所有该等晶片501到503以及该中介层510系可被大量生产。
同样，应该要理解到：该等晶片501到503中的各个晶片系一单石晶片；然而，该等晶片501到503中的各个此晶片大致上系可小于被用来提供图3的一整个背板交换器303、图4中具有该等实体层装置311的一整个交换器装置402、或图3中具有该等实体层装置311的一整个协定处理器312的单一单石晶片。因此，应该要理解到：每个晶圆上有更多晶片系可成为用来生产的候选者，且对于该多芯片模组500的良率系可高于此一整个单石交换装置。
沿着该些线路，应该要理解到：相较以一单石混合化晶片(亦即包含诸如收发作用，协定处理作用和纵横式交换作用的功能)对此电路系统的一可比较实施，以有限种类的构件来重复制造一晶片的能力系可造成较高产量和较小晶片尺寸两者。应该进一步要理解到：该等晶片501到503系可使用不同的半导体制程来制作。例如：该晶片501的高速序列收发器511系可藉由用于类比设计的一更成熟且稳定的制程来制作，且该晶片502的协定逻辑区块512及该晶片503的纵横式交换器513系可使用更先进的半导体制程来制作，亦即具有更积极微影蚀刻的半导体制程。一般应该要理解到：藉由更积极的微影蚀刻，一先进半导体制程相较一不太先进的半导体制程来说通常系具有一较小的最小维度特性尺寸。
为清楚起见以经由实例而非限制性，由一多芯片模组500所提供的一交换结构的一示范性实施例系加以叙述。然而，应该要理解到：包含多个变化的来自此示范性实施例的许多变化例系可加以使用。对于每秒有1.28兆位元(Tbps)的实施例来说，例如可以是一硅中介层的中介层510系可能已经安装有：各个具有32个每秒有百亿位元(10Gbps)的高速序列收发器511的四个收发器晶片501；四个协定逻辑区块晶片502；及具有两个纵横式交换器513的一个纵横式交换器晶片503。因此，一般来说，四个输入/输出-协定逻辑区块配对系可分别被耦合至该纵横式交换器晶片503的四个介面(通常为「边缘」或「侧边」)中的一介面，以形成一交换器结构产品。可选地，此交换器结构产品系可以较少量但较高速的收发器来实施。例如：该等四个收发器晶片501各者系可具有16个每秒有两百亿位元(20Gbps)的高速序列收发器511。再者，应该要理解到：在一收发器晶片501上的高速序列收发器511系未必须皆相同。例如：在相同的收发器晶片501上系可存有两百五十亿位元(25Gbps)和百亿位元(10Gbps)的高速序列收发器511，其中两种此等高速序列收发器系可使用一相同的并行介面以与该等协定逻辑区块512进行通讯，亦即在此两种类型的高速序列收发器的间交换资料。
应该要进一步理解到：在一高速序列收发器511和协定逻辑区块512的间的一介面未必是一并行介面。例如：诸如用于驱动硅中介层接线的低功率序列收发器系可被使用于此一介面。此外，一个高速序列收发器511系可与超过一个的协定逻辑区块512进行耦合。同样，一个协定逻辑区块512系与超过一个的高速序列收发器511进行耦合。
应该要理解到：包含不同内部组态的晶片501到503的不同组合系可被用来提供不同的交换器结构产品。再者，由于该等协定逻辑区块512可以含有诸如现场可程式规划栅极阵列(FPGA)型可程式规划资源的可程式规划资源，所以此等交换器结构产品系可使其协定逻辑区块硬体经过重新组态，包含对比在一工厂的重新组态的客制化或现场重新组态。
因此，应该要理解到：针对协定处理作用的变通性系可被设置此对协定逻辑区块重新组态的能力。再者，应该要理解到：整个单石交换装置的多重不同组态系可以单一多芯片模组500来取代。此外，应该要理解到：当多芯片模组500的一制造可以各种组态来分别设计该等晶片501到503中的各个晶片以在日后视需求(亦即仅当一客户购买或另外请求此产品组态时)进行组装而提供交换器结构产品时，具有大型单块元件的长久设计导入时间系可被避免。
应该要理解到：在使用80奈米或更小的微影蚀刻地现有半导体制造中，一晶片的多个晶体管传统上系已单一方位来形成。以多重方位来形成该等晶体管传统上系导致较低的产量或其它额外的制造成本。例如：对于使用先进微影蚀刻处理的单块半导体制作的集成电路的多个布局巨集来说系可具有在一相同方向上延续的所有晶体管栅极。一些集成电路的供应商系可建立两个巨集(亦即一个巨集对于该等栅极的各个方位或方向)，不过如此系可如前述般增加显著成本。
然而，举例来说，藉由具有诸如该等晶片501和502的多重矩形晶片，整个晶片系可被旋转诸如90度已用于更适合容纳来自不同方向的资料流，例如沿着一中介层510的多重侧边的连接性。更具体而言，尽管例如在该等收发器晶片501的各个晶片中的晶体管可以具有一相同方位，不过该等收发器晶片501彼此间的方位系可有所不同。
例如：该收发器晶片501-1系一最左外侧晶片，其中实体层介面系可以对应于该中介层510的一最左边缘的方式来定位。该收发器晶片501-3系一最顶外侧晶片，其中实体层介面系可以对应于该中介层510的一最顶边缘的方式来定位。尽管该收发器晶片501-1和该收发器晶片501-3可以一相同晶体管方位而被形成在相同晶圆上，不过此等晶片系可针对彼此来旋转90度以便提供用于连接实体介面的较佳定位。沿着此等线路，该收发器晶片501-2系一最右外侧晶片，其中实体层介面系可以对应于该中介层510的一最右边缘的方式来定位。再次，尽管该收发器晶片501-1和该收发器晶片501-2可以一相同晶体管方位而被形成在相同晶圆上，不过此等晶片系可针对彼此来旋转180度以便提供用于连接实体介面的较佳定位。最后，该收发器晶片501-4系一最底外侧晶片，其中实体层介面系可以对应于该中介层510的一最底边缘的方式来定位。又再次，尽管该收发器晶片501-1和该收发器晶片501-4可以相同晶体管方位而被形成在相同晶圆上，不过此等晶片系可针对彼此来旋转-90度以便提供用于连接实体介面的较佳定位。同样，该等协定逻辑区块晶片502-1到502-4系可被相应地旋转以用于分别与该等收发器晶片501-1到501-4互连。
一般来说，一纵横式交换器的一最大频宽大致上系大于经耦合至此纵横式交换器的收发器的最大频宽。据此，该等收发器系可为该多芯片模组500的一有限频宽构件。
图6系用以描述该多芯片模组500的另一示范性实施例的一区块图。在此示范性实施例中，该等收发器晶片501系被加长以更完全地采用该中介层510的长度和宽度的优势。因此，该等收发器晶片501系可具有更多的传送和接收资源，以便增加该多芯片模组500的频宽。应该要理解到：举例来说，使用诸如一硅基材的一半导体基材所制作的一被动式中介层系可具有实质空间，以供容纳用于提供互连的多条迹线。然而，加长的收发器晶片501可能更难以产出及/或在实体上配合一些应用。
图7系用以描述该多芯片模组500的又另一示范性实施例的一区块图。在此示范性实施例中，该等收发器晶片501系被缩短以更完全地采用该中介层510的长度和宽度的优势。因此，与其以单一收发器晶片501用于该中介层510的每个边缘，反倒是对该中介层510的每个边缘使用两个收发器晶片501。再次，应该要理解到：各个收发器晶片501系可从相同晶圆制造出来且刚好被旋转以用于安装至该中介层510。即使在该实例中对每个边缘使用两个收发器晶片501，应该要理解到：超过两个的晶片系可加以使用。
图8系用以描述一多芯片模组的一示范性实施例的一立体区块视图。应该要理解到：该等晶片501到503系可为该多芯片模组500的上层构件，而该中介层510则可为该多芯片模组500的一下层构件。
图9系用以描述图8中多芯片模组500的中介层510的一示范性实施例的具有一部分透明的一立体区块视图。图10系具有上层构件910和911的图9的立体区块视图，该等上层构件910和911通常系代表该等晶片501和502的一配对或该等晶片502和503的一配对。该中介层510系同时参考图8和9作出进一步叙述。
举例来说，该中介层510系可藉由诸如通常以贯硅通孔(TSV)901所代表的多重贯通传导用通孔来形成。举例来说，在该中介层510中系可形成诸如金属接线902的传导迹线。即使在该中介层510内仅例示性地描述单一传导层，然而应该要理解到：多重传导层系可加以实施。多个通孔903系可被用来从该中介层510的一顶表面向下连接至该等金属接线902。多个微凸块904系可被使用于将该等通孔901和903互连至该等上层构件910和911。
图11系用以描述一可重新组态系统1100的一示范性实施例的一区块图。该可重新组态系统1100系包含储存器1101和该多芯片模组500。该储存器1101系被耦合至该等晶片502以用于对其该等协定逻辑区块512进行组态，诸如以提供如下文以额外细节详加叙述的一移入处理功能和一移出处理功能。该储存器1101系可储存一个或更多组态位元串流1110。例如为清楚起见，即使以具有使用一多芯片模组500的一交换卡的方式来叙述该可重新组态系统1100，应该要理解到：如本文中所述的一多芯片模组500在一可重新组态系统的其它实施例中系可在一线路卡或其它类型的电路板上。
例如为清楚起见且没有限制，一般由箭头1123所指示的从左到右跨越该多芯片模组500的唯一方向系被详细叙述。然而，应该要理解到：通讯流量系可沿着该多芯片模组500的任何侧边来接收且予以交换至该多芯片模组500的任何另一侧边，一般由箭头1121到1124所指示。
一封包1125系可藉由该收发器晶片501-1来接收。此封包系可从该收发器晶片501-1经由该中介层510以被传通至该协定逻辑区块晶片502-1。响应于所提供至该等协定逻辑区块晶片502-1和502-2的一个或更多组态位元串流1110，一移入处理区块1130和一移出处理区块1131系可分别以该等协定逻辑区块晶片502-1和502-2的可程式规划资源来实例化。换言的，该移入处理区块1130和该移出处理区块1131系可分别被实例化以依据一「第一」协定来执行。举例来说，此第一协定系可藉由一消费者来详述，诸如一网路交换器或路由器的一制造。此实例化系可藉由该多芯片模组500的一制造或藉由该多芯片模组500的此消费者来实行。
该封包1125系从该收发器晶片501-1被提供至该移入处理区块1130。该移入处理区块1130系可在该封包1125上依据此第一协定来实行移入处理。例如为清楚起见且没有限制，应该要理解到：此移入处理系包含将此封包1125包装在一封套资料中。此包装的封包1125系可自该协定逻辑区块晶片502-1被传通至该纵横式交换器晶片503，且自该纵横式交换器晶片503被传通至该移出处理区块1131。该移出处理区块1131系可在此移入处理的封包1125上实行移出处理。再次，例如为清楚起见且没有限制，应该要理解到：此移出处理系包含将该包装的封包1125解开以将解开的封包1125提供至该收发器晶片501-2。该收发器晶片501-2系可将该封包1125传播离开该多芯片模组500。据此，应该要理解到：此等移入处理和移出处理系可或未必分别包含包装和解开。
假如该第一协定发生改变，则该移入处理区块1130和该移出处理区块1131系可经过重新组态以便适应此改变的协定。假如反倒是或除了该第一协定外而支持亦即一第二协定的另一协定，则该等协定逻辑区块晶片502-1和502-2的可程式规划资源系可再次经过组态以提供前述支持。
接着继续参考图11，一封包1126系例示性地被描述成由该收发器晶片501-2所接收以用于右到左跨越该多芯片模组500进行处理，通常如箭头所指示。据此，一移入处理区块1132系可以该协定逻辑区块晶片502-2的可程式规划资源实例化，来支持不同于该第一协定的一「第二」协定，且一移出处理区块1133系可以该协定逻辑区块晶片502-1实例化来支持此第二协定。据此，此等移入处理区块1132和移出处理区块1133系可藉由该多芯片模组500的一供应者或藉由该多芯片模组500的一消费者来实例化。因此，应该要理解到：一协定堆迭系可被实施在一多芯片模组500中，以用于支持跨越一个或更多纵横式交换器513的多重协定。
应该要理解到：该多芯片模组500提供一现场可程式规划交换器结构。因为协定逻辑区块构件为现场可程式规划，所以由该多芯片模组500所提供的交换器结构系可为不同协定进行重新组态，且因此，单一交换器装置系可被使用在不同应用中。换言的，与其具有用于各种应用背景的各种整体单块交换装置，反倒是数个多芯片模组500(其系数个此各种整体单块交换装置的一子集合)系可横跨此等应用背景。再者，组合不同数目的高速序列收发器，协定逻辑区块和纵横式交错器系可产出不同的交换处理量，以便适应各种应用背景。
应该要理解到：该多芯片模组500系可以该收发器晶片501的两个例子和可程式规划逻辑区块晶片502的两个例子来实施。再者，对于具有较少连接及/或消耗较小频宽的低功率应用来说，该等收发器晶片501和协定逻辑区块晶片502的例子系可有效地被组合成单一高速序列收发器-协定逻辑区块(HST-PLB)晶片，诸如通常由区块1151和1152所描述。在其它实施例中，一收发器晶片501的单一例子和一协定逻辑区块晶片502的单一例子系可经由一中介层510而彼此互连，且此协定逻辑区块晶片502的此单一例子系可经由此中介层510而被互连至一纵横式交换器晶片503，其中同样在该中介层510中的晶片501到503的此等单一例子系提供一多芯片模组500。
图12系用以描述一通讯过程200的一示范性实施例的一区块图。于1201处，一封包系由一多芯片模组的一第一收发器晶片所接收。例如：一多芯片模组500系可接收到其一收发器晶片501的一封包，诸如先前在本文中所述。于1202处，此封包系经由一中介层以从该第一收发器晶片被提供至此多芯片模组的一第一协定逻辑区块晶片。例如：一收发器晶片501系可经由此多芯片模组500的一中介层510以将一封包传通至此多芯片模组500的一协定逻辑区块晶片502，诸如先前在本文中所述。
于1203处，来自该第一协定逻辑区块晶片的封包系经由该中介层以被提供至该多芯片模组的一纵横式交换器晶片。例如：一协定逻辑区块晶片502系可经由此多芯片模组500的此中介层510以将一封包传通至一纵横式交换器晶片503，诸如先前在本文中所述。于1204处，来自该纵横式交换器晶片的封包系经由该中介层以被提供至该多芯片模组的一第二协定逻辑区块晶片。例如：此封包系可经由此多芯片模组500的此中介层510而从此纵横式交换器晶片503被传通至另一协定逻辑区块晶片502，诸如先前在本文中所述。
于1205处，来自该第二协定逻辑区块晶片的封包系经由该中介层以被提供至该多芯片模组的一第二收发器晶片。例如：此封包系可经由此多芯片模组500的此中介层510而从此其它协定逻辑区块晶片502被传通至另一收发器晶片501，诸如先前在本文中所述。于1206处，来自该第二收发器晶片的封包系发送离开该多芯片模组，诸如先前在本文中所述。例如：此封包系可经由此其它收发器晶片502以被发送离开此多芯片模组500。
在另一实施例中，此封包系可经由此多芯片模组500的此中介层510而从此纵横式交换器晶片503被传通回到此协定逻辑区块晶片502。在此其它实施例中，被传回的封包系可经由此多芯片模组500的此中介层510而从协定逻辑区块晶片502被进一步传通回到此收发器晶片501，如参考图17以额外细节在下文所述。就此其它实施例来说，该第一收发器晶片和该第二收发器晶片系可为一个且相同，及该第一协定逻辑区块晶片和该第二协定逻辑区块晶片系可为一个且相同。
图13系用以描述一实例化(instantiation)流程1300的一示范性实施例的一区块图。于1301处，一移入处理区块系可在一第一协定逻辑区块晶片中被实例化。举例来说，此移入处理区块系用以依据一第一协定来移入处理(诸如：包装)一个或更多封包。此实例化系可包含此一第一协定逻辑区块晶片的可程式规划资源的现场程式规划，诸如先前在本文中所述。于1302处，一移出处理区块系可在一第二协定逻辑区块晶片中被实例化。举例来说，此移出处理区块系用以移出处理(诸如：解开)此等一个或更多封包，亦即例如于1301处依据此一第一协定进行包装的后。此实例化系可包含此一第二协定逻辑区块晶片的可程式规划资源的现场程式规划，诸如先前在本文中所述。
于1303处，另一移入处理区块系可在该第一协定逻辑区块晶片中被实例化。此其它移入处理区块系用以依据一第二协定来移入处理(例如：包装)一个或更多封包。此实例化系可包含此一第二协定逻辑区块晶片的可程式规划资源的现场程式规划，诸如先前在本文中所述。于1304处，另一移出处理区块系可在此第二协定逻辑区块晶片中被实例化。举例来说，此其它移出处理区块系用以移出处理(例如：解开)此等一个或更多封包，亦即于1303处依据此一第二协定进行包装的后。此实例化系可包含此一第二协定逻辑区块晶片的可程式规划资源的现场程式规划，诸如先前在本文中所述。
图14系用以描述一高速序列收发器511的一示范性实施例的一电路图。该高速序列收发器511系可包含同频异相(mesochronous)同步器1401，一并行转序列转换器(P/S)1402，一个或更多差分传送器1403，一个或更多时脉倍增器及分布区块1404，一个或更多差分接收器1405，一时脉资料回复(CDR)区块1406，一序列转并行转换器(S/P)1407，缓冲器1408到1410，和选用的实体编码子层(PCS)逻辑区块1411。
并行资料1420系可被输入该高速序列收发器511以用于该同频异相同步器1401，其系可响应于来自该时脉倍增器及分布区块1404的一时脉讯号进行计时。该同频异相同步器1401的输出系可被提供至该并行转序列转换器1402，其中该并行转序列转换器1402系响应于来自该时脉倍增器及分布区块1404的一时脉讯号进行计时。来自该并行转序列转换器1402的序列资料系可作为一输入而被提供至该差分传送器1403，以提供高速差分序列输出1421。多个参考时脉讯号1422系可作为一输入而被提供至该时脉倍增器及分布区块1404，以在其中产生用于输出的时脉讯号。
高速差分序列资料1423系可由该差分接收器1405来接收，以用于输出至该时脉资料回复区块1406，其系可响应于来自该时脉倍增器及分布区块1404的一时脉讯号进行计时。一回复的时脉讯号系可自该时脉资料回复区块1406输出以供输入该缓冲器1410，而提供一回复的时脉讯号1424作为一输出。
来自该时脉资料回复区块1406的一回复的位元串流系可被输入该序列转并行转换器(S/P)1407，其系可响应于来自该时脉资料回复区块1406的一时脉讯号进行计时。回复的并行资料系可自该序列转并行转换器(S/P)1407输出以供输入该缓冲器1409。该缓冲器1409的输出系可为回复的并行资料位元串流1425。
一参考时脉讯号系可自该时脉倍增器及分布区块1404输出以供输入该缓冲器1408，且来自该缓冲器1409的输出系可被提供作为一参考时脉讯号1426。例如使用一多芯片模组500的封装针脚的贯硅通孔，可将电源供应器和接地供应器(为求清楚起见而非限制性，于本文中并未图示)以及该等参考时脉讯号1422连接至该高速序列收发器511。
该回复的并行资料位元串流1425和该回复的时脉讯号1424系可藉由一个或更多协定逻辑区块来使用以供后续处理。介面1450系可藉由该中介层510而被互连至图5的一协定逻辑区块晶片502中的一个或更多协定逻辑区块512。
选用的实体编码子层逻辑区块1411系可包含用于通讯流量的预制处理和后制处理的逻辑。该实体编码子层逻辑区块1411系可使用可程式规划资源及/或专用电路来实施，诸如标准单元或可程式规划资源结构。使用标准单元的一硬体化实施方式系可涉及较少的半导体面积，不过可能缺少现场可重新组态的能力。
图15系用以描述一高速序列收发器511经耦合至一协定逻辑区块512的一示范性实施例的一电路图。该协定逻辑区块512系可包含时脉倍增器分布区块1501，暂存器1502和暂存器1503。该并行资料1420系可被提供作为对该暂存器1502的一输入，以作为该并行资料1420输出而用于输入该高速序列收发器511。该暂存器1502系可藉由来自该时脉倍增器分布区块1501的一时脉讯号进行计时。该时脉倍增器分布区块1501系可接收该参考时脉讯号1426以作为一参考时脉。该暂存器1503系可接收该回复的并行资料位元串流1425。该暂存器1503系可响应于该回复的时脉讯号1424进行计时，以用于该回复的并行资料位元串流1425的输入和输出。
在一实施例中，该等暂存器1502和1503以及该时脉倍增器分布区块1501系可使用可程式规划资源来实施。然而在另一实施例中(诸如改善效能，节省电力或具有较佳面积使用效率)，该等暂存器1502和1503以及该时脉倍增器分布区块1501系可使用专用电路系统来实施。再者，更多目前流行的协定系可以该等协定逻辑区块晶片502所硬体化，同时具有用于其它协定的可程式规划资源。
图16系用以描述一纵横式交换器513的一示范性实施例的一区块/电路图。该纵横式交换器513系可操作在单一时脉领域中，亦即作为一同步纵横式交换器。然而，操作在不同时脉领域的一个或更多纵横式交换器系可被使用。再者，该纵横式交换器513系可为一同步缓冲纵横式交换器，亦即于各个交错点处具有一相对小量先进先出(FIFO)的一纵横式交换器。在另一实施例中，有时被称作为一交错点式交换器的一非同步纵横式交换器系可被使用。一非同步纵横式交换器系可对各个输入资料串流携载一内嵌时脉。例如：该等非同步纵横式交换器系可被使用在光学交换或视频交换中。
该纵横式交换器513系包含输出多工器区块1601-1到1601-M(1601)，其中M系大于1的一正整数。该等输出多工器区块1601各者系包含多重多工器1602。对于被指定作为一连接埠的各个多工器1602来说，可以存有各别的输入连接埠1610。因此，该等输出多工器区块1601中的各个输出多工器区块系具有输入连接埠1610-1到1610-N(其中N系大于1的一正整数)，且其中各个此连接埠针对等于或大于1的一正整数B系B位元。
多工器选择讯号1611-1到1611-M(1611)系作为控制选择讯号而被提供至该等输出多工器区块1601-1到1601-M。该等多工器选择讯号1611的位元宽度系可被表达为等于「log2N」的数值。该等多工器选择讯号系分别具有输出连接埠1615-1到1615-M，其中此等连接埠中的各个连接埠系具有B位元的宽度。换言的，该纵横式交换器513系一N×M×B的纵横式交换器。
在一实施例中，B系可被设定为1，而使得任何汇流排宽度系可受到据此平衡的数个多工器选择讯号的支持。在此一实施例中，该等多工器选择讯号可以比资料讯号还多。
由于在各条接线(在以可程式规划资源所实例化的高速序列收发器和协定逻辑区块的间)上的资料速率的间的大差异，所以该等高速序列收发器的并行侧的资料路径宽度系可例如为32、40、64、80、128或160。当然，其它的资料路径深度系亦可予以使用。考量到具有讯号误差修正和双误差修正侦测(SECDED)的误差修正编码(ECC)前导符元，高速序列收发器的相对应的资料路径宽度系为39、47、72、88、137和169。因此，为降低交换拥塞，各个纵横式交换器513系可大致上以参考输入资料的速率的两倍或更高来运作各个连接埠，诸如可以两倍的资料路径宽度来实施。应该要理解到：该纵横式交换器513系可包含误差修正编码及/或讯号误差修正和双误差修正侦测，尽管为清楚起见且非限制性而未图示。
图17系用以描述一可重新组态系统1700的另一示范性实施例的一区块图。该可重新组态系统1700系类似于图11的可重新组态系统1100，且因此为清楚起见且非限制性而仅仅叙述差异部分。在该多芯片模组500的此示范性实施例中，单一收发器晶片501-1，单一协定逻辑区块晶片502-1和单一纵横式交换器晶片503系被使用。据此，一封包1125系可从该移入处理区块1130被提供至该纵横式交换器晶片503的一纵横式交换器，且此封包1125系可自该纵横式交换器晶片503被传通回到该协定逻辑区块晶片502-1。更具体而言，该移出处理区块1131系可以该协定逻辑区块晶片502-1来实例化，以用于接收经过处理的一移入。应该要理解到：该移入处理区块1130和该移出处理区块1131两者系可响应于一个或更多组态位元串流1110而以可程式规划的逻辑区块晶片502-1来实例化。
尽管上文依据本发明的一个或更多观点的示范性实施例作出叙述，然而依据本发明的一个或更多观点的其它实施例和进一步的实施例系可予以设想到，而没有悖离由下述权利要求及其等效物所决定的本发明范畴。将多项步骤列出的权利要求系未暗示该等步骤的任何次序。商标系属于其等各别拥有者的所有权。

Claims (13)

1.一种多芯片模组，其包括：
第一收发器晶片，其具有第一收发器；
第二收发器晶片，其具有第二收发器；
纵横式交换器晶片，其具有至少一个纵横式交换器；
第一协定逻辑区块晶片，其具有第一协定逻辑区块；
第二协定逻辑区块晶片，其具有第二协定逻辑区块；
以及
中介层，其被耦合有该第一收发器晶片，该第二收发器晶片，该纵横式交换器晶片，该第一协定逻辑区块晶片和该第二协定逻辑区块晶片；
其中该第一收发器晶片，该第二收发器晶片，该第一协定逻辑区块晶片，该第二协定逻辑区块晶片和该纵横式交换器晶片被安装于中介层之上；
其中在该中介层上，该第二收发器晶片具有的方位与该第一收发器晶片具有的方位不同，且在该中介层上，该第二协定逻辑区块晶片具有的方位与该第一协定逻辑区块晶片具有的方位不同；且
其中该中介层使该第一收发器和该第一协定逻辑区块彼此互连，使该第二收发器和第二协定逻辑区块彼此互连，且进一步使该第一协定逻辑区块和该至少一个纵横式交换器彼此互连，且进一步使该第二协定逻辑区块和该至少一个从横式交换器彼此互连。
2.如权利要求第1项的多芯片模组，其中：
该第一收发器晶片，该第一协定逻辑区块晶片，该第二收发器晶片和该第二协定逻辑区块晶片全部都是矩形晶片；
该第一收发器晶片和该第一协定逻辑区块晶片被定位在该纵横式交换器晶片的左侧上；
该第二收发器晶片和该第二协定逻辑区块晶片被定位在该纵横式交换器晶片的右侧上；
该第一收发器晶片为最左外侧晶片；以及
该第二收发器晶片为最右外侧晶片。
3.如权利要求第2项的多芯片模组，其进一步包括：
第三收发器晶片，其具有第三收发器；以及
第三协定逻辑区块晶片，其具有第三协定逻辑区块；
其中该第三收发器晶片和该第三协定逻辑区块晶片被耦合至该中介层且被安装到该中介层上；
其中，安装在该中介层上的该第三收发器晶片和该第三协定逻辑区块晶片的方位与该第一收发器晶片的方位和该第一协定逻辑区块晶片的方位垂直；且
其中该中介层使该第三收发器和该第三协定逻辑区块彼此互连，且进一步使该第三协定逻辑区块和该至少一个纵横式交换器彼此互连。
4.如权利要求第3项的多芯片模组，其进一步包括：
第四收发器晶片，其具有第四收发器；以及
第四协定逻辑区块晶片，其具有第四协定逻辑区块；
其中该第四收发器晶片和该第四协定逻辑区块晶片被耦合至该中介层且被安装到该中介层上；
其中该第四收发器晶片从该第一收发器晶片旋转了180度，该第四协定逻辑区块晶片从该第一协定逻辑区块晶片旋转了180度；且
其中该中介层使该第四收发器和该第四协定逻辑区块彼此互连，且进一步使该第四协定逻辑区块和该至少一个纵横式交换器彼此互连。
5.如权利要求第4项的多芯片模组，其中该第一协定逻辑区块晶片，该第二协定逻辑区块晶片，该第三协定逻辑区块晶片和该第四协定逻辑区块晶片全部都是现场可程式规划。
6.如权利要求第5项的多芯片模组，其中：
该第三收发器晶片，该第四收发器晶片，该第三协定逻辑区块晶片和该第四协定逻辑区块晶片全部都是矩形晶片；
该第三收发器晶片和该第三协定逻辑区块晶片被定位在该纵横式交换器晶片的顶侧上；
该第四收发器晶片和该第四协定逻辑区块晶片被定位在该纵横式交换器晶片的底侧上；
该第三收发器晶片为最顶外侧晶片；以及
该第四收发器晶片为最底外侧晶片。
7.如权利要求第6项的多芯片模组，其中该第一收发器晶片，该第二收发器晶片，该第三收发器晶片和该第四收发器晶片大致上分别比该第一协定逻辑区块晶片，该第二协定逻辑区块晶片，该第三协定逻辑区块晶片和该第四协定逻辑区块晶片还长。
8.一种用于通讯的系统，其包含如权利要求第1项的多芯片模组，其中：
该系统包含网路交换器，该网路交换器具有背板，线路卡和交换卡；以及
该多芯片模组被安装在该线路卡或该交换卡上。
9.一种用于通讯的方法，其包括：
藉由在多芯片模组的中介层上且以第一方位安装的第一收发器晶片来接收封包；
将该封包经由该中介层以从该第一收发器晶片提供至在该多芯片模组的该中介层上且以该第一方位安装的第一协定逻辑区块晶片；
其中该中介层使该第一收发器晶片和该第一协定逻辑区块晶片彼此互连；以及
将该封包经由该中介层以从该第一协定逻辑区块晶片提供至该多芯片模组的纵横式交换器晶片；
其中该中介层使该第一协定逻辑区块晶片和该纵横式交换器晶片彼此互连；
将该封包经由该中介层以从该纵横式交换器晶片提供至安装于该多芯片模组的该中介层上的第二协定逻辑区块晶片，该第二协定逻辑区块晶片的第二方位不同于该第一协定逻辑区块晶片的该第一方位；
其中该中介层使该第二协定逻辑区块晶片和该纵横式交换器晶片彼此互连；
将该封包经由该中介层以从该第二协定逻辑区块晶片提供至该多芯片模组的该中介层上且以该第二方位安装的第二收发器晶片；
其中该中介层使该第二协定逻辑区块晶片和该第二收发器晶片彼此互连；以及
从该第二收发器晶片发送该封包离开该多芯片模组。
10.如权利要求第9项的方法，其进一步包括：
以该第一协定逻辑区块晶片来实例化第一移入处理区块，以依据第一协定来移入处理该封包；以及
以该第二协定逻辑区块晶片来实例化第一移出处理区块，以依据该第一协定来移出处理该封包。
11.如权利要求第10项的方法，其进一步包括：
以该第一协定逻辑区块晶片来实例化第二移入处理区块，以依据第二协定来移入处理另一封包；以及
以该第二协定逻辑区块晶片来实例化第二移出处理区块，以依据该第二协定来移出处理其它封包；
其中该第一协定和该第二协定为不同协定。
12.如权利要求第11项的方法，其中：
响应于第一移入处理区块组态位元串流，该第一移入处理区块以第一可程式规划资源来实例化；
响应于第二移入处理区块组态位元串流，该第二移入处理区块以第二可程式规划资源来实例化；
响应于第一移出处理区块组态位元串流，该第一移出处理区块以第三可程式规划资源来实例化；以及
响应于第二移出处理区块组态位元串流，该第二移出处理区块以第四可程式规划资源来实例化。
13.如权利要求第9项的方法，其进一步包括：
将该封包经由该中介层以从该纵横式交换器晶片提供回到该多芯片模组的该第一协定逻辑区块晶片；
将该封包经由该中介层以从该第一协定逻辑区块晶片提供回到该多芯片模组的该第一收发器晶片；以及
从该第一收发器晶片发送该封包离开该多芯片模组。
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