TWI442537B - 用於通訊之多晶片模組 - Google Patents

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Description

用於通訊之多晶片模組
本發明之一實施例係與積體電路元件(IC)有關。更特別而言，本發明之一實施例係與用於通訊之多晶片模組有關。
高處理量之交換器結構積體電路傳統上係以單一的單石積體電路所形成，其係傾向為一大致上大型的積體電路。因此，與製作此等用於各種應用環境的積體電路之半導體製程的複雜度及/或成本係相當高。再者，假如一協定充分地被改變，則此等大型的單石積體電路可能需要被更換進而增加成本。於是，提供用以降低此等成本之一高處理量的交換結構係合意的。
一個或更多實施例通常係與用於通訊之多晶片模組有關。
一實施例通常係關於一多晶片模組。在此實施例中，一收發器晶粒係具有多個收發器。一縱橫式交換器晶粒係具有至少一個縱橫式交換器。一協定邏輯區塊晶粒係具有多個協定邏輯區塊。該收發器晶粒，該縱橫式交換器晶粒和該協定邏輯區塊晶粒係一起被耦合至一中介層。該中介層係使該等收發器和該等協定邏輯區塊彼此互連，且使該等協定邏輯區塊和該至少一個縱橫式交換器彼此互連。
另一實施例通常係與用於通訊之一方法有關。在此一實施例中，一封包係由一多晶片模組之一收發器晶粒所接收。該封包係從該收發器晶粒經由一中介層以被提供至該多晶片模組之一協定邏輯區塊晶粒。該中介層係使該收發器晶粒和該協定邏輯區塊晶粒彼此互連。該封包係從該協定邏輯區塊晶粒經由該中介層以被提供至該多晶片模組之一縱橫式交換器晶粒。該中介層係使該協定邏輯區塊晶粒和該縱橫式交換器晶粒彼此互連。
又另一實施例通常係與一多晶片模組有關。在此一實施例中，至少一個通訊晶粒，至少一個協定邏輯區塊晶粒和一縱橫式交換器晶粒係被安裝在一中介層上。該中介層係使該至少一個通訊晶粒，該至少一個協定邏輯區塊晶粒和該縱橫式交換器晶粒互連，以經過由該至少一個通訊晶粒，該至少一個協定邏輯區塊晶粒和該縱橫式交換器晶粒所代表之三個類型的晶粒中的至少一者以將資訊在該多晶片模組中來回通訊。
在下述說明中，多個具體細節係被提到以對本發明之具體實施例提供一更詳盡敘述。然而，該項領域中的技術人士應瞭解：本發明係可在沒有於下文中給出所有該等具體細節的情況下來實現。在其它實例中，未詳細描述衆所周知的特徵並未詳細敘述以便不對本發明發生混淆。為方便說明，相同的數字編號係被使用在不同圖式中以指代相同的項目；然而，在替代性實施例中，該等項目可以有所不同。再者，為清楚起見，多個物件之單一實例係可被用來指出其多個實例。
可程式規劃邏輯元件(PLD)係一種衆所周知類型的積體電路，其係可經程式規劃以執行指定的邏輯功能。現場可程式規劃閘極陣列(FPGA)之一種類型的可程式規劃邏輯元件通常係包含一可程式規劃瓦片陣列。該些可程式規劃瓦片係可包含例如輸入/輸出區塊(IOB)、可組態邏輯區塊(CLB)、專用隨機存取記憶體區塊(BRAM)、倍增器、數位訊號處理區塊(DSP)、處理器、時脈管理器、延遲鎖定迴路(DLL)等。如本文中所使用，「包含」係意謂在沒有限制下的包括。
各個可程式規劃瓦片典型係包含可程式規劃互連件及可程式規劃邏輯兩者。該可程式規劃互連件典型係包含具有不同長度之大量的的互連線路，其等係通過多個可程式規劃互連點(PIP)進行互連。該可程式規劃邏輯係使用多個可程式規劃元件(其可包含例如函數產生器、暫存器、算術邏輯等等)來實施一使用者設計的邏輯。
該可程式規劃互連件及該可程式規劃邏輯典型係藉由將一組態資料串流載入內部組態記憶體單元中以進行程式規劃，其中該內部組態記憶體單元係定義如何組態該等可程式規劃元件。該組態資料係可讀取自記憶體(例如從一外部可程式規劃唯讀記憶體)，或藉由一外部裝置以被寫入該現場可程式規劃閘極陣列。各別記憶體單元之一總集狀態係決定該現場可程式規劃閘極陣列的功能。
另一類型的可程式規劃邏輯元件係為複雜可程式規劃邏輯元件或CPLD。該複雜可程式規劃邏輯元件係包含藉由一互連交換器矩陣以連接在一起且連接至輸入/輸出(I/O)資源的兩個或更多「功能區塊」。該複雜可程式規劃邏輯元件係之各個功能區塊係包含類似於可程式規劃邏輯陣列(PLA)及可程式規劃陣列邏輯(PAL)元件中所使用到的一兩階及/或(AND/OR)結構。在該複雜可程式規劃邏輯元件中，組態資料典型係以晶片上方式而被儲存在非揮發性記憶體中。在一些複雜可程式規劃邏輯元件中，組態資料係被以晶片上方式而被儲存在非揮發性記憶體中，接著被下載至揮發性記憶體以作為一初始組態(程式規劃)順序的一部分。
對於所有該些可程式規劃邏輯元件(PLD)來說，該元件之功能性係可藉由用於控制目的而予以提供之資料位元進行控制。該等資料位元係能被儲存在揮發性記憶體(例如：靜態記憶體單元，如在現場可程式規劃閘極陣列及一些複雜可程式規劃邏輯元件中)、非揮發性記憶體(例如：快閃記憶體，如在一些複雜可程式規劃邏輯元件中)、或其它類型的記憶體單元中。
其它可程式規劃邏輯元件係藉由應用諸如一金屬層之一處理層以進行程式規劃，該處理層係可程式規劃地使該元件上的各種元件互連。該些可程式規劃邏輯元件係已知為掩模可程式規劃元件。該些可程式規劃邏輯元件係能以其它方式來實施，例如使用熔絲或反熔絲技術。該術語「可程式規劃邏輯元件」係包含但不限於這些示範性元件，而且涵蓋僅部分可程式規劃的元件。舉例來說，一種類型的可程式規劃邏輯元件係包含一經硬體編碼電晶體邏輯和一可程式規劃交換器結構(用以可程式規劃的方式互連該經硬體編碼電晶體邏輯)的一組合。
如上文所註記，先進的現場可程式規劃閘極陣列係能包含數種不同類型的可程式規劃邏輯區塊。舉例來說：圖1所例示一現場可程式規劃閘極陣列架構100係包含許多個不同的可程式規劃瓦片，其包含多個十億位元收發器(MGT)101、可組態邏輯區塊(CLB)102、隨機存取記憶體區塊(BRAM)103、輸入/輸出區塊(IOB)104、組態及計時邏輯(CONFIG/CLOCK)105、數位訊號處理區塊(DSP)106、專用輸入/輸出區塊(I/O)107(例如：組態連接埠及時脈連接埠)，和其它可程式規劃邏輯108，諸如數位時脈管理器、類比至數位轉換器、系統監視邏輯等等。一些現場可程式規劃閘極陣列係亦包含專用處理器區塊(PROC)110。
在一些現場可程式規劃閘極陣列中，各個可程式規劃瓦片係包含可程式規劃互連元件(INT)111，其係具有來回在各個鄰近瓦片中之一對應互連元件的標準化連接。因此，使該等可程式規劃互連元件一起係實施用於所例示現場可程式規劃閘極陣列的可程式規劃互連結構。該可程式規劃互連元件(INT)111係亦包含來回在相同瓦片內之可程式規劃邏輯元件的連接，如由所包含在圖1之上部處的實例來顯示。
舉例來說：一可組態邏輯區塊102係可包含一可組態邏輯元件(CLE)112(其係可經程式規劃以實施使用者邏輯)加上單一可程式規劃互連元件(INT)111。除了一個或更多可程式規劃互連元件，該隨機存取記憶體區塊103係亦可包含一隨機存取記憶體區塊邏輯元件(BRL)113。典型地，在一瓦片中所包含互連元件之數目係取決於該瓦片的高度。在所繪示實施例中，隨機存取記憶體區塊瓦片係具有等同於五個可組態邏輯區塊之相同高度，但其它數目係亦能予以使用(例如：四個)。除了適當數目的可程式規劃互連元件，一數位訊號處理區塊瓦片106係亦可包含一數位訊號處理區塊邏輯元件(DSPL)114。除了該可程式規劃互連元件(INT)111之一個實例，一輸入/輸出區塊104係可包含例如一輸入/輸出邏輯元件(IOL)115的兩個實例。該項領域中的技術人員將容易瞭解到：例如被連接到輸入/輸出區塊邏輯元件115之實際輸入/輸出區塊銲墊典型係不被侷限到該輸入/輸出邏輯元件115的區域。
在所繪示實施例中，接近該晶粒(圖1中所示)中心的水平區域係被使用於組態、時脈及其它控制邏輯。從該水平區域延伸之垂直行109係被用來於跨於該現場可程式規劃閘極陣列之廣度來分佈該等時脈及組態信號。
利用圖1中所例示架構之一些現場可程式規劃閘極陣列係包含額外邏輯區塊，以擾亂用以構成該現場可程式規劃閘極陣列之一絕大部分的規則柱狀結構。該等額外邏輯區塊係能多個可程式規劃區塊及/或專用邏輯。舉例來說：處理器區塊110係跨距數行的可組態邏輯區塊及隨機存取記憶體區塊。
注意到：圖1係傾向僅例示一示範性的現場可程式規劃閘極陣列架構。例如：在一列中的邏輯區塊數目、多列之相對寬度、多列的數目及次序、在該等列中所包含的邏輯區塊類型、該等邏輯區塊之相對大小、並且於圖1之上部處所包含的互連件/邏輯實施方式係純粹示範性的。例如：在一實際的現場可程式規劃閘極陣列中，超過一個鄰近例之可組態邏輯區塊典型地係予以包含而不論該等可組態邏輯區塊的出現，以促進使用者邏輯的有效實施方式，不過鄰近可組態邏輯區塊列的數目係隨著該現場可程式規劃閘極陣列的總大小而變化。
一種高處理量之交換結構係可為具有一個或更多縱橫式交換器(XBAR)的一單石積體電路。此等單石積體電路係可具有多重重複的協定元件(PE)，其中各個協定元件係可由一個或更多高速序列收發器(HST)和一個協定邏輯區塊(PLB)所組成。此一單石積體電路係可為具有硬體化協定元件之一特定應用積體電路(ASIC)或特定應用標準產品(ASSP)。
相較來說，以額外細節在下文所述之可擴展系統級封裝的多晶粒元件(諸如一多晶片模組(MCM))，係用於提供一高處理量的現場可程式規劃網路交換器。此一可擴展系統級封裝的多晶粒元件係可包含多重高速序列收發器。再者，此一可擴展系統級封裝的多晶粒元件係可被用來提供一多協定網路交換器。
圖2係用以描述一網路交換器200之一示範性實施例的一立體區塊視圖。該網路交換器200係可包含一個或更多線路卡201，背板202，和一個或更多交換卡203。此網路交換器200係可進一步包含一底座，一熱轉移裝置，或其它構件，其等係因為清楚且非限制性目的而未顯示或敘述在本文中。
圖3係用以描述一交換系統300之一示範性實施例的一區塊圖。舉例來說：該交換系統300係可被實施為一網路交換器，諸如圖2之網路交換器200。該交換系統300係可為一底座型的交換系統；然而，其他類型的交換系統係亦可依據本文中的敘述來使用。
該交換系統300係包含背板302和一個或更多線路卡，諸如線路卡301-1到301-P(301)，其中P係為等於或大於1之一正整數。該交換系統300係進一步包含一個或更多交換卡，諸如交換卡303-1到303-Q(303)，其中Q係為等於或大於1之一正整數。至少一個線路卡301係跨過該背板302以與至少一個交換卡303互連。更具體來說，兩個或更多線路卡301係跨過該背板302以與至少一個交換卡303互連。
舉例來說：各個線路卡301係可包含一個或更多實體層裝置(PHY)，諸如線路卡301-1之實體層裝置311。該等實體層裝置311係可直接與線路介面進行通訊，其中此等線路介面係可為用於傳播訊號之光纖、同軸纜線、金屬接線傳導物、或其它媒體。此等線路介面一般係已知且因為清楚及非限制性目的而未顯示在圖3中。舉例來說：該等實體層裝置311係可被連接至一個或更多線路卡的協定處理器，諸如協定處理器312。例如在一電信系統中，該協定處理器312係可被指稱為一制框器(framer)，其中此一制框器係可被用於處理SONET、SDH、OTN或其他類型的訊框。再者，例如在一乙太網路型系統中，該協定處理器312係可被指稱為一媒體存取控制器(MAC)。
一線路卡之協定處理器312係可直接經由該背板302以與一交換卡303進行通訊。可選地，該協定處理器312係可經由另一線路卡裝置或其它線路卡裝置313以與一交換卡303進行通訊。例如：此等裝置313係可包含網路處理器、流量管理器、記憶體模組、及/或背板介面裝置。例如：記憶體係可被使用於一查找表中的封包緩衝。再此，應該要理解到：可以有超過一個的交換卡303，其中多重交換卡係可被使用於交換擴展性及/或冗餘性。
圖3中的雙向箭頭341到343一般係代表可以涉及多重跡線之電氣鏈路。對於此等鏈路的每條鏈路來說，一高速序列傳送器係可將一訊符從該鏈路之一末端驅動至該鏈路之另一末端，其中一高速序列接收器係可接收此訊符且予以解譯。在其它實例中，晶粒對晶粒(die-to-die)鏈路係可以並行方式驅動。
舉例來說：該等交換卡303各者係包含至少一個背板交換器，諸如背板交換器330-1到330-Q(330)。該等背板交換器330係可以多晶片模組(MCM)來實施，如下文以額外細節詳加敘述。
圖4係用以描述一單基板交換系統400之一示範性實施例的一區塊圖。舉例來說：對於經實施為桌上型交換器、可堆疊交換器或類似物之交換系統來說，一般係使用諸如主機板401之單主機板。除了因為清楚及非限制性目的而為例式性地描述在本文中之其他構件，該主機板401係亦可包含一交換器裝置402，記憶體403，和實體層裝置311。
該交換器裝置402係可以一多晶片模組來實施，如以額外細節在下文所述。該交換器裝置402係可被耦合以用於和該記憶體403進行通訊，且可被耦合以用於和該等實體層裝置311進行通訊。
圖4中的雙向箭頭441一般係代表可以涉及多重跡線之電氣鏈路。對於此等鏈路中的每條鏈路來說，一高速序列傳送器係可將一訊符從該鏈路之一末端驅動至該鏈路之另一末端，其中一高速序列接收器係可接收且解譯此訊符。
圖5係用以描述一多晶片模組500之一示範性實施例的一區塊圖。該多晶片模組500係包含三種類型的積體電路晶粒：一收發器晶粒，一協定邏輯區塊晶粒和一縱橫式交換器晶粒，此等所有晶粒係被耦接置一中介層510。舉例來說：該多晶片模組500係可被使用作為與實體層介面相關聯之一交換器裝置，諸如圖4之交換器裝置402和實體層裝置311；一背板交換器，諸如圖3之背板交換器330；及/或與實體層介面相關聯之一協定處理器，諸如圖3之一協定處理器312和實體層裝置311。
在此示範性實施例中，四個收發器晶粒501-1到501-4(501)係被安裝或另外被耦合至該中介層510。在此示範性實施例中，每個收發器晶粒501係具有多重高速序列收發器(HST)511。每個高速序列收發器511係可包含一個或更多高速序列傳送器，一個或更多高速序列接收器，及一個或更多相關聯的時脈倍增和時脈分佈電路系統區塊，如下文以額外細節詳加敘述。應該要理解到：除了一收發器晶粒，一獨立的傳送器晶粒和一獨立的接收器晶粒係亦可被使用。據此，該收發器晶粒501可以更普遍地被認為是通訊晶粒，而不論是雙向通訊還是單向通訊。
在此示範性實施例中，四個協定邏輯區塊晶粒502-1到502-4(502)係被安裝或另外被耦合至該中介層510。每個協定邏輯區塊晶粒502係具有用於實施協定處理邏輯功能之多重協定邏輯區塊(PLB)S12。然而應該要理解到：除了可以與一協定邏輯區塊相關聯之其它構件，該等協定邏輯區塊晶粒502各者係亦可包含諸如多個非高速序列收發器輸入/輸出(HST I/O)之額外構件。在此示範性實施例中，該等協定邏輯區塊晶粒502係基於現場可程式規劃閘極陣列之協定邏輯區塊512。因此應該要理解到：該等協定邏輯區塊晶粒502係包含多個可程式規劃資源，其係可例如使用一個或更多組態位元串流進行程式規劃，來以硬體方式提供協定處理邏輯功能。
應該要理解到：通常可以為矩形或方型之晶粒501-1，501-2，502-1和502-2所有係可被安裝在該中介層510上，使得並行或大致上並行於彼此以用於「並排整合」或「2D整合」。同樣地，通常可以為矩形或方型之晶粒501-3，501-4，502-3和502-4所有係可被安裝在該中介層510上，使得並行或大致上並行於彼此以用於「並排整合」或「2D整合」。然而，當經安裝在該中介層510上時，該等晶粒501-1，501-2，502-1和502-2之方位係垂直或大致上垂直於該等晶粒501-3，501-4，502-3和502-4。
在此示範性實施例中，單一縱橫式交換器晶粒503係被安裝在或另外耦合至該中介層510。該縱橫式交換器晶粒503係可包含一個或更多縱橫式交換器(XBAR)513。再者，在另一實施例中，該等縱橫式交換器513係可包含具有較小縱橫式構件之一陣列，且此等縱橫式構件係可使用相關聯的整體控制發訊加以控制。
該中介層510在此示範性實施例中係一被動式中介層。換言之，該中介層510係僅僅提供互連性，如下文以額外細節詳加敘述。該中介層510係以各別配對方式使各別晶粒501和502互連以用於雙向通訊，且使該等晶粒502和503互連以用於雙向通訊。
該收發器晶粒501-1之高速序列收發器511係對該多晶片模組500提供一左側的實體層介面。該中介層510係將該收發器晶粒501-1之高速序列收發器511互連至該協定邏輯區塊晶粒502-1之協定邏輯區塊512。該協定邏輯區塊晶粒502-1之協定邏輯區塊512係藉由該中介層510而被互連至該縱橫式交換器晶粒503之至少一個縱橫式交換器513。
該收發器晶粒501-2之高速序列收發器511係對該多晶片模組500提供一右側的實體層介面。該中介層510係將該收發器晶粒501-2之高速序列收發器511互連至該協定邏輯區塊晶粒502-2之協定邏輯區塊512。該協定邏輯區塊晶粒502-1之協定邏輯區塊512係藉由該中介層510而被互連至該縱橫式交換器晶粒503之至少一個縱橫式交換器513。
該收發器晶粒501-3之高速序列收發器511係對該多晶片模組500提供一頂側的實體層介面。該中介層510係將該收發器晶粒501-3之高速序列收發器511互連至該協定邏輯區塊晶粒502-3之協定邏輯區塊512。該協定邏輯區塊晶粒502-3之協定邏輯區塊512係藉由該中介層510而被互連至該縱橫式交換器晶粒503之至少一個縱橫式交換器513。
該收發器晶粒501-4之高速序列收發器511係對該多晶片模組500提供一底側的實體層介面。該中介層510係將該收發器晶粒501-4之高速序列收發器511互連至該協定邏輯區塊晶粒502-4之協定邏輯區塊512。該協定邏輯區塊晶粒502-4之協定邏輯區塊512係藉由該中介層510而被互連至該縱橫式交換器晶粒503之至少一個縱橫式交換器513。
應該要理解到：所有該等收發器晶粒501係可藉由相同的遮罩層集合來製造。更一般來說，應該要理解到：配隨著對即使在相同晶圓上的晶粒之間從有多個變化的理解，所有該等收發器晶粒501係可被相同地製作。同樣地，應該要理解到：所有該等協定邏輯區塊晶粒502係可被相同地製作。此外，應該要理解到：該等縱橫式交換器晶粒係可對於多個多晶片模組500來大量製造。再者，對於製作多個多晶片模組500來說，所有該等晶粒501到503以及該中介層510係可被大量生產。
同樣，應該要理解到：該等晶粒501到503中的各個晶粒係一單石晶粒；然而，該等晶粒501到503中的各個此晶粒大致上係可小於被用來提供圖3之一整個背板交換器303、圖4中具有該等實體層裝置311之一整個交換器裝置402、或圖3中具有該等實體層裝置311之一整個協定處理器312的單一單石晶粒。因此，應該要理解到：每個晶圓上有更多晶粒係可成為用來生產的候選者，且對於該多晶片模組500之良率係可高於此一整個單石交換裝置。
沿著該些線路，應該要理解到：相較以一單石混合化晶粒(亦即包含諸如收發作用，協定處理作用和縱橫式交換作用之功能)對此電路系統的一可比較實施，以有限種類之構件來重複製造一晶粒的能力係可造成較高產量和較小晶粒尺寸兩者。應該進一步要理解到：該等晶粒501到503係可使用不同的半導體製程來製作。例如：該晶粒501之高速序列收發器511係可藉由用於類比設計之一更成熟且穩定的製程來製作，且該晶粒502之協定邏輯區塊512及該晶粒503之縱橫式交換器513係可使用更先進的半導體製程來製作，亦即具有更積極微影蝕刻的半導體製程。一般應該要理解到：藉由更積極的微影蝕刻，一先進半導體製程相較一不太先進的半導體製程來說通常係具有一較小的最小維度特性尺寸。
為清楚起見以經由實例而非限制性，由一多晶片模組500所提供之一交換結構的一示範性實施例係加以敘述。然而，應該要理解到：包含多個變化之來自此示範性實施例的許多變化例係可加以使用。對於每秒有1.28兆位元(Tbps)之實施例來說，例如可以是一矽中介層之中介層510係可能已經安裝有：各個具有32個每秒有百億位元(10 Gbps)之高速序列收發器511的四個收發器晶粒501；四個協定邏輯區塊晶粒502；及具有兩個縱橫式交換器513之一個縱橫式交換器晶粒503。因此，一般來說，四個輸入/輸出-協定邏輯區塊配對係可分別被耦合至該縱橫式交換器晶粒503之四個介面(通常為「邊緣」或「側邊」)中的一介面，以形成一交換器結構產品。可選地，此交換器結構產品係可以較少量但較高速的收發器來實施。例如：該等四個收發器晶粒501各者係可具有16個每秒有兩百億位元(20 Gbps)之高速序列收發器511。再者，應該要理解到：在一收發器晶粒501上之高速序列收發器511係未必須皆相同。例如：在相同的收發器晶粒501上係可存有兩百五十億位元(25 Gbps)和百億位元(10 Gbps)之高速序列收發器511，其中兩種此等高速序列收發器係可使用一相同的並行介面以與該等協定邏輯區塊512進行通訊，亦即在此兩種類型的高速序列收發器之間交換資料。
應該要進一步理解到：在一高速序列收發器511和協定邏輯區塊512之間的一介面未必是一並行介面。例如：諸如用於驅動矽中介層接線之低功率序列收發器係可被使用於此一介面。此外，一個高速序列收發器511係可與超過一個的協定邏輯區塊512進行耦合。同樣，一個協定邏輯區塊512係與超過一個的高速序列收發器511進行耦合。
應該要理解到：包含不同內部組態之晶粒501到503的不同組合係可被用來提供不同的交換器結構產品。再者，由於該等協定邏輯區塊512可以含有諸如現場可程式規劃閘極陣列(FPGA)型可程式規劃資源之可程式規劃資源，所以此等交換器結構產品係可使其協定邏輯區塊硬體經過重新組態，包含對比在一工廠之重新組態的客製化或現場重新組態。
因此，應該要理解到：針對協定處理作用之變通性係可被設置此對協定邏輯區塊重新組態的能力。再者，應該要理解到：整個單石交換裝置之多重不同組態係可以單一多晶片模組500來取代。此外，應該要理解到：當多晶片模組500之一製造可以各種組態來分別設計該等晶粒501到503中的各個晶粒以在日後視需求(亦即僅當一客戶購買或另外請求此產品組態時)進行組裝而提供交換器結構產品時，具有大型單塊元件之長久設計導入時間係可被避免。
應該要理解到：在使用80奈米或更小之微影蝕刻地現有半導體製造中，一晶粒之多個電晶體傳統上係已單一方位來形成。以多重方位來形成該等電晶體傳統上係導致較低的產量或其它額外的製造成本。例如：對於使用先進微影蝕刻處理之單塊半導體製作的積體電路的多個佈局巨集來說係可具有在一相同方向上延續的所有電晶體閘極。一些積體電路的供應商係可建立兩個巨集(亦即一個巨集對於該等閘極之各個方位或方向)，不過如此係可如前述般增加顯著成本。
然而，舉例來說，藉由具有諸如該等晶粒501和502之多重矩形晶粒，整個晶粒係可被旋轉諸如90度已用於更適合容納來自不同方向的資料流，例如沿著一中介層510之多重側邊的連接性。更具體而言，儘管例如在該等收發器晶粒501之各個晶粒中的電晶體可以具有一相同方位，不過該等收發器晶粒501彼此間之方位係可有所不同。
例如：該收發器晶粒501-1係一最左外側晶粒，其中實體層介面係可以對應於該中介層510之一最左邊緣的方式來定位。該收發器晶粒501-3係一最頂外側晶粒，其中實體層介面係可以對應於該中介層510之一最頂邊緣的方式來定位。儘管該收發器晶粒501-1和該收發器晶粒501-3可以一相同電晶體方位而被形成在相同晶圓上，不過此等晶粒係可針對彼此來旋轉90度以便提供用於連接實體介面的較佳定位。沿著此等線路，該收發器晶粒501-2係一最右外側晶粒，其中實體層介面係可以對應於該中介層510之一最右邊緣的方式來定位。再次，儘管該收發器晶粒501-1和該收發器晶粒501-2可以一相同電晶體方位而被形成在相同晶圓上，不過此等晶粒係可針對彼此來旋轉180度以便提供用於連接實體介面的較佳定位。最後，該收發器晶粒501-4係一最底外側晶粒，其中實體層介面係可以對應於該中介層510之一最底邊緣的方式來定位。又再次，儘管該收發器晶粒501-1和該收發器晶粒501-4可以相同電晶體方位而被形成在相同晶圓上，不過此等晶粒係可針對彼此來旋轉-90度以便提供用於連接實體介面的較佳定位。同樣，該等協定邏輯區塊晶粒502-1到502-4係可被相應地旋轉以用於分別與該等收發器晶粒501-1到501-4互連。
一般來說，一縱橫式交換器之一最大頻寬大致上係大於經耦合至此縱橫式交換器之收發器的最大頻寬。據此，該等收發器係可為該多晶片模組500的一有限頻寬構件。
圖6係用以描述該多晶片模組500之另一示範性實施例的一區塊圖。在此示範性實施例中，該等收發器晶粒501係被加長以更完全地採用該中介層510之長度和寬度的優勢。因此，該等收發器晶粒501係可具有更多的傳送和接收資源，以便增加該多晶片模組500的頻寬。應該要理解到：舉例來說，使用諸如一矽基材之一半導體基材所製作的一被動式中介層係可具有實質空間，以供容納用於提供互連之多條跡線。然而，加長的收發器晶粒501可能更難以產出及/或在實體上配合一些應用。
圖7係用以描述該多晶片模組500之又另一示範性實施例的一區塊圖。在此示範性實施例中，該等收發器晶粒501係被縮短以更完全地採用該中介層510之長度和寬度的優勢。因此，與其以單一收發器晶粒501用於該中介層510之每個邊緣，反倒是對該中介層510之每個邊緣使用兩個收發器晶粒501。再次，應該要理解到：各個收發器晶粒501係可從相同晶圓製造出來且剛好被旋轉以用於安裝至該中介層510。即使在該實例中對每個邊緣使用兩個收發器晶粒501，應該要理解到：超過兩個的晶粒係可加以使用。
圖8係用以描述一多晶片模組之一示範性實施例的一立體區塊視圖。應該要理解到：該等晶粒501到503係可為該多晶片模組500的上層構件，而該中介層510則可為該多晶片模組500的一下層構件。
圖9係用以描述圖8中多晶片模組500之中介層510的一示範性實施例之具有一部分透明的一立體區塊視圖。圖10係具有上層構件910和911之圖9的立體區塊視圖，該等上層構件910和911通常係代表該等晶粒501和502之一配對或該等晶粒502和503之一配對。該中介層510係同時參考圖8和9作出進一步敘述。
舉例來說，該中介層510係可藉由諸如通常以貫矽通孔(TSV)901所代表之多重貫通傳導用通孔來形成。舉例來說，在該中介層510中係可形成諸如金屬接線902的傳導跡線。即使在該中介層510內僅例示性地描述單一傳導層，然而應該要理解到：多重傳導層係可加以實施。多個通孔903係可被用來從該中介層510之一頂表面向下連接至該等金屬接線902。多個微凸塊904係可被使用於將該等通孔901和903互連至該等上層構件910和911。
圖11係用以描述一可重新組態系統1100之一示範性實施例的一區塊圖。該可重新組態系統1100係包含儲存器1101和該多晶片模組500。該儲存器1101係被耦合至該等晶粒502以用於對其該等協定邏輯區塊512進行組態，諸如以提供如下文以額外細節詳加敘述之一移入處理功能和一移出處理功能。該儲存器1101係可儲存一個或更多組態位元串流1110。例如為清楚起見，即使以具有使用一多晶片模組500之一交換卡的方式來敘述該可重新組態系統1100，應該要理解到：如本文中所述之一多晶片模組500在一可重新組態系統之其它實施例中係可在一線路卡或其它類型的電路板上。
例如為清楚起見且沒有限制，一般由箭頭1123所指示之從左到右跨越該多晶片模組500的唯一方向係被詳細敘述。然而，應該要理解到：通訊流量係可沿著該多晶片模組500之任何側邊來接收且予以交換至該多晶片模組500之任何另一側邊，一般由箭頭1121到1124所指示。
一封包1125係可藉由該收發器晶粒501-1來接收。此封包係可從該收發器晶粒501-1經由該中介層510以被傳通至該協定邏輯區塊晶粒502-1。響應於所提供至該等協定邏輯區塊晶粒502-1和502-2之一個或更多組態位元串流1110，一移入處理區塊1130和一移出處理區塊1131係可分別以該等協定邏輯區塊晶粒502-1和502-2的可程式規劃資源來實例化。換言之，該移入處理區塊1130和該移出處理區塊1131係可分別被實例化以依據一「第一」協定來執行。舉例來說，此第一協定係可藉由一消費者來詳述，諸如一網路交換器或路由器的一製造。此實例化係可藉由該多晶片模組500之一製造或藉由該多晶片模組500之此消費者來實行。
該封包1125係從該收發器晶粒501-1被提供至該移入處理區塊1130。該移入處理區塊1130係可在該封包1125上依據此第一協定來實行移入處理。例如為清楚起見且沒有限制，應該要理解到：此移入處理係包含將此封包1125包裝在一封套資料中。此包裝的封包1125係可自該協定邏輯區塊晶粒502-1被傳通至該縱橫式交換器晶粒503，且自該縱橫式交換器晶粒503被傳通至該移出處理區塊1131。該移出處理區塊1131係可在此移入處理的封包1125上實行移出處理。再次，例如為清楚起見且沒有限制，應該要理解到：此移出處理係包含將該包裝的封包1125解開以將解開的封包1125提供至該收發器晶粒501-2。該收發器晶粒501-2係可將該封包1125傳播離開該多晶片模組500。據此，應該要理解到：此等移入處理和移出處理係可或未必分別包含包裝和解開。
假如該第一協定發生改變，則該移入處理區塊1130和該移出處理區塊1131係可經過重新組態以便適應此改變的協定。假如反倒是或除了該第一協定外而支持亦即一第二協定的另一協定，則該等協定邏輯區塊晶粒502-1和502-2之可程式規劃資源係可再次經過組態以提供前述支持。
接著繼續參考圖11，一封包1126係例示性地被描述成由該收發器晶粒501-2所接收以用於右到左跨越該多晶片模組500進行處理，通常如箭頭所指示。據此，一移入處理區塊1132係可以該協定邏輯區塊晶粒502-2之可程式規劃資源實例化，來支持不同於該第一協定的一「第二」協定，且一移出處理區塊1133係可以該協定邏輯區塊晶粒502-1實例化來支持此第二協定。據此，此等移入處理區塊1132和移出處理區塊1133係可藉由該多晶片模組500的一供應者或藉由該多晶片模組500的一消費者來實例化。因此，應該要理解到：一協定堆疊係可被實施在一多晶片模組500中，以用於支持跨越一個或更多縱橫式交換器513的多重協定。
應該要理解到：該多晶片模組500提供一現場可程式規劃交換器結構。因為協定邏輯區塊構件為現場可程式規劃，所以由該多晶片模組500所提供之交換器結構係可為不同協定進行重新組態，且因此，單一交換器裝置係可被使用在不同應用中。換言之，與其具有用於各種應用背景之各種整體單塊交換裝置，反倒是數個多晶片模組500(其係數個此各種整體單塊交換裝置的一子集合)係可橫跨此等應用背景。再者，組合不同數目的高速序列收發器，協定邏輯區塊和縱橫式交錯器係可產出不同的交換處理量，以便適應各種應用背景。
應該要理解到：該多晶片模組500係可以該收發器晶粒501之兩個例子和可程式規劃邏輯區塊晶粒502之兩個例子來實施。再者，對於具有較少連接及/或消耗較小頻寬之低功率應用來說，該等收發器晶粒501和協定邏輯區塊晶粒502之例子係可有效地被組合成單一高速序列收發器-協定邏輯區塊(HST-PLB)晶粒，諸如通常由區塊1151和1152所描述。在其它實施例中，一收發器晶粒501之單一例子和一協定邏輯區塊晶粒502之單一例子係可經由一中介層510而彼此互連，且此協定邏輯區塊晶粒502之此單一例子係可經由此中介層510而被互連至一縱橫式交換器晶粒503，其中同樣在該中介層510中之晶粒501到503的此等單一例子係提供一多晶片模組500。
圖12係用以描述一通訊過程200之一示範性實施例的一區塊圖。於1201處，一封包係由一多晶片模組之一第一收發器晶粒所接收。例如：一多晶片模組500係可接收到其一收發器晶粒501之一封包，諸如先前在本文中所述。於1202處，此封包係經由一中介層以從該第一收發器晶粒被提供至此多晶片模組之一第一協定邏輯區塊晶粒。例如：一收發器晶粒501係可經由此多晶片模組500之一中介層510以將一封包傳通至此多晶片模組500之一協定邏輯區塊晶粒502，諸如先前在本文中所述。
於1203處，來自該第一協定邏輯區塊晶粒之封包係經由該中介層以被提供至該多晶片模組之一縱橫式交換器晶粒。例如：一協定邏輯區塊晶粒502係可經由此多晶片模組500之此中介層510以將一封包傳通至一縱橫式交換器晶粒503，諸如先前在本文中所述。於1204處，來自該縱橫式交換器晶粒之封包係經由該中介層以被提供至該多晶片模組之一第二協定邏輯區塊晶粒。例如：此封包係可經由此多晶片模組500之此中介層510而從此縱橫式交換器晶粒503被傳通至另一協定邏輯區塊晶粒502，諸如先前在本文中所述。
於1205處，來自該第二協定邏輯區塊晶粒之封包係經由該中介層以被提供至該多晶片模組之一第二收發器晶粒。例如：此封包係可經由此多晶片模組500之此中介層510而從此其它協定邏輯區塊晶粒502被傳通至另一收發器晶粒501，諸如先前在本文中所述。於1206處，來自該第二收發器晶粒之封包係發送離開該多晶片模組，諸如先前在本文中所述。例如：此封包係可經由此其它收發器晶粒502以被發送離開此多晶片模組500。
在另一實施例中，此封包係可經由此多晶片模組500之此中介層510而從此縱橫式交換器晶粒503被傳通回到此協定邏輯區塊晶粒502。在此其它實施例中，被傳回的封包係可經由此多晶片模組500之此中介層510而從協定邏輯區塊晶粒502被進一步傳通回到此收發器晶粒501，如參考圖17以額外細節在下文所述。就此其它實施例來說，該第一收發器晶粒和該第二收發器晶粒係可為一個且相同，及該第一協定邏輯區塊晶粒和該第二協定邏輯區塊晶粒係可為一個且相同。
圖13係用以描述一實例化(instantiation)流程1300之一示範性實施例的一區塊圖。於1301處，一移入處理區塊係可在一第一協定邏輯區塊晶粒中被實例化。舉例來說，此移入處理區塊係用以依據一第一協定來移入處理(諸如：包裝)一個或更多封包。此實例化係可包含此一第一協定邏輯區塊晶粒之可程式規劃資源的現場程式規劃，諸如先前在本文中所述。於1302處，一移出處理區塊係可在一第二協定邏輯區塊晶粒中被實例化。舉例來說，此移出處理區塊係用以移出處理(諸如：解開)此等一個或更多封包，亦即例如於1301處依據此一第一協定進行包裝之後。此實例化係可包含此一第二協定邏輯區塊晶粒之可程式規劃資源的現場程式規劃，諸如先前在本文中所述。
於1303處，另一移入處理區塊係可在該第一協定邏輯區塊晶粒中被實例化。此其它移入處理區塊係用以依據一第二協定來移入處理(例如：包裝)一個或更多封包。此實例化係可包含此一第二協定邏輯區塊晶粒之可程式規劃資源的現場程式規劃，諸如先前在本文中所述。於1304處，另一移出處理區塊係可在此第二協定邏輯區塊晶粒中被實例化。舉例來說，此其它移出處理區塊係用以移出處理(例如：解開)此等一個或更多封包，亦即於1303處依據此一第二協定進行包裝之後。此實例化係可包含此一第二協定邏輯區塊晶粒之可程式規劃資源的現場程式規劃，諸如先前在本文中所述。
圖14係用以描述一高速序列收發器511之一示範性實施例的一電路圖。該高速序列收發器511係可包含同頻異相(mesochronous)同步器1401，一並行轉序列轉換器(P/S)1402，一個或更多差分傳送器1403，一個或更多時脈倍增器及分佈區塊1404，一個或更多差分接收器1405，一時脈資料回復(CDR)區塊1406，一序列轉並行轉換器(S/P)1407，緩衝器1408到1410，和選用的實體編碼子層(PCS)邏輯區塊1411。
並行資料1420係可被輸入該高速序列收發器511以用於該同頻異相同步器1401，其係可響應於來自該時脈倍增器及分佈區塊1404之一時脈訊號進行計時。該同頻異相同步器1401之輸出係可被提供至該並行轉序列轉換器1402，其中該並行轉序列轉換器1402係響應於來自該時脈倍增器及分佈區塊1404之一時脈訊號進行計時。來自該並行轉序列轉換器1402之序列資料係可作為一輸入而被提供至該差分傳送器1403，以提供高速差分序列輸出1421。多個參考時脈訊號1422係可作為一輸入而被提供至該時脈倍增器及分佈區塊1404，以在其中產生用於輸出的時脈訊號。
高速差分序列資料1423係可由該差分接收器1405來接收，以用於輸出至該時脈資料回復區塊1406，其係可響應於來自該時脈倍增器及分佈區塊1404之一時脈訊號進行計時。一回復的時脈訊號係可自該時脈資料回復區塊1406輸出以供輸入該緩衝器1410，而提供一回復的時脈訊號1424作為一輸出。
來自該時脈資料回復區塊1406之一回復的位元串流係可被輸入該序列轉並行轉換器(S/P)1407，其係可響應於來自該時脈資料回復區塊1406之一時脈訊號進行計時。回復的並行資料係可自該序列轉並行轉換器(S/P)1407輸出以供輸入該緩衝器1409。該緩衝器1409之輸出係可為回復的並行資料位元串流1425。
一參考時脈訊號係可自該時脈倍增器及分佈區塊1404輸出以供輸入該緩衝器1408，且來自該緩衝器1409之輸出係可被提供作為一參考時脈訊號1426。例如使用一多晶片模組500之封裝針腳的貫矽通孔，可將電源供應器和接地供應器(為求清楚起見而非限制性，於本文中並未圖示)以及該等參考時脈訊號1422連接至該高速序列收發器511。
該回復的並行資料位元串流1425和該回復的時脈訊號1424係可藉由一個或更多協定邏輯區塊來使用以供後續處理。介面1450係可藉由該中介層510而被互連至圖5之一協定邏輯區塊晶粒502中的一個或更多協定邏輯區塊512。
選用的實體編碼子層邏輯區塊1411係可包含用於通訊流量之預製處理和後製處理的邏輯。該實體編碼子層邏輯區塊1411係可使用可程式規劃資源及/或專用電路來實施，諸如標準單元或可程式規劃資源結構。使用標準單元之一硬體化實施方式係可涉及較少的半導體面積，不過可能缺少現場可重新組態的能力。
圖15係用以描述一高速序列收發器511經耦合至一協定邏輯區塊512之一示範性實施例的一電路圖。該協定邏輯區塊512係可包含時脈倍增器分佈區塊1501，暫存器1502和暫存器1503。該並行資料1420係可被提供作為對該暫存器1502的一輸入，以作為該並行資料1420輸出而用於輸入該高速序列收發器511。該暫存器1502係可藉由來自該時脈倍增器分佈區塊1501之一時脈訊號進行計時。該時脈倍增器分佈區塊1501係可接收該參考時脈訊號1426以作為一參考時脈。該暫存器1503係可接收該回復的並行資料位元串流1425。該暫存器1503係可響應於該回復的時脈訊號1424進行計時，以用於該回復的並行資料位元串流1425的輸入和輸出。
在一實施例中，該等暫存器1502和1503以及該時脈倍增器分佈區塊1501係可使用可程式規劃資源來實施。然而在另一實施例中(諸如改善效能，節省電力或具有較佳面積使用效率)，該等暫存器1502和1503以及該時脈倍增器分佈區塊1501係可使用專用電路系統來實施。再者，更多目前流行的協定係可以該等協定邏輯區塊晶粒502所硬體化，同時具有用於其它協定的可程式規劃資源。
圖16係用以描述一縱橫式交換器513之一示範性實施例的一區塊/電路圖。該縱橫式交換器513係可操作在單一時脈領域中，亦即作為一同步縱橫式交換器。然而，操作在不同時脈領域之一個或更多縱橫式交換器係可被使用。再者，該縱橫式交換器513係可為一同步緩衝縱橫式交換器，亦即於各個交錯點處具有一相對小量先進先出(FIFO)的一縱橫式交換器。在另一實施例中，有時被稱作為一交錯點式交換器之一非同步縱橫式交換器係可被使用。一非同步縱橫式交換器係可對各個輸入資料串流攜載一內嵌時脈。例如：該等非同步縱橫式交換器係可被使用在光學交換或視頻交換中。
該縱橫式交換器513係包含輸出多工器區塊1601-1到1601-M(1601)，其中M係大於1之一正整數。該等輸出多工器區塊1601各者係包含多重多工器1602。對於被指定作為一連接埠的各個多工器1602來說，可以存有各別的輸入連接埠1610。因此，該等輸出多工器區塊1601中的各個輸出多工器區塊係具有輸入連接埠1610-1到1610-N(其中N係大於1之一正整數)，且其中各個此連接埠針對等於或大於1之一正整數B係B位元。
多工器選擇訊號1611-1到1611-M(1611)係作為控制選擇訊號而被提供至該等輸出多工器區塊1601-1到1601-M。該等多工器選擇訊號1611之位元寬度係可被表達為等於「log2 N」的數值。該等多工器選擇訊號係分別具有輸出連接埠1615-1到1615-M，其中此等連接埠中的各個連接埠係具有B位元的寬度。換言之，該縱橫式交換器513係一N×M×B的縱橫式交換器。
在一實施例中，B係可被設定為1，而使得任何匯流排寬度係可受到據此平衡之數個多工器選擇訊號的支持。在此一實施例中，該等多工器選擇訊號可以比資料訊號還多。
由於在各條接線(在以可程式規劃資源所實例化的高速序列收發器和協定邏輯區塊之間)上的資料速率之間的大差異，所以該等高速序列收發器之並行側的資料路徑寬度係可例如為32、40、64、80、128或160。當然，其它的資料路徑深度係亦可予以使用。考量到具有訊號誤差修正和雙誤差修正偵測(SECDED)之誤差修正編碼(ECC)前導符元，高速序列收發器之相對應的資料路徑寬度係為39、47、72、88、137和169。因此，為降低交換擁塞，各個縱橫式交換器513係可大致上以參考輸入資料之速率的兩倍或更高來運作各個連接埠，諸如可以兩倍的資料路徑寬度來實施。應該要理解到：該縱橫式交換器513係可包含誤差修正編碼及/或訊號誤差修正和雙誤差修正偵測，儘管為清楚起見且非限制性而未圖示。
圖17係用以描述一可重新組態系統1700之另一示範性實施例的一區塊圖。該可重新組態系統1700係類似於圖11之可重新組態系統1100，且因此為清楚起見且非限制性而僅僅敘述差異部分。在該多晶片模組500之此示範性實施例中，單一收發器晶粒501-1，單一協定邏輯區塊晶粒502-1和單一縱橫式交換器晶粒503係被使用。據此，一封包1125係可從該移入處理區塊1130被提供至該縱橫式交換器晶粒503之一縱橫式交換器，且此封包1125係可自該縱橫式交換器晶粒503被傳通回到該協定邏輯區塊晶粒502-1。更具體而言，該移出處理區塊1131係可以該協定邏輯區塊晶粒502-1來實例化，以用於接收經過處理的一移入。應該要理解到：該移入處理區塊1130和該移出處理區塊1131兩者係可響應於一個或更多組態位元串流1110而以可程式規劃的邏輯區塊晶粒502-1來實例化。
儘管上文依據本發明之一個或更多觀點的示範性實施例作出敘述，然而依據本發明之一個或更多觀點的其它實施例和進一步的實施例係可予以設想到，而沒有悖離由下述申請專利範圍及其等效物所決定之本發明範疇。將多項步驟列出之申請專利範圍係未暗示該等步驟之任何次序。商標係屬於其等各別擁有者的所有權。
100．．．現場可程式規劃閘極陣列(FPGA)架構
101．．．多個十憶位元收發器(MGT)
102．．．可組態邏輯區塊(CLB)
103．．．隨機存取記憶體區塊(BRAM)103
104．．．輸入/輸出區塊(IOB)
105．．．組態及計時邏輯(CONFIG/CLOCK)
106．．．數位訊號處理區塊(DSP)
107．．．專用輸入/輸出區塊
108．．．其它可程式規劃邏輯
109．．．組態/時脈分佈
110．．．專用處理器區塊(PROC)
111．．．可程式規劃互連元件(INT)
112．．．可組態邏輯元件(CLE)
113．．．隨機存取記憶體區塊邏輯元件(BRL)
114．．．數位訊號處理區塊邏輯元件(DSPL)
115．．．輸入/輸出邏輯元件
200．．．網路交換器
201．．．線路卡
202．．．背板
203．．．交換卡
300．．．交換系統
301(301-1到301-P)．．．線路卡
302．．．背板
303(303-1到303-Q)．．．交換卡
311．．．實體層裝置(PHY)
312．．．協定處理器
313．．．線路卡裝置
330(330-1到330-Q)．．．背板交換器
341-343．．．電氣鏈路
400．．．單基板交換系統
401．．．主機板
402．．．交換器裝置
403．．．記憶體
441．．．電氣鏈路
500．．．多晶片模組
501(501-1到501-4)．．．收發器晶粒
502(502-1到502-4)．．．協定邏輯區塊晶粒
503．．．縱橫式交換器晶粒
510．．．中介層
511．．．高速序列收發器(HST)
512．．．協定邏輯區塊(PLB)
513．．．縱橫式交換器(XBAR)
901．．．貫矽通孔(TSV)
902．．．金屬接線
903．．．通孔
904．．．微凸塊
910、911．．．上層構件
1100．．．可重新組態系統
1101．．．儲存器
1110．．．組態位元串流
1121-1124．．．箭頭
1125、1126．．．封包
1130、1132．．．移入處理區塊
1131、1133．．．移出處理區塊
1151、1152．．．高速序列收發器-協定邏輯區塊(HST-PLB)晶粒
1200．．．通訊過程
1300．．．實例化(instantiation)流程
1401．．．同頻異相(mesochronous)同步器
1402．．．並行轉序列轉換器(P/S)
1403．．．差分傳送器
1404．．．時脈倍增器及分佈區塊
1405．．．差分接收器
1406．．．時脈資料回復(CDR)區塊
1407．．．序列轉並行轉換器(S/P)
1408-1410．．．緩衝器
1411．．．實體編碼子層(PCS)邏輯區塊
1420．．．並行資料
1421．．．高速差分序列輸出
1422．．．參考時脈訊號
1423．．．高速差分序列資料
1424．．．回復的時脈訊號
1425．．．回復的並行資料位元串流
1426．．．參考時脈訊號
1450．．．介面
1501‧‧‧時脈倍增器分佈區塊
1502、1503‧‧‧暫存器
1601(1601-1到1601-M)‧‧‧輸出多工器區塊
1602‧‧‧多工器
1610(1610-1到1610-N)‧‧‧輸入連接埠
1611-1到1611-M(1611)‧‧‧多工器選擇訊號
1615-1到1615-M‧‧‧輸出連接埠
1700‧‧‧可重新組態系統
隨附圖式係已顯示依據本發明一個或更多觀點之示範性實施例。然而，該等隨附圖式係不應被拿來將本發明限制到所示的實施例，不過僅作為解釋和理解之用。
圖1係用以描述其中可實施本發明一個或更多觀點之一柱狀現場可程式規劃閘極陣列(FPGA)架構的一示範性實施例之一簡化區塊圖。
圖2係用以描述一網路交換器之一示範性實施例的一立體區塊視圖。
圖3係用以描述一交換系統之一示範性實施例的一區塊圖。
圖4係用以描述一單基板交換系統之一示範性實施例的一區塊圖。
圖5係用以描述一多晶片模組之一示範性實施例的一區塊圖。
圖6係用以描述一多晶片模組之另一示範性實施例的一區塊圖。
圖7係用以描述一多晶片模組之又另一示範性實施例的一區塊圖。
圖8係用以描述一多晶片模組之一示範性實施例的一立體區塊視圖。
圖9係用以描述圖8中一多晶片模組之一中介層的一示範性實施例之具有一部分透明的一立體區塊視圖。
圖10係具有上層構件之圖9的一立體區塊視圖。
圖11係用以描述一可重新組態系統之一示範性實施例的一區塊圖。
圖12係用以描述一通訊過程之一示範性實施例的一區塊圖。
圖13係用以描述一實例化(instantiation)流程之一示範性實施例的一區塊圖。
圖14係用以描述一高速序列收發器(HST)之一示範性實施例的一電路圖。
圖15係用以描述一高速序列收發器經耦合至一協定邏輯區塊(PLB)之一示範性實施例的一電路圖。
圖16係用以描述一縱橫式交換器之一示範性實施例的一區塊/電路圖。
圖17係用以描述一可重新組態系統之另一示範性實施例的一區塊圖。
500．．．多晶片模組
501(501-1到501-4)．．．收發器晶粒
502(502-1到502-4)．．．協定邏輯區塊晶粒
503．．．縱橫式交換器晶粒
510．．．中介層
511．．．高速序列收發器(HST)
512．．．協定邏輯區塊(PLB)
513．．．縱橫式交換器(XBAR)

Claims (18)

  1. 一種多晶片模組，其係包括：一第一收發器晶粒，其係具有多個第一收發器；一第二收發器晶粒，其係具有多個第二收發器；一縱橫式交換器晶粒，其係具有至少一個縱橫式交換器；一第一協定邏輯區塊晶粒，其係具有多個第一協定邏輯區塊；一第二協定邏輯區塊晶粒，其係具有多個第二協定邏輯區塊；以及一中介層，其係被耦合有該第一收發器晶粒，該第二收發器晶粒，該縱橫式交換器晶粒，該第一協定邏輯區塊晶粒和該第二協定邏輯區塊晶粒；其中該中介層係矽的中介層，包括貫通傳導用通孔和傳導跡線，其與該第一收發器晶粒、該第二收發器晶粒、該縱橫式交換器晶粒、該第一協定邏輯區塊晶粒、該第二協定邏輯區塊晶粒互連；其中該第一及第二收發器晶粒，該第一及第二協定邏輯區塊晶粒和該縱橫式交換器晶粒被安裝至該中介層；且其中該中介層係使該等第一收發器和該等第一協定邏輯區塊彼此互連，使該等第二收發器和該等第二協定邏輯區塊彼此互連，使該等第一協定邏輯區塊和該至少一個縱橫式交換器彼此互連，且進一步使該等第二協定邏輯區塊和該至少一個縱橫式交換器彼此互連。
  2. 如申請專利範圍第1項之多晶片模組，其中：該第一收發器晶粒，該第一協定邏輯區塊晶粒，該第二收發器晶粒和該第二協定邏輯區塊晶粒所有係以一第一方位被安裝至該中介層的矩形晶粒；該第一收發器晶粒和該第一協定邏輯區塊晶粒係被定位在該縱橫式交換器晶粒之一左側上；該第二收發器晶粒和該第二協定邏輯區塊晶粒係被定位在該縱橫式交換器晶粒之一右側上；該第一收發器晶粒係一最左外側晶粒；以及該第二收發器晶粒係一最右外側晶粒。
  3. 如申請專利範圍第2項之多晶片模組，其係進一步包括：一第三收發器晶粒，其係具有多個第三收發器；以及一第三協定邏輯區塊晶粒，其係具有多個第三協定邏輯區塊；其中該第三收發器晶粒和該第三協定邏輯區塊晶粒係被耦合至該中介層；且其中該中介層係使該等第三收發器和該等第三協定邏輯區塊彼此互連，且進一步使該等第三協定邏輯區塊和該至少一個縱橫式交換器彼此互連。
  4. 如申請專利範圍第3項之多晶片模組，其係進一步包括：一第四收發器晶粒，其係具有多個第四收發器；以及一第四協定邏輯區塊晶粒，其係具有多個第四協定邏 輯區塊；其中該第四收發器晶粒和該第四協定邏輯區塊晶粒係被耦合至該中介層；且其中該中介層係使該等第四收發器和該等第四協定邏輯區塊彼此互連，且進一步使該等第四協定邏輯區塊和該至少一個縱橫式交換器彼此互連。
  5. 如申請專利範圍第4項之多晶片模組，其中該第一協定邏輯區塊晶粒，該第二協定邏輯區塊晶粒，該第三協定邏輯區塊晶粒和該第四協定邏輯區塊晶粒所有係現場可程式規劃。
  6. 如申請專利範圍第5項之多晶片模組，其中：該第三收發器晶粒，該第四收發器晶粒，該第三協定邏輯區塊晶粒和該第四協定邏輯區塊晶粒所有係以一第二方位被安裝至該中介層的矩形晶粒；該第二方位大致上係至少垂直於該第一方位；該第三收發器晶粒和該第三協定邏輯區塊晶粒係被定位在該縱橫式交換器晶粒之一頂側上；該第四收發器晶粒和該第四協定邏輯區塊晶粒係被定位在該縱橫式交換器晶粒之一左側上；該第三收發器晶粒係一最頂外側晶粒；以及該第四收發器晶粒係一最底外側晶粒。
  7. 如申請專利範圍第6項之多晶片模組，其中該第一收發器晶粒，該第二收發器晶粒，該第三收發器晶粒和該四收發器晶粒大致上係分別比該第一協定邏輯區塊晶粒，該 第二協定邏輯區塊晶粒，該第三協定邏輯區塊晶粒和該第四協定邏輯區塊晶粒還長。
  8. 一種系統，其係包含如申請專利範圍第1項之多晶片模組，其中：該系統係包含一網路交換器，該網路交換器係具有一背板，一線路卡和一交換卡；以及該多晶片模組係被安裝在該線路卡或該交換卡上。
  9. 一種用於通訊之方法，其係包括：藉由一多晶片模組之一第一收發器晶粒來接收一封包；將該封包經由一中介層以從該第一收發器晶粒提供至該多晶片模組之一第一協定邏輯區塊晶粒；其中該中介層係使該第一收發器晶粒和該第一協定邏輯區塊晶粒彼此互連；將該封包經由該中介層以從該第一協定邏輯區塊晶粒提供至該多晶片模組之一縱橫式交換器晶粒；其中該中介層係使該第一協定邏輯區塊晶粒和該縱橫式交換器晶粒彼此互連；將該封包經由該中介層以從該縱橫式交換器晶粒提供至該多晶片模組之一第二協定邏輯區塊晶粒；其中該中介層係使該第二協定邏輯區塊晶粒和該縱橫式交換器晶粒彼此互連；將該封包經由該中介層以從該第二協定邏輯區塊晶粒提供至該多晶片模組之一第二收發器晶粒； 其中該中介層係使該第二協定邏輯區塊晶粒和該第二收發器晶粒彼此互連；以及從該第二收發器晶粒發送該封包離開該多晶片模組；其中該中介層係矽的中介層，包括貫通傳導用通孔和傳導跡線，其與該第一收發器晶粒、該第二收發器晶粒、該縱橫式交換器晶粒、該第一協定邏輯區塊晶粒、該第二協定邏輯區塊晶粒互連。
  10. 如申請專利範圍第9項之方法，其係進一步包括：以該第一協定邏輯區塊晶粒來實例化一第一移入處理區塊，以依據一第一協定來移入處理該封包；以及以該第二協定邏輯區塊晶粒來實例化一第一移出處理區塊，以依據該第一協定來移出處理該封包。
  11. 如申請專利範圍第10項之方法，其係進一步包括：以該第一協定邏輯區塊晶粒來實例化一第二移入處理區塊，以依據一第二協定來移入處理另一封包；以及以該第二協定邏輯區塊晶粒來實例化一第二移出處理區塊，以依據該第二協定來移出處理該其它封包；其中該第一協定和該第二協定係為不同協定。
  12. 如申請專利範圍第11項之方法，其中：響應於一第一移入處理區塊組態位元串流，該第一移入處理區塊係以第一可程式規劃資源來實例化；響應於一第二移入處理區塊組態位元串流，該第二移入處理區塊係以第二可程式規劃資源來實例化；響應於一第一移出處理區塊組態位元串流，該第一移 出處理區塊係以第三可程式規劃資源來實例化；以及響應於一第二移出處理區塊組態位元串流，該第二移出處理區塊係以第四可程式規劃資源來實例化。
  13. 如申請專利範圍第9項之方法，其係進一步包括：將該封包經由該中介層以從該縱橫式交換器晶粒提供回到該多晶片模組之第一協定邏輯區塊晶粒；將該封包經由該中介層以從該第一協定邏輯區塊晶粒提供回到該多晶片模組之第一收發器晶粒；以及從該第一收發器晶粒發送該封包離開該多晶片模組。
  14. 如申請專利範圍第13項之方法，其係進一步包括以該第一協定邏輯區塊晶粒來實例化一移入處理區塊和一移出處理區塊，該移入處理區塊係依據一協定以移入處理該封包，且該移出處理區塊係依據該協定以移出處理該封包。
  15. 一種多晶片模組，其係包括：複數個通訊晶粒；複數個協定邏輯區塊晶粒；一縱橫式交換器晶粒；以及一中介層，其上係安裝有該複數個通訊晶粒，該複數個協定邏輯區塊晶粒和該縱橫式交換器晶粒；其中該中介層係矽的中介層，包括貫通傳導用通孔和傳導跡線，其與該第一收發器晶粒、該第二收發器晶粒、該縱橫式交換器晶粒、該第一協定邏輯區塊晶粒、該第二協定邏輯區塊晶粒互連；其中該中介層係使該複數個通訊晶粒，該複數個協定 邏輯區塊晶粒和該縱橫式交換器晶粒互連，以經過由該複數個通訊晶粒，該複數個協定邏輯區塊晶粒和該縱橫式交換器晶粒所代表之三個類型的晶粒中的至少一者以將資訊在該多晶片模組中來回通訊。
  16. 如申請專利範圍第15項之多晶片模組，其中：一第一數目個該複數個通訊晶粒和該複數個協定邏輯區塊晶粒係以一第一方位被安裝在該中介層上；一第二數目個該複數個通訊晶粒和該複數個協定邏輯區塊晶粒係以一第二方位被安裝在該中介層上；以及該第一方位係垂直或大致上垂直於該第二方位。
  17. 如申請專利範圍第15項之多晶片模組，其中：該複數個通訊晶粒係使用一第一半導體製程來製作；以及該複數個協定邏輯區塊晶粒係使用比該第一半導體製程還先進之一第二半導體製程來製作。
  18. 如申請專利範圍第15項之多晶片模組，其中該縱橫式交換器晶粒係使用該第二半導體製程來製作。
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