CN103094261A - 电子组件装置和关联方法 - Google Patents

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CN
China
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tube core
circuit
copper post
interconnection
tube
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CN2012103503376A
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English (en)
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N·沃德拉哈利
J·M·隆
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Altera Corp
Original Assignee
Altera Corp
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Abstract

一种装置包括衬底以及第一和第二管芯。第一管芯组装于衬底上方。第一管芯包括电子电路。第二管芯组装于衬底上方。第二管芯包括电子电路。该装置还包括第一和第二互连。第一互连包括第一组铜柱并且将第一管芯耦合到衬底。第二互连包括第二组铜柱并且将第二管芯耦合到第一管芯。

Description

电子组件装置和关联方法
相关申请的交叉引用
本申请要求对2011年9月16日提交的、标题为“ElectronicAssembly Apparatus and Associated Methods”、代理案号为ALTR109P1的第61/535,800号美国临时专利申请的优先权。前述美国临时专利申请出于所有目的而通过引用整体结合于此。
另外，本申请涉及标题为“Electronic Assembly Apparatus andAssociated Methods、代理案号为ALTR110、同时提交的第13/____,____号美国专利申请。
技术领域
公开的概念主要地涉及电子组件并且更具体地涉及用于在电子系统中使用的半导体管芯的3D(三维)集成的装置和关联方法。
背景技术
不同于单个芯片封装，多芯片封装互连若干半导体管芯。在基于2D(二维)的多芯片模块(MCM)的情况下，使用倒装芯片或者接线键合互连在衬底上互连芯片或者管芯。一些3D互连在有源硅电路管芯或者无源硅衬底上使用硅通孔(TSV)。作为中间级，2D互连结构包含作为互连结构(称为插入体)的硅衬底以使用接线键合或者倒装芯片互连来提供高密度互连(有时称为2.5D)。倒装芯片互连可以由于互连的区域性质而用来提供更高互连密度并且由于电距离短而提供更高频率能力。硅插入体造成附加成本，并且也可能有在互连的半导体管芯之间的更长电距离。
作为2.5D和插入体的替代，可以使用不同架构(即面对面连接管芯)。尽管可以在电距离更短并且消除插入体衬底的情况下实现互连两个管芯，但是该技术仍然将互连的管芯的组合互连到外界。尽管可以使用倒装芯片焊料或者铜微块来完成两个管芯的面对面互连，但是使用接线键合来实现将2个管芯的堆叠连接到外界。就这一技术而言，可能在输入/输出(I/O)数目上遭遇限制并且接线键合面临频率限制。可以在使用微块来互连两个面对面管芯时使用倒装芯片焊料互连以用于互连到外界。
倒装芯片焊料的球形性质规定高度和I/O间距从而限制用于更高I/O的高度或者限制I/O密度以提供更高互连——焊料的高度是关键的以免子管芯干扰底部衬底。底部管芯也通常必须薄到足以相配于在顶部管芯与衬底之间的空间中。对于典型倒装芯片外部互连，底部管芯可以如50微米(千分之一厘米)一样薄，这可能造成更多复杂操纵和更高成本。倒装芯片外部互连造成I/O密度和管芯厚度考虑。这一技术也造成晶片制造商加工铜微块和焊料(铅-锡或者无铅)(不同材料)。有时，这一技术可能遭遇潜在不兼容。
发明内容
设想用于包括多个管芯和衬底的电子组件的多种装置和技术。在一个示例实施例中，一种装置包括衬底以及第一和第二管芯。第一管芯组装于衬底上方。第一管芯包括电子电路。第二管芯组装于衬底上方。第二管芯包括电子电路。该装置还包括第一和第二互连。第一互连包括第一组铜柱并且将第一管芯耦合到衬底。第二互连包括第二组铜柱并且将第二管芯耦合到第一管芯。
在另一示例实施例中，一种装置包括衬底以及第一、第二和第三管芯。第一管芯设置于衬底上方。第一管芯包括电子电路。第二管芯设置于第一管芯下面。第二管芯包括电子电路。第三管芯设置于第一管芯下面。第三管芯也包括电子电路。该装置也包括第一、第二和第三互连。第一互连将第一管芯耦合到衬底。第二互连将第二管芯耦合到第一管芯，并且第三互连将第三管芯耦合到第一管芯。
在另一示例实施例中，一种使用耦合到电子组件中的衬底的多个管芯的方法，包括使用第一互连以将多个管芯中的第一管芯中的电子电路耦合到衬底中的电子电路。第一互连包括第一组铜柱。该方法也包括使用第二互连以将多个管芯中的第二管芯中的电子电路耦合到第一管芯中的电子电路。第二互连包括第二组铜柱。第二管芯通过使用第二互连来装配于第一管芯下面。第一管芯通过使用第一互连来装配于衬底上方。
附图说明
附图仅图示示例实施例、因此不应视为限制它的范围。本领域普通技术人员理解公开的概念借用于其它同等有效的实施例。在附图中，在多幅附图中使用的相同标号表示相同、相似或者等效功能、部件或者块。
图1图示了根据一个示例实施例的互连机制中的各种元件或者部件的布置。
图2描绘了根据另一示例实施例的互连机制中的各种元件或者部件的布置。
图3示出了根据一个示例实施例的组件中的电路之间的电互连的框图。
图4描绘了根据另一示例实施例的组件中的电路之间的电互连的框图。
图5图示了根据一个示例实施例在半导体管芯中包括各种类型的电路。
图6描绘了根据另一示例实施例在半导体管芯中包括各种类型的电路。
图7图示了示例实施例中的可以在一个或者多个管芯中包括的现场可编程门阵列(FPGA)的框图。
图8示出了根据一个示例实施例的用于将FPGA耦合到其它电路的电路布置的框图。
图9图示了根据另一示例实施例的用于将FPGA耦合到其它电路的电路布置的框图。
图10描绘了根据示例实施例的制作或者加工流程的特征和属性的概要。
图11示出了根据一个示例实施例的结构制作或者组装中的步骤。
图12图示了根据图11的实施例的结构制作或者组装中的附加步骤。
图13-19图示了在各种制作阶段期间的根据一个示例实施例的互连组件或者封装。
具体实施方式
公开的概念主要地涉及电子组件并且更具体地涉及用于在电子系统中使用的半导体管芯的3D(三维)集成的装置和关联方法。公开的概念提供使用管芯的面对面堆叠的多管芯集成架构和关联方法(比如工艺流程、制造、制作、集成等)。
参照图1，图示了根据一个示例实施例的互连机制中的各种元件的布置10A。布置10A包括主管芯12(或者母管芯或者大器件管芯或者管芯1)、更小管芯14(或者子管芯或者小器件管芯或者管芯2)和衬底16。管芯14装配或者布置于衬底16之上方或者。
主管芯12是具有多级铜柱的通常更大管芯。有至少两个不同高度的互连(在这一情况下为至少两个不同高度的铜柱)。
首先，有较矮铜(Cu)柱18(取而代之，根据相对尺度可以使用微块)。铜柱18可以用于电互连，这些互连用于连接两个管芯面。作为例子，铜柱18可以如图1中所示提供在管芯12的面与管芯14的面之间的耦合机制。在铜柱18到管芯14的耦合或者附着点，可以使用镀锡焊盘或者区域18A。
在示例实施例中，铜柱18可以具有所需高度，例如在更细微间距的数微米到在更粗略间距的更大高度(例如在20微米间距的约10微米直径到在50微米间距的约25微米直径，作为非限制例子)。如本领域普通技术人员理解的那样，互连(比如铜柱18)的尺度、间距和数目在其它实施例中可以不同。例如它们按照需要可以更大或者更小。
在一些实施例中，在管芯12上加工或者制作铜柱18。本领域普通技术人员理解也有可能在更小管芯(即管芯14)上加工铜柱。换而言之，可以在管芯12上制作更大铜柱20(下文具体描述)，并且可以在管芯14上制作更小铜柱18(或者微块)。本领域普通技术人员理解根据组件或者封装中的各种因素(比如管芯总数、管芯尺寸等)可以有其它互连(例如铜柱)数目、类型、配置、布局、制作和/或尺寸。
在布置10A中也使用第二组铜柱20。铜柱20可以高于铜柱18。在示例实施例中，第二组铜柱20可以具有比第一组更大的直径/间距。在示例实施例中，第二组铜柱20可以用来将管芯12连接、键合或者耦合到封装的下一级(例如到有机封装衬底16)。
在铜柱20到衬底16的耦合或者附着点。可以使用微块或者镀锡焊盘或者区域20A。微块20A在示例实施例中可以具有35到50微米的高度，但是如本领域普通技术人员理解的那样可以使用其它高度。
如本领域普通技术人员理解的那样，铜柱20的高度、间距、间隔、数目和配置依赖于用于给定实施方式的特定规格或者所需特征。在示例实施例中，铜柱20的高度可以约为100微米到250微米而与高度相对应的直径从约50微米到约250微米。
可以使用如下文具体描述的多种技术来互连管芯12和14。在一些实施例中，在(例如使用铜柱18)互连管芯12和管芯14之后，堆叠(或者组件或者部分组件)可以翻转并且装配到封装衬底上。在示例实施例中，铜柱20和焊料(例如微块或者镀锡焊盘或者区域20A)可以用来执行装配。在示例实施例中，焊料一般可以用作粘合材料并且也可以按照需要用来增加互连高度。
在示例实施例(比如图1中的实施例)中，在部件之间(例如在管芯14与封装或者衬底16之间)的空间可以由适当底部填充剂22填充。底部填充剂22可以驻留于在管芯14与衬底16之间的空间中或者填充该空间。底部填充剂22可以增加在管芯(例如管芯14)与有机封装衬底16之间的互连接头的可靠性。
如本领域普通技术人员理解的那样，附加或者其它尺度是可能的并且也可以在其它实施例中被使用。例如根据给定实施方式中的因素(比如管芯14的高度)，高度可以比上文提供的例子更高或者更矮。
在一些实施例中，可以设置附加管芯作为该布置的部分，并且可以在所需一组管芯之间提供互连。例如可以在组件或者封装中使用第三管芯。在这样的实施例中，中间高度(在铜柱18和铜柱20的相应高度之间)的第三组互连(例如铜柱或者其它适当互连或者耦合机制)可以可选地用来适应三个管芯并且用作互连。
图2示出了根据一个示例实施例的互连机制中的各种元件的布置10B。布置10B包括三个管芯：一个比其它两个更大的管芯、一个中间尺寸的管芯和一个比其它两个更小的管芯。管芯标注为管芯12、管芯24(或者中间或者子管芯)和管芯14。
在图2中所示实施例中，管芯24驻留或者设置或者位于管芯12与管芯14之间。铜柱18和铜柱20分别如上文具体描述的那样提供用于将管芯12耦合到管芯14并且将管芯14耦合到管芯24的互连或者耦合机制。在示例实施例(比如图2中所示实施例如果被使用)中，第三组铜柱26则可以用来适应附加类型的管芯的面对面附着或者耦合。
因此，图2中所示实施例分别使用铜柱18和铜柱20以提供在管芯12与管芯14以及管芯14与管芯24之间的互连或者耦合机制。此外，铜柱26提供在管芯12与衬底16之间的互连或者耦合机制。
在图2中所示实施例中，假设管芯14和管芯24分别具有近似50和75微米的厚度。此外，铜柱18具有近似15微米的高度。铜柱20分别具有100微米、50微米和100微米的高度、直径和间距。铜柱26分别具有250微米、150微米和250微米的高度、直径和间距。
在铜柱26到衬底16的耦合或者附着点，可以使用镀锡焊盘或者区域(或者代之以微块)26A。此外，在铜柱20到管芯24的耦合或者附着点，可以使用微块或者镀锡焊盘或者区域20A。微块20A在示例实施例中可以具有近似10微米的高度。
在示例实施例(比如图2中所示实施例)中，在部件之间(例如在管芯24与封装或者衬底16之间)的空间可以由适当底部填充剂22填充。底部填充剂22可以驻留于在管芯24与衬底16之间的空间中或者填充该空间。底部填充剂22可以增加在管芯(例如管芯24)与有机封装衬底16之间的互连接头的可靠性。
一般而言，在示例实施例中互连结构可以具有以下特征和部件。可以使用最小(或者相对小)铜柱或者微块来提供在更大管芯到更小管芯之间的互连。更小管芯相对薄、但是厚到足以使管芯和组件的操作相对容易和实际。通常可以使用100微米的厚度，但是如本领域普通技术人员理解的那样，根据诸如所用半导体和技术等因素，在其它实施例中可以使用其它厚度。这些属性适用于包括两个或者三个管芯的配置或者封装或者组件。
如果给定技术可以恰当支持或者操作更薄(或者更厚)管芯，则在示例实施例中互连架构可以适应于这样的管芯。在示例实施例中，根据将更大管芯互连或者耦合到衬底的铜柱的高度，可以使更小管芯更厚。
例如在一个示例实施例中，150微米高度的更高铜柱可以支持约115微米的管芯厚度(用于更小管芯)。在另一示例实施例中，250微米高度的更高铜柱可以支持约215微米的管芯厚度(用于更小管芯)。在又一示例实施例中，约85微米到约100微米的铜柱高度可以支持约50微米的厚度(用于更小管芯)。
如本领域普通技术人员理解的那样，在公开内容中描述的尺度仅代表例子而非限制值。根据给定或者所需实施方式的因素(比如规格)可以使用其它尺度(例如管芯厚度、柱高度、直径和间距)。
公开的概念提供许多优点。它们提供用于以相对高的互连密度面对面键合两个管芯的技术，因为微块和高铜柱二者是区域阵列连接。另外提供将倒装芯片方式用于大或者更大管芯到封装或者衬底的面对面互连堆叠，这允许提高的高频电性能。
作为另一优点，多级铜柱架构提供比常规焊料选项更高的I/O密度(焊料块是球形，并且它们的加工可以限制互连的间距、因此限制密度)。相对高的铜柱是圆柱形、因此可以提供高度与直径的相对高纵横比。
多级铜柱架构也支持广泛多种焊料块、微块等。在示例实施例中这样的元件的直径与高度之比可以约为2∶1(即直径为2个单位，高度为1个单位)，并且对于铜柱而言约为0.5∶1(直径与高度之比)。铜柱可以在一些情况下是(焊料的)四分之一直径、因此与焊料块相比可以提供更多I/O。此外，使用镀制和丝网印刷(更低成本的工艺)的焊料加工可以使用比直径更多的空间、因此与无这样的限制的Cu柱相比进一步减少I/O密度。
作为又一优点，可以加工铜柱以针对相同柱/焊料直径提供比焊料块更高的高度。更高互连有助于保持可管理性或者减小更小或者子管芯的厚度(比如约100微米)，因为更小或者子管芯相配或者驻留于在更大管芯与封装衬底之间的Z空间中。
用于在封装衬底上面对面堆叠(利用微块)的倒装芯片互连的改善或者最优条件造成提供足够Z空间，从而具有适合或者适用于操纵例如约100微米厚度的更小或者子管芯可以相配于更大管芯与封装衬底之间。对于具有100微米厚度的更小或者子管芯，该高度可以大于约135微米。根据示例实施例可以使用铜柱来实现或者适应这样的高度。
与微块和焊料块(C4)的加工相比，附加优点涉及铜柱和微块的加工。具体而言，可以使用相同铜金属并且在柱冶金术之下实现多级铜柱的加工。然而如果使用焊料互连，则可以使用不同设备来加工相异金属(焊料、铜微块/柱)。
公开的技术和装置提供一种用于提供在管芯与衬底之间的电耦合或者互连的灵活机制。因而根据公开的技术封装或者组装的电子电路可以用来形成复杂电路或者系统。
例如在两个管芯的实施例(例如见图1)中，管芯12可以电耦合到管芯14(使用铜柱18)和/或衬底16(使用铜柱20)。管芯14还可以经由管芯12耦合到衬底16(使用铜柱18和铜柱20)。
图3示出了根据一个示例实施例的组件中的电路之间的电互连的框图。管芯14中的N个电路块标注为块14A1-14AN，其中N表示正整数。类似地，管芯12中的M个电路块标注为块12A1-12AM，其中M表示正整数。最后，衬底16中的K个电路块标注为块16A1-16AK，其中K表示正整数(整数N、M和K按照需要或者针对给定实施方式或者实施例的情况可以相等或者可以不相等)。
铜柱18充当用于将电路块14A1-14AN中的一个或者多个电路块耦合到电路块12A1-12AM中的一个或者多个电路块的互连或者耦合机制。类似地，铜柱20充当用于将电路块12A1-12AM中的一个或者多个电路块耦合到电路块16A1-16AK中的一个或者多个电路块的互连或者耦合机制。在一些实施例中，铜柱18中的一些铜柱和铜柱20中的一些铜柱可以用来提供用于经由管芯12(或者经由电路块12A1-12AM中的一个或者多个电路块)将电路块14A1-14AN中的一个或者多个电路块耦合到电路块16A1-16AK中的一个或者多个电路块的互连或者耦合机制。
作为另一例子，在三个管芯的实施例(例如见图2)中，管芯12可以电耦合到管芯14(使用铜柱18)、管芯24(使用铜柱20)和/或衬底16(使用铜柱26)。管芯14可以经由管芯12耦合到衬底16(使用铜柱18和铜柱26)。管芯24可以经由管芯12耦合到衬底16(使用铜柱20和铜柱26)。
图4示出了根据一个示例实施例的组件中的电路之间的电互连的框图。管芯14中的N个电路块标注为块14A1-14AN，其中N表示正整数。类似地，管芯12中的M个电路块标注为块12A1-12AM，其中M表示正整数。管芯24中的L个电路块标注为块24A1-24AL，其中L表示正整数。最后，衬底16中的K个电路块标注为块16A1-16AK，其中K表示正整数。(整数N、M、L和K按照需要或者针对给定实施方式或者实施例的情况可以相等或者可以不相等)。
铜柱18充当用于将电路块14A 1-14AN中的一个或者多个电路块耦合到电路块12A1-12AM中的一个或者多个电路块的互连或者耦合机制。类似地，铜柱20充当用于将电路块24A1-24AL中的一个或者多个电路块耦合到电路块12A1-12AM中的一个或者多个电路块的互连或者耦合机制。铜柱26充当用于将电路块12A1-12AM中的一个或者多个电路块耦合到电路块16A1-16AK中的一个或者多个电路块的互连或者耦合机制。
在一些实施例中，铜柱18中的一些铜柱和铜柱26中的一些铜柱可以用来提供用于经由管芯12(或者经由电路块12A1-12AM中的一个或者多个电路块)将电路块14A1-14AN中的一个或者多个电路块耦合到电路块16A1-16AK中的一个或者多个电路块的互连或者耦合机制。另外，在一些实施例中，铜柱18中的一些铜柱和铜柱20中的一些铜柱可以用来提供用于将电路块14A1-14AN中的一个或者多个电路块耦合到电路块24A1-24AL中的一个或者多个电路块的互连或者耦合机制。此外，在一些实施例中，铜柱20中的一些铜柱和铜柱26中的一些铜柱可以用来提供用于经由管芯12(或者经由电路块12A 1-12AM中的一个或者多个电路块)将电路块24A1-24AL中的一个或者多个电路块耦合到电路块16A1-16AK中的一个或者多个电路块的互连或者耦合机制。
如本领域普通技术人员理解的那样，管芯12、14和24(如果被使用)在示例实施例中可以具有在它们中或者在它们上包括或者制作的广泛多种电路。例如一个堆叠的管芯可以包括数字电路而另一堆叠的管芯可以包括模拟电路。
图5示出了以这一方式对电路定位的例子。具体而言，在所示实施例中，管芯12包括数字电路32，并且管芯14包括模拟电路30。铜柱18提供在管芯12中的电路与管芯14中的电路之间(例如在模拟电路30与数字电路32之间)的互连或者耦合机制。
一般而言，数字电路由于数字电路中的切换而生成更多噪声或者干扰。反言之，模拟电路可以具有对噪声的更多灵敏度。通过在两个物理上相异管芯中包括两个类型的电路，可以减小或者消除模拟电路30中的干扰或者干扰影响。
在另一实施例中，一个管芯可以包括模拟或者数字电路，并且另一管芯可以包括混合模式电路(或者两个管芯可以包括相同类型的电路)。图6示出了分割电路的例子，其中一个管芯包括模拟电路而另一管芯包括混合信号电路。
具体而言，在所示实施例中，管芯12包括混合信号电路34，并且管芯14包括模拟电路30。铜柱18提供在管芯12中的电路与管芯14中的电路之间(例如在模拟电路30与混合信号电路34之间)的互连或者耦合机制。
混合信号电路34按照它的性质生成或者接收模拟和数字信号或者对这些信号操作(或者包括数字电路)。如上文所言，数字信号或者电路一般生成更多噪声或者干扰。反之，模拟电路可以具有对噪声的更多灵敏度。通过在两个物理上相异管芯中包括两个类型的电路，可以减少或者消除模拟电路30中的干扰或者干扰影响。
作为另一例子，一个堆叠的管芯可以包括使用基于硅的技术来实现的电路，并且另一堆叠的管芯可以包括使用另一半导体(比如砷化镓(GaAs)、锗化硅(SiGe)等)来实现的电路。允许包括使用不同技术来实现的电路的管芯互连提供在设计、构建和封装电子电路和系统上的更多灵活性。
作为又一例子，一个管芯可以包括使用具有特定特征尺寸(例如90nm)的制作技术来实现的电路，并且另一堆叠的管芯可以包括使用具有不同特征尺寸(例如45nm)的制作技术来实现的电路。使用这些技术可以提供一种用于以多种半导体技术提供功能的灵活方式。
如上所言，在一些实施例中，可以堆叠多于两个管芯(例如三个管芯)。这样的实施例提供可以使用的电路类型和配置的增加灵活性。例如一个堆叠的管芯可以包括数字电路，并且另一堆叠的管芯可以包括模拟电路。作为另一例子，一个堆叠的管芯可以包括使用基于硅的技术来实现的电路，并且另一堆叠的管芯可以包括使用另一半导体(比如砷化镓(GaAs)、锗化硅(SiGe)等)来实现的电路。
作为又一例子，一个管芯可以包括使用具有特定特征尺寸(例如90nm)的制作技术来实现的电路，并且另一堆叠的管芯可以包括使用具有不同特征尺寸(例如45nm)的制作技术来实现的电路。使用这些技术可以提供一种用于以多种半导体技术提供功能的灵活方式。
无论所用管芯数目如何，在一些实施例中，使用堆叠的管芯来实施的电路可以提供不同或者互补功能。例如一个堆叠的管芯(例如图1中的管芯14)可以包括专用IC(ASIC)电路、片上系统(SoC)等，并且另一堆叠的芯片(例如图1中的管芯12)可以包括FPGA电路。以这一方式，ASIC(或者SoC)可以以更小面积和功率耗散开销(尽管更小灵活性)提供全部系统功能的一些部分，并且FPGA以增加的灵活性、可编程性或者可配置性提供全部系统功能的其它部分。
广而言之，管芯中的任何管芯可以包括提供对于给定实施方式或者使用而言适用、需要或者适合的功能的任何所需类型的电路。因此虽然管芯中的一些管芯在一些实施例中可以包括FPGA电路，但是那些实施例仅为示例而不失一般性。
一般而言，如本领域普通技术人员理解的那样，管芯中的一个或者多个管芯可以包括多种类型的电路，比如可编程、非可编程、数字、模拟、混合信号、硬编码、标准单元等。如本领域普通技术人员理解的那样，电路可以包括各种部件或者块，比如无源部件(电容器、电感器、电阻器)、有源部件(晶体管、二极管等)、门、放大器、比较器、存储器、信号处理电路(模拟和数字二者)、信号转换电路(例如模数转换器、数模转换器)、处理器、I/O电路、定时器、复用器、解复用器、编码器、解码器、驱动器、计数器、发送器、接收器、收发器、测试和调试电路等。
不失一般性，在一些实施例中，如上文所言，堆叠的管芯中的一个或者多个管芯可以包括FPGA电路。图7图示了可以在这样的实施例中使用的FPGA 134的总体框图。
FPGA134包括配置电路130、配置存储器(CRAM)133、控制器140、可编程逻辑106、可编程互连109和I/O电路112。此外，FPGA 134按照需要可以包括测试/调试电路115、一个或者多个处理器118、一个或者多个通信电路121、一个或者多个存储器124、一个或者多个控制器127和初始化电路139。在一些实施例中，FPGA134也可以包括一个或者多个电压调节器或者功率供应电路(未示出)。
注意该图示出了FPGA 134的总体框图。因此如本领域普通技术人员理解的那样，FPGA 134可以包括其它块和电路。这样的电路的例子包括时钟生成和分布电路等。另外，FPGA 134按照需要可以包括模拟电路、其它数字电路和/或混合信号电路、熔丝、反熔丝等。
可编程逻辑106包括可配置或者可编程逻辑电路块，比如查找表(LUT)、乘积项逻辑、传输门、复用器(MUX)、逻辑门、寄存器、存储器等。可编程互连109耦合到可编程逻辑106并且提供在可编程逻辑106内的各种块与FPGA 134内或者以外的其它电路之间的互连(耦合机制)(例如通过使用传输门和/或MUX)。在一些实施例中，可编程逻辑106和/或可编程互连109可以包括用于提供附加灵活性或者可编程性的熔丝和/或反熔丝。
初始化电路139可以在FPGA 134重置或者上电时引起执行各种功能。在上电时或者之后，FPGA 134通常从外部设备获得配置信息。基于配置信息配置或者编程FPGA芯或者结构内的各种块或者器件或者FPGA 134中的其它块或者资源。例子包括可编程逻辑106和可编程互连109。可编程互连109中的电路的部分可以用来实现与堆叠式管芯器件中的其它管芯的一个或者多个互连。
参照图7，I/O电路112可以构成广泛多种I/O设备或者电路。I/O电路112可以耦合到FPGA 134的各种部分，例如可编程逻辑106和可编程互连109。I/O电路112按照需要提供用于FPGA 134内的各种块与外部电路或者设备(比如设备中的其它管芯)通信的机制和电路。
测试/调试电路115有助于FPGA 134内的各种块和电路的测试和故障排除。测试/调试电路115可以包括本领域普通技术人员已知的多种块或者电路。例如测试/调试电路115按照需要可以包括用于在FPGA 134上电或者重置之后执行测试的电路。测试/调试电路115按照需要也可以包括编码和奇偶校验电路。
FPGA 134可以包括一个或者多个处理器119。处理器118可以耦合到FPGA 134内的其它块和电路。如本领域技术人员理解的那样，处理器118可以从FPGA 134内或者外部的电路接收数据和信息并且以广泛多种方式处理信息。处理器118中的一个或者多个处理器可以构成数字信号处理器(DSP)。DSP按照需要允许执行广泛多种信号处理任务，比如压缩、解压、音频处理、视频处理、滤波等。处理器118可以与在堆叠式管芯设备内的其它管芯中包括的电路(例如在管芯中包括的ASIC电路)配合操作。
FPGA 134也可以包括一个或者多个通信电路121。如本领域普通技术人员理解的那样，通信电路121可以有助于在FPGA 134内的各种电路与FPGA 134外部的电路之间的数据和信息交换。通信电路121的例子包括收发器、网络接口电路等。
FPGA 134还可以包括一个或者多个存储器124和一个或者多个存储器控制器127。存储器124允许存储FPGA 134内的各种数据和信息(比如用户数据、中间结果、计算结果等)。存储器124按照需要可以具有粒状或者块形式。与处理器118相似，存储器124可以与在堆叠式管芯设备内的其它管芯中包括的电路(例如在管芯中包括的ASIC电路)配合操作。
存储器控制器127允许接口到FPGA以外的电路并且控制该电路的操作和各种功能。例如存储器控制器127可以接口到并且控制外部同步动态随机存取存储器(SDRAM)。外部SDRAM位于堆叠式管芯设备中的其它管芯(例如在管芯中包括的ASIC电路)中。
通过与在堆叠式管芯设备中的其它管芯中包括的电路一起使用FPGA 134的各种资源，可以实现广泛多种功能(比如全部系统)。这样的系统可以与传感器、换能器、输入/输出设备(例如显示器、键盘)等配合操作(或者包括传感器、换能器、输入/输出设备(例如显示器、键盘)等)。另外，这样的系统可以包括、处理或者提供广泛多种信号和信号类型(比如模拟、数字和混合信号)。
在一些实施例中，可能希望将FPGA 134接口到FPGA 134外部而不是FPGA 134内集成或者制作的电路。这样分割电路或者系统块的原因可以包括减少成本、易于制作、易于集成、适应不同集成或者制作技术、减轻干扰等。
在一些实施例中，可以包括FPGA 134的知识产权(IP)块或者一般而言其它电路块并且与这些块接口。例子包括收发器；存储器；存储器控制器；处理器(包括DSP、微控制器和微处理器)等。例如可以获得或者制作包括有处理器的管芯并且将该管芯接口到包括FPGA 134的管芯而不是在与FPGA 134相同的管芯中包括处理器(例如参照图7，将处理器118移向另一管芯)。
在一些示例实施例中，用于FPGA 134的电路可以驻留于一个管芯(例如管芯12)中，并且其它电路块(标注为“其它电路”)150(比如IP块)可以驻留于另一管芯(比如管芯14)中。图8图示了根据一个示例实施例的这样的布置的框图。铜柱18提供在一般为管芯12而具体为FPGA 134与管芯14而具体为电路150的其它块之间的互连或者耦合机制。
如上文描述的那样，铜柱20提供在管芯12与衬底16之间的互连或者耦合机制。注意如上文描述的那样，经过铜柱18和铜柱20，其它电路块150可以耦合到衬底16或者在衬底16内包括的电路。在一些实施例中，按照需要可以在管芯14中包括FPGA 134并且在管芯12中包括其它电路块150。在一些实施例中，按照需要可以在衬底16中、在管芯14中或者在二者中包括其它电路块150。如本领域普通技术人员理解的那样，其它变化(例如在管芯14与衬底16之间分割其它电路块150)是可能的。
相似技术可以应用于包括三个管芯的实施例。图9描绘了根据一个示例实施例的这样的布置的框图。在所示实施例中，用于FPGA134的电路可以驻留于一个管芯(例如管芯12)中，并且其它电路块(标注为“其它电路”)150(比如IP块)可以驻留于一个或者多个其它管芯(比如管芯14和/或管芯24)中。
铜柱18提供在一般为管芯12而具体为FPGA 134与管芯14具体为其它电路块150(如果在管芯14中包括这样的电路块)之间的互连或者耦合机制。铜柱20提供在一般为管芯12而具体为FPGA134与管芯24具体为其它电路块150(如果在管芯24中包括这样的其它电路块)之间的互连或者耦合机制。
如上文描述的那样，铜柱26提供在管芯12与衬底16之间的互连或者耦合机制。注意如上文描述的那样，经过铜柱18和铜柱26，其它电路块150如果包含于管芯14中则可以耦合到衬底16或者在衬底16内包括的电路。另外如上文描述的那样，经过铜柱20和铜柱26，其它电路块150如果包含于管芯24中则可以耦合到衬底16或者在衬底16内包括的电路。
在一些实施例中，按照需要，可以在管芯14中包括FPGA 134并且在管芯12中包括其它电路块150，或者取而代之，可以在管芯24中包括FPGA 134并且在管芯12中包括其它电路块150。在一些实施例中，按照需要可以在衬底16中、在管芯14和/或管芯24中包括其它电路块150。如本领域普通技术人员理解的那样，其它变化(例如在管芯14、管芯24和衬底16中的两项或者更多项之间分割其它块150)是可能的。
公开内容的一个方面涉及用于提供公开的互连结构和有关组件和封装的加工和制作技术。以下描述提供用于产生多级铜柱、面对面堆叠组件、封装等的各种技术和若干流程的细节。
在示例实施例中，可以运用各种制作或者加工流程。下文描述的流程仅构成例子而不是限制可以根据境况(比如工艺可用性、规格、目标成本等)而使用的流程或者这些流程的穷举。如本领域普通技术人员理解的那样，按照需要可以使用其它流程或者可以修改描述的流程。
图10示出了概括多个示例流程的表。注意图10示出了可以应用于如下组件或者封装的流程的特征和属性，这些组件或者封装包括两个管芯(例如图1中的管芯12(大器件管芯)和管芯14(小器件管芯))和两个高度的铜柱(例如图1中的铜柱20(高柱)和铜柱18(矮柱/微块))。然而如本领域普通技术人员理解的那样，按照需要可以修改流程(例如针对附加管芯重复一些工艺步骤)并且使用这些流程以制作三个管芯或者一般为多管芯的组件或者封装。
参照图10，表提供如何或者以什么方式制作、定位等各种特征的指示。例如对于流程1，可以在管芯12上制作高铜柱20。也可以在管芯12上制作矮铜柱18(或者微块)。标准焊盘可以在管芯14和衬底16上用来实现互连或者耦合机制。
一旦在管芯12上制作铜柱20和铜柱18，就与管芯12面对面装配管芯14。组件然后被翻转并且例如使用倒装芯片组装技术来组装或者装配到封装衬底16上。图11-12图示了各种步骤。按照需要可以在示例实施例中使用现有制作或者加工技术。
参照图11，在管芯12上制作铜柱18。此外，也在管芯12上制作铜柱20。铜柱18或者20的焊盘或者末端可以镀锡，并且如果使用微块则可以制作微块。
参照图12，管芯14装配或者组装到铜柱18上。如本领域普通技术人员理解的那样，晶片组件上的各种芯片，键合或者装配技术可以用来将管芯14组装到铜柱18。在示例实施例中，热压(TC)键合可以用来将管芯14键合或者装配到铜柱18上。
如果制作管芯12上的管芯14的多个组件，则可以切分管芯12。随后管芯12和管芯14的组件被翻转或者倒转并且例如使用倒装芯片组装技术来装配到衬底16。所得结构或者组件或者封装可以如图1(如果使用多于两个管芯则如图2)中所示。在示例实施例中，衬底16的焊盘或者铜柱20互连到衬底16的位置可以具有印刷焊料或者焊料块以有助于组装。
流程1的优点是用于产生铜微块的工艺可以在示例实施例中用来通过使用制作技术(比如光刻)(例如通过使用附加光阻剂步骤)来产生更高的块。光阻剂可以是充分厚的干抗蚀剂以允许更高的高度。就柱冶金术而言，顶部金属焊盘(例如Sn(锡))将与铜微块相同或者相似。由于可以使用相同化学物和工艺线，所以相对于用铜产生微块、但是用锡产生更高柱，即使未考虑焊料块的球形性质，可以实现成本节省。
图13-19图示了在各种制作阶段期间的根据一个示例实施例的互连组件或者封装。根据上文描述的流程1制作图13-19中所示组件。按照需要并且如本领域普通技术人员理解的那样，相似技术可以应用于根据流程2-4制作组件。
参照图13，从管芯12开始，在管芯12的基材顶部上面沉积或者制作光阻剂层200。在示例实施例中，光阻剂层200可以相对薄(与如下文描述的所用其它光阻剂层相比)。
图14示出了光阻剂层200的图案化。具体而言，比如光刻这样的技术可以用来打开光阻剂层200中的图案或者窗口或者开口或者空隙。因此可以蚀刻光阻剂层200以产生系列开口。开口的位置和尺寸对应于铜柱18和20的位置和所需厚度或者直径。
更具体而言，系列开口220对应于将制作铜柱20的位置。类似地，系列开口218对应于将制作铜柱18的位置。如本领域普通技术人员理解的那样，开口218和220提供一种用于有选择地沉积附加材料的机制。
如图15所示，随后在开口218和220中沉积铜。沉积于开口218和220中的铜分别形成铜柱18和20的部分。由于光阻剂层200相对薄，所以在一些实施例中可以使用镀铜工艺，但是如本领域普通技术人员理解的那样任何所需技术一般可以用来沉积铜。
沉积铜造成用铜填充开口218和220。所得铜沉积物对于与开口220对应的区域而言标注为250并且对于与开口218对应的区域而言标注为260。
按照需要可以执行化学机械抛光(CMP)步骤或者工艺。CMP步骤平坦化沉积于开口218和220中的铜以及光阻剂层200的表面。平坦化光阻剂层200以及沉积于开口218和220中的铜例如通过造成铜柱18和铜柱20的更均匀高度来有助于进一步制作步骤。均匀高度允许管芯18、管芯20和衬底16的一起更精确键合。
接着如图16所示，在管芯12上制作或者沉积附加光阻剂层300。在示例实施例中，与光阻剂层200相比，光阻剂层300相对厚。另外按照需要在示例实施例中可以使用干工艺(干光阻剂)来沉积或者制作光阻剂层300，但是如本领域普通技术人员理解的那样可以使用其它技术。
参照图17，比如光刻这样的技术可以用来打开光阻剂层300中的图案或者窗口或者开口或者空隙。因此可以蚀刻光阻剂层300以产生系列开口320。开口320的位置和尺寸对应于铜柱20的位置和所需厚度或者直径。
更具体而言，开口320对应于将制作铜柱20的位置。如本领域普通技术人员理解的那样，开口320提供一种用于有选择地沉积附加材料的机制。注意未蚀刻光阻剂层300的与铜柱18对应的区域。因而当附加铜沉积于开口320中(具体描述见下文)时，铜柱20将具有比铜柱18的高度更大或者更高的最终高度。
接着如图18所示，铜沉积于开口320中。沉积于开口320中的铜形成铜柱20的部分。一般而言，如本领域普通技术人员理解的那样，任何所需技术可以用来沉积铜。沉积铜造成用铜填充开口320。所得铜沉积物对于与开口320对应的区域而言标注为350。
按照需要可以镀制沉积的铜350(与铜柱20对应)。按照需要可以执行CMP步骤或者工艺。CMP步骤平坦化沉积于开口320中的铜和光阻剂层300的表面。平坦化光阻剂层300和沉积于开口320中的铜例如通过造成铜柱20的更均匀高度来有助于进一步制作步骤。如上文所言，均匀高度允许管芯18、20和衬底16的一起更精确键合。按照需要，铜沉积物350也可以镀锡或者用锡镀制。
基本上去除光阻剂层200和300的剩余部分从而留下图19中所示结构。更具体而言，所得结构包括管芯12、铜柱18和铜柱20。如上文所言，使用和有选择地蚀刻光阻剂层300造成铜柱18比铜柱20更矮。
参照图11-19，如本领域普通技术人员理解的那样，与上文描述的步骤相似的步骤适用于流程2-4。另外如本领域普通技术人员理解的那样，所得结构将与图13-19中所示结构相似(但是不同)。关于加工步骤和对应结构，如本领域普通技术人员理解的那样，可以在示例实施例中使用多种其它技术、步骤、结构等。因此，公开的实施例仅构成例子。
如上所言，图10描述四个工艺流程。工艺流程2-4提供工艺流程1的替代。在这一流程2中，可以在不同管芯上加工或者制作两个(或者更多)不同高度的柱。例如在一些实施例中，可以在一些实施例中也可以视为衬底管芯的更大器件管芯(例如母管芯、管芯1、管芯12等)上加工高柱(例如铜柱20)。
可以在更小管芯(例如子管芯、管芯2、管芯14等)上加工更矮的柱(例如铜柱18)。如例如上文描述的那样并且如本领域普通技术人员理解的那样，然后可以使用所需技术来相互键合或者互连两个管芯。这一制作技术降低在相同晶片或者管芯上加工两个不同高度的复杂性。
在示例实施例中，用于在组装期间接收或者键合到铜柱的焊盘以及柱的顶部的冶金术可以是标准材料(例如用于柱的顶部的锡(Sn))。如本领域普通技术人员理解的那样，组装顺序可以与上文关于流程1描述的顺序相同或者相似。
工艺流程3和4提供根据示例实施例的替代制作技术。工艺流程3和4包括在封装衬底本身上产生高柱的可能性。晶片级工艺或者加工可以更高效，并且如果需要相对紧密均匀度则该技术可以提供成本有效替代。
关于工艺流程3，在衬底16上制作更高铜柱(例如铜柱20)。在更大管芯(例如管芯12)上制作更矮铜柱(例如铜柱18)。在更小管芯(例如管芯14)上使用焊盘(比如标准焊盘)。更小管芯(例如管芯14)然后键合到更大管芯(例如管芯12)和更矮铜柱(例如铜柱18)。所得结构然后键合到衬底16和更高铜柱(例如铜柱20)以制作在两个管芯与衬底16之间的互连。
类似地，关于工艺流程4，在衬底16上制作更高铜柱(例如铜柱20)。在更小管芯(例如管芯14)上制作更矮铜柱(例如铜柱18)。在更大管芯(例如管芯12)上使用焊盘(比如标准焊盘)。更大管芯(例如管芯12)然后键合到更小管芯(例如管芯14)和更矮铜柱(例如铜柱18)。所得结构键合到衬底16和更高铜柱(例如铜柱20)以制作在两个管芯与衬底16之间的互连。
上文描述的工艺流程、材料、结构等仅对应于示例实施例。如本领域普通技术人员理解的那样，其它实施例可以用来产生用于上文描述的组件和封装的多级铜柱。如本领域普通技术人员理解的那样，工艺流程和材料的选择依赖于多种因素(比如可用技术和所用材料、用于给定使用的规范、成本、复杂度权衡等)。
如本领域普通技术人员理解的那样，可以将公开的概念有效应用于各种类型的电路或者管芯。在本文献中描述的例子仅构成示例应用而并非旨在于限制通过进行适当修改将公开的概念应用于其它类型的器件或者管芯。那些修改落入本领域普通技术人员的知识和技能水平内。例如可以使用例如称为可编程逻辑器件(PLD)、复杂PLD(CPLD)等的其它类型的电路而不是在半导体管芯中实现的FPGA电路。
附图仅图示示例实施例、因此不应视为限制它的范围。本领域普通技术人员理解公开的概念援用于其它同等有效实施例。如本领域普通技术人员理解的那样，所示各种块可以主要描绘概念功能和信号流。实际电路实施方式可以包含或者可以不包含用于各种功能块的单独可标识硬件并且可以使用或者可以不使用所示特定电路。例如按照需要可以将各种块的功能组合成一个电路块。另外按照需要可以在若干电路块中实现单个块的功能。电路实施方式的选择依赖于各种因素(比如用于给定实施方式的特定设计和性能规范)。除了这里描述的实施例之外，其它修改和替代实施例也将为本领域普通技术人员所清楚。因而本说明书向本领域技术人员传授实现公开的概念的方式并且将仅视为示例。
示出和描述的形式和实施例应当解释为示例实施例。本领域技术人员可以在部件的形状、尺寸和布置上进行各种改变而未脱离本文献中的公开概念的范围。例如本领域技术人员可以用等效元件替换这里图示和描述的元件。另外，从本公开内容中受益的本领域技术人员可以将公开的概念的某些特征与其它特征的使用独立使用而未脱离公开的概念的范围。

Claims (22)

1.一种装置，包括：
衬底；
第一管芯，组装于所述衬底上方，所述第一管芯包括电子电路；
第一互连，用于将所述第一管芯耦合到所述衬底，所述第一互连包括第一组铜柱；
第二管芯，组装于所述衬底上方，所述第二管芯包括电子电路；以及
第二互连，用于将所述第二管芯耦合到所述第一管芯，所述第二互连包括第二组铜柱。
2.根据权利要求1所述的装置，其中所述第一组铜柱高于所述第二组铜柱。
3.根据权利要求1所述的装置，其中所述第一管芯组装于所述第二管芯上方。
4.根据权利要求1所述的装置，其中所述第二管芯组装于所述第一管芯与所述衬底之间。
5.根据权利要求1所述的装置，其中所述第二互连包括一组微块。
6.根据权利要求1所述的装置，还包括多个微块，其中所述多个微块中的相应微块组装于所述衬底与所述第一组铜柱中的相应铜柱之间。
7.根据权利要求1所述的装置，还包括多个焊盘，其中所述多个焊盘中的相应焊盘设置于所述第二管芯与所述第二组铜柱中的相应铜柱之间。
8.根据权利要求1所述的装置，其中所述第一管芯和第二管芯中的一个管芯包括模拟电路，并且所述第一管芯和第二管芯中的另一管芯包括数字电路。
9.根据权利要求1所述的装置，其中所述第一管芯和第二管芯中的一个管芯包括模拟或者混合信号电路，并且所述第一管芯和第二管芯中的另一管芯包括数字电路。
10.根据权利要求1所述的装置，其中所述第一管芯和第二管芯中的一个管芯包括现场可编程门阵列(FPGA)电路。
11.一种装置，包括：
衬底；
第一管芯，设置于所述衬底上方，所述第一管芯包括电子电路；
第二管芯，设置于所述衬底上方，所述第二管芯包括电子电路；
第三管芯，设置于所述衬底上方，所述第三管芯包括电子电路；
第一互连，用于将所述第一管芯耦合到所述衬底；
第二互连，用于将所述第二管芯耦合到所述第一管芯；以及
第三互连，用于将所述第三管芯耦合到所述第一管芯。
12.根据权利要求11所述的装置，其中所述第一、第二和第三互连分别包括第一、第二和第三组铜柱。
13.根据权利要求12所述的装置，其中所述第一组铜柱高于所述第二组铜柱。
14.根据权利要求13所述的装置，其中所述第二组铜柱高于所述第三组铜柱。
15.根据权利要求11所述的装置，其中所述第一管芯设置于所述第二管芯上方。
16.根据权利要求15所述的装置，其中所述第三管芯设置于所述第二管芯上方。
17.根据权利要求11所述的装置，其中所述第三管芯设置于所述第一管芯与所述第二管芯之间。
18.一种使用多个管芯的方法，所述多个管芯耦合到电子组件中的衬底，所述方法包括：
使用第一互连以将所述多个管芯中的第一管芯中的电子电路耦合到所述衬底中的电子电路，所述第一互连包括第一组铜柱；并且
使用第二互连以将所述多个管芯中的第二管芯中的电子电路耦合到所述第一管芯中的所述电子电路，所述第二互连包括第二组铜柱，
其中所述第二管芯通过使用所述第二互连来装配于所述第一管芯下面，并且其中所述第一管芯通过使用所述第一互连来装配于所述衬底上方。
19.根据权利要求18所述的方法，其中所述第一组铜柱高于所述第二组铜柱。
20.根据权利要求18所述的方法，其中使用所述第二互连以将所述多个管芯中的所述第二管芯中的电子电路耦合到所述第一管芯中的所述电子电路还包括使用所述第二互连以将所述第一管芯和第二管芯中的一个管芯中的模拟电路耦合到所述第一管芯和第二管芯中的另一管芯中的数字或者混合信号电路。
21.根据权利要求18所述的方法，其中使用所述第二互连以将所述多个管芯中的所述第二管芯中的电子电路耦合到所述第一管芯中的所述电子电路还包括使用所述第二互连以将所述第一管芯和第二管芯中的一个管芯中的模拟或者混合信号电路耦合到所述第一管芯和第二管芯中的另一管芯中的电路。
22.根据权利要求18所述的方法，其中使用所述第二互连以将所述多个管芯中的所述第二管芯中的电子电路耦合到所述第一管芯中的所述电子电路还包括使用所述第二互连以将所述第一管芯和第二管芯中的一个管芯中的现场可编程门阵列(FPGA)电路耦合到所述第一管芯和第二管芯中的另一管芯中的电路。
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